JPH0420263B2 - - Google Patents
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- JPH0420263B2 JPH0420263B2 JP58147524A JP14752483A JPH0420263B2 JP H0420263 B2 JPH0420263 B2 JP H0420263B2 JP 58147524 A JP58147524 A JP 58147524A JP 14752483 A JP14752483 A JP 14752483A JP H0420263 B2 JPH0420263 B2 JP H0420263B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体装置の製造方法に関し、特に
バイポーラ形半導体集積回路装置（以下「BIP
IC」と呼ぶ）におけるトランジスタの電極引き
出し部の形成方法の改良に係るものである。
バイポーラ形半導体集積回路装置（以下「BIP
IC」と呼ぶ）におけるトランジスタの電極引き
出し部の形成方法の改良に係るものである。
一般にBIP ICにおけるトランジスタは、pn接
合分離，選択酸化技術による酸化膜分離，または
三重拡散を用いる方法などにより、電気的に独立
した島内に形成されるのが通常である。こゝでは
酸化膜分離法によつてnpnトランジスタを形成す
る場合について述べる。勿論，これ以外の前記各
分離法を用いる場合とか、その他pnpトランジス
タを形成する場合でも適用できる。
合分離，選択酸化技術による酸化膜分離，または
三重拡散を用いる方法などにより、電気的に独立
した島内に形成されるのが通常である。こゝでは
酸化膜分離法によつてnpnトランジスタを形成す
る場合について述べる。勿論，これ以外の前記各
分離法を用いる場合とか、その他pnpトランジス
タを形成する場合でも適用できる。
第１図ａないしｅは従来の製造方法の主要工程
段階での状態を示す断面図である。まず低不純物
濃度のｐ形（p-形）シリコン基板１にコレクタ
埋め込み層となる高不純物濃度のｎ形（n+形）
層２を選択的に形成した後、それらの上にn-形
エピタキシヤル層３を成長させる（第１図ａ）。
ついで下敷酸化膜１０１の上に形成した窒化膜２
０１をマスクとして、選択酸化により厚い分離酸
化膜１０２を形成するが、このときこの分離酸化
膜１０２の下には同時にチヤネルカツト用のｐ形
層４が形成される（第１図ｂ）。次に前記選択酸
化用のマスクとして用いた窒化膜２０１を下敷酸
化膜１０１と一諸に除去した上でイオン注入保護
用の酸化膜１０３を形成させ、かつホトレジスト
膜（この段階でのホトレジスト膜は図示しない）
をマスクとして、外部ベース層となるp+形層５
を，さらにこのホトレジスト膜を除去し、あらた
めてホトレジスト膜３０１をそれぞれに形成し、
またこれをマスクとして活性ベース層となるｐ形
層６をイオン注入法によつて形成する（第１図
ｃ）。続いて前記ホトレジスト膜３０１を除去し、
一般にはフオスシリケートガラス（PSG）から
なるパツシベーシヨン膜４０１を被着させ、ベー
スイオン注入層５，６のアニールとPSG膜４０
１に所要の開口部７０および８０を形成して、イ
オン注入法によりエミツタ層となるべきn+形層
７およびコレクタ電極取り出し層となるべきn+
形層８を形成する（第１図ｄ）。その後、それぞ
れのイオン注入層をアニールして、外部ベース層
５２および活性ベース層６２を完成させると共
に、エミツタ層７１およびコレクタ電極取り出し
層８１を形成して、ベース電極取り出し用の開口
部５０を形成し、それぞれの開口部５０，７０お
よび８０に電極の突き抜け防止用の金属シリサイ
ド（白金シリサイド（Pt−Si）とかパラジウムシ
リサイド（Pd−Si）など）膜５０１を形成した
上で、アルミニウム（Al）のような低抵抗金属
によりベース電極配線９，エミツタ電極配線１０
およびコレクタ電極配線１１を形成する（第１図
ｅ）。第２図はこの従来方法によつて製造された
トランジスタの平面パターン図である。
段階での状態を示す断面図である。まず低不純物
濃度のｐ形（p-形）シリコン基板１にコレクタ
埋め込み層となる高不純物濃度のｎ形（n+形）
層２を選択的に形成した後、それらの上にn-形
エピタキシヤル層３を成長させる（第１図ａ）。
ついで下敷酸化膜１０１の上に形成した窒化膜２
０１をマスクとして、選択酸化により厚い分離酸
化膜１０２を形成するが、このときこの分離酸化
膜１０２の下には同時にチヤネルカツト用のｐ形
層４が形成される（第１図ｂ）。次に前記選択酸
化用のマスクとして用いた窒化膜２０１を下敷酸
化膜１０１と一諸に除去した上でイオン注入保護
用の酸化膜１０３を形成させ、かつホトレジスト
膜（この段階でのホトレジスト膜は図示しない）
をマスクとして、外部ベース層となるp+形層５
を，さらにこのホトレジスト膜を除去し、あらた
めてホトレジスト膜３０１をそれぞれに形成し、
またこれをマスクとして活性ベース層となるｐ形
層６をイオン注入法によつて形成する（第１図
ｃ）。続いて前記ホトレジスト膜３０１を除去し、
一般にはフオスシリケートガラス（PSG）から
なるパツシベーシヨン膜４０１を被着させ、ベー
スイオン注入層５，６のアニールとPSG膜４０
１に所要の開口部７０および８０を形成して、イ
オン注入法によりエミツタ層となるべきn+形層
７およびコレクタ電極取り出し層となるべきn+
形層８を形成する（第１図ｄ）。その後、それぞ
れのイオン注入層をアニールして、外部ベース層
５２および活性ベース層６２を完成させると共
に、エミツタ層７１およびコレクタ電極取り出し
層８１を形成して、ベース電極取り出し用の開口
部５０を形成し、それぞれの開口部５０，７０お
よび８０に電極の突き抜け防止用の金属シリサイ
ド（白金シリサイド（Pt−Si）とかパラジウムシ
リサイド（Pd−Si）など）膜５０１を形成した
上で、アルミニウム（Al）のような低抵抗金属
によりベース電極配線９，エミツタ電極配線１０
およびコレクタ電極配線１１を形成する（第１図
ｅ）。第２図はこの従来方法によつて製造された
トランジスタの平面パターン図である。
ところで、トランジスタの周波数特性はベー
ス・コレクタ容量およびベース抵抗などに依存
し、周波数特性を向上させるのにはこれらを小さ
くする必要があり、前記従来構造においてはベー
ス抵抗を低下するためにp+形外部ベース層５２
を設けたのであるが、これは却つてベース・コレ
クタ容量の増大を招くという不利があり、またベ
ース抵抗はエミツタ層７１とベース電極取り出し
用の開口部５０との距離D1にも依存し、この従
来構造ではベース電極配線９とエミツタ電極配線
１０の間隔，およびこれらの配線９，１０の各開
口部５０，７０からのはみ出し分との合計距離と
なつており、ホトエツチングの精度を向上させて
電極配線間隔を小さくしても、どうしてもこのは
み出し分が残つてしまうものであつた。
ス・コレクタ容量およびベース抵抗などに依存
し、周波数特性を向上させるのにはこれらを小さ
くする必要があり、前記従来構造においてはベー
ス抵抗を低下するためにp+形外部ベース層５２
を設けたのであるが、これは却つてベース・コレ
クタ容量の増大を招くという不利があり、またベ
ース抵抗はエミツタ層７１とベース電極取り出し
用の開口部５０との距離D1にも依存し、この従
来構造ではベース電極配線９とエミツタ電極配線
１０の間隔，およびこれらの配線９，１０の各開
口部５０，７０からのはみ出し分との合計距離と
なつており、ホトエツチングの精度を向上させて
電極配線間隔を小さくしても、どうしてもこのは
み出し分が残つてしまうものであつた。
この発明は従来のこのような欠点に鑑み、ベー
ス電極をポリシリコン膜と金属シリサイド膜との
重畳層を介して活性ベース領域から直接取り出す
ようにし、これによりエミツタ層とベース電極開
口部との距離の中に、それぞれの電極配線の各開
口部からのはみ出し分を組み入れずにすませて同
距離を短縮させるようにし、併せて高不純物濃度
の外部ベース層を用いずにベース・コレクタ容量
の増大を生じさせることのない半導体装置の製造
方法を提供するものである。
ス電極をポリシリコン膜と金属シリサイド膜との
重畳層を介して活性ベース領域から直接取り出す
ようにし、これによりエミツタ層とベース電極開
口部との距離の中に、それぞれの電極配線の各開
口部からのはみ出し分を組み入れずにすませて同
距離を短縮させるようにし、併せて高不純物濃度
の外部ベース層を用いずにベース・コレクタ容量
の増大を生じさせることのない半導体装置の製造
方法を提供するものである。
以下この発明方法の一実施例につき、第３図な
いし第６図を参照して詳細に説明する。
いし第６図を参照して詳細に説明する。
第３図ａないしｆはこの実施例方法の主要工程
段階における状態を示す断面図でああつて、従来
例と同一符号は同一または均等部分を表わしてい
る。
段階における状態を示す断面図でああつて、従来
例と同一符号は同一または均等部分を表わしてい
る。
この実施例方法においては、まず前記第１図ｂ
に示す状態までは従来例と同様に、p-形シリコ
ン基板１にn+形コレクタ埋め込み層２，n-エピ
タキシヤル層３，チヤネルカツト用ｐ形層４、お
よび分離用酸化膜１０２を形成したのち、第１図
ｂでの窒化膜２０１および下敷酸化膜１０１を除
去して、さらにあらためてイオン注入保護用の酸
化膜１０３を形成し、図示しないホトレジストマ
スクを介して活性ベース層となるｐ形層６をイオ
ン注入法により形成し、ベース電極開口部となる
べき領域近傍の前記酸化膜１０３を除去して、同
除去部分を含む全表面にポリシリコン膜６０１を
被着させる（第３図ａ）。ついでこのポリシリコ
ン膜６０１の全表面にｐ形不純物を導入し、シン
タリングしてｐ形層６を中間段階の活性ベース領
域６１としたのち、ポリシリコン膜６０１を選択
エツチング除去し、かつ再度の酸化により前記酸
化膜１０３のあつた位置に酸化膜１０５，残され
たポリシリコン膜６０１の上に酸化膜１０６を形
成し、さらに全表面にPSG膜４０１を形成する
（第３図ｂ）。
に示す状態までは従来例と同様に、p-形シリコ
ン基板１にn+形コレクタ埋め込み層２，n-エピ
タキシヤル層３，チヤネルカツト用ｐ形層４、お
よび分離用酸化膜１０２を形成したのち、第１図
ｂでの窒化膜２０１および下敷酸化膜１０１を除
去して、さらにあらためてイオン注入保護用の酸
化膜１０３を形成し、図示しないホトレジストマ
スクを介して活性ベース層となるｐ形層６をイオ
ン注入法により形成し、ベース電極開口部となる
べき領域近傍の前記酸化膜１０３を除去して、同
除去部分を含む全表面にポリシリコン膜６０１を
被着させる（第３図ａ）。ついでこのポリシリコ
ン膜６０１の全表面にｐ形不純物を導入し、シン
タリングしてｐ形層６を中間段階の活性ベース領
域６１としたのち、ポリシリコン膜６０１を選択
エツチング除去し、かつ再度の酸化により前記酸
化膜１０３のあつた位置に酸化膜１０５，残され
たポリシリコン膜６０１の上に酸化膜１０６を形
成し、さらに全表面にPSG膜４０１を形成する
（第３図ｂ）。
次にホトレジストマスク（図示しない）を用い
た選択エツチングによつて、エミツタ層およびコ
レクタ電極取り出し層となるべき領域の酸化膜１
０５およびPSG膜４０１を除去し、ポリシリコ
ン膜６０２および６０３を被着させ、かつ各ポリ
シリコン膜６０２および６０３にｎ形不純物を高
濃度にイオン注入してからドライブを行なつて拡
散させ、エミツタ層となるべきn+形層７１およ
びコレクタ電極取り出し層となるべきn+形層８
１を形成する（第３図ｃ）。続いて前記各ポリシ
リコン膜６０２および６０３の拡散源となつた部
分のみを残すようにして選択エツチングしたのち
酸化して、これらの各ポリシリコン膜６０２およ
び６０３の側部表面と上部表面とに、酸化膜１０
７と１０８，１０９とを形成する（第３図ｄ）。
た選択エツチングによつて、エミツタ層およびコ
レクタ電極取り出し層となるべき領域の酸化膜１
０５およびPSG膜４０１を除去し、ポリシリコ
ン膜６０２および６０３を被着させ、かつ各ポリ
シリコン膜６０２および６０３にｎ形不純物を高
濃度にイオン注入してからドライブを行なつて拡
散させ、エミツタ層となるべきn+形層７１およ
びコレクタ電極取り出し層となるべきn+形層８
１を形成する（第３図ｃ）。続いて前記各ポリシ
リコン膜６０２および６０３の拡散源となつた部
分のみを残すようにして選択エツチングしたのち
酸化して、これらの各ポリシリコン膜６０２およ
び６０３の側部表面と上部表面とに、酸化膜１０
７と１０８，１０９とを形成する（第３図ｄ）。
また次に前記エミツタ層およびコレクタ電極取
り出し層形成のための各ポリシリコン膜６０２，
６０３の一部と、コレクタ・ベース接合上の酸化
膜１０６とをレジスト膜３０２によりマスクし、
かつ各ポリシリコン膜６０２，６０３をも一部マ
スクとして、ベース・コレクタとこれに続くポリ
シリコン膜６０１上の酸化膜１０６，PSG膜４
０１およびポリシリコン膜６０２，６０３上の酸
化膜１０８，１０９の一部を異方性エツチングに
より除去する。こゝでこの異方性エツチングを用
いることにより、ポリシリコン膜６０２，６０３
の側部表面に形成された酸化膜１０７はエツチン
グされずに残る（第３図ｅ）。ついでシリコンと
ポリシリコン膜との間に金属シリサイドを形成す
るところの，例えばPt，Pd，Ti，Ｗ，Moなどの
金属層（図示しない）を全表面に蒸着またはスパ
ツタリングにより形成し、かつシンタリングして
それぞれに金属シリサイド膜５０１，５０２，５
０３および５０４を、シリコン基板の露出面およ
びポリシリコン膜６０１，６０２および６０３の
表面上に形成させ、さらにこの金属層をその金属
シリサイド層部分だけ残して王水などによりエツ
チング除去した上で、パシベーシヨン用の酸化膜
あるいは窒化膜２０２を被着させ、続いてこの窒
化膜２０２に選択エツチングを施して、ベース電
極用コンタクト孔５０，エミツタ電極用コンタク
ト孔７０およびコレクタ電極用コンタクト孔８０
を形成したのち、例えばAlなどの低抵抗金属に
よつてベース電極配線９，エミツタ電極配線１０
およびコレクタ電極配線１１をそれぞれに形成す
る（第３図ｆ）。
り出し層形成のための各ポリシリコン膜６０２，
６０３の一部と、コレクタ・ベース接合上の酸化
膜１０６とをレジスト膜３０２によりマスクし、
かつ各ポリシリコン膜６０２，６０３をも一部マ
スクとして、ベース・コレクタとこれに続くポリ
シリコン膜６０１上の酸化膜１０６，PSG膜４
０１およびポリシリコン膜６０２，６０３上の酸
化膜１０８，１０９の一部を異方性エツチングに
より除去する。こゝでこの異方性エツチングを用
いることにより、ポリシリコン膜６０２，６０３
の側部表面に形成された酸化膜１０７はエツチン
グされずに残る（第３図ｅ）。ついでシリコンと
ポリシリコン膜との間に金属シリサイドを形成す
るところの，例えばPt，Pd，Ti，Ｗ，Moなどの
金属層（図示しない）を全表面に蒸着またはスパ
ツタリングにより形成し、かつシンタリングして
それぞれに金属シリサイド膜５０１，５０２，５
０３および５０４を、シリコン基板の露出面およ
びポリシリコン膜６０１，６０２および６０３の
表面上に形成させ、さらにこの金属層をその金属
シリサイド層部分だけ残して王水などによりエツ
チング除去した上で、パシベーシヨン用の酸化膜
あるいは窒化膜２０２を被着させ、続いてこの窒
化膜２０２に選択エツチングを施して、ベース電
極用コンタクト孔５０，エミツタ電極用コンタク
ト孔７０およびコレクタ電極用コンタクト孔８０
を形成したのち、例えばAlなどの低抵抗金属に
よつてベース電極配線９，エミツタ電極配線１０
およびコレクタ電極配線１１をそれぞれに形成す
る（第３図ｆ）。
第４図はこのようにして製造された実施例方法
によるトランジスタの前記第２図従来方法に対応
する平面パターン図であつて、同第４図から明ら
かなように、エミツタ層７１とベース電極９につ
ながつているポリシリコン膜６０１および金属シ
リサイド膜５０１との距離D2は、拡散のための
窓開け部（７１に相当）と拡散源となるポリシリ
コン膜６０２との重ね合せ部分で決まるので、従
来方法の第２図に示した距離D1に比較して小さ
くでき、ベース抵抗がその分だけ小さくなるだけ
でなく、従来方法のp+形外部ベース層５２（数
＋Ω／□〜100Ω／□）の代りに低比抵抗の金属
シリサイド膜５０１）（数Ω／□〜数＋Ω／□）
を用いたので小さくなり、さらにp+形外部ベー
ス層５２を用いることなしに、ベース層６２自体
が若干小さくなつているので、ベース・コレクタ
容量も小さくなつて、トランジスタの周波数特性
が改善されるのである。
によるトランジスタの前記第２図従来方法に対応
する平面パターン図であつて、同第４図から明ら
かなように、エミツタ層７１とベース電極９につ
ながつているポリシリコン膜６０１および金属シ
リサイド膜５０１との距離D2は、拡散のための
窓開け部（７１に相当）と拡散源となるポリシリ
コン膜６０２との重ね合せ部分で決まるので、従
来方法の第２図に示した距離D1に比較して小さ
くでき、ベース抵抗がその分だけ小さくなるだけ
でなく、従来方法のp+形外部ベース層５２（数
＋Ω／□〜100Ω／□）の代りに低比抵抗の金属
シリサイド膜５０１）（数Ω／□〜数＋Ω／□）
を用いたので小さくなり、さらにp+形外部ベー
ス層５２を用いることなしに、ベース層６２自体
が若干小さくなつているので、ベース・コレクタ
容量も小さくなつて、トランジスタの周波数特性
が改善されるのである。
なお、コンタクト孔形成時の被膜として窒化膜
２０２を用いたのは、この窒化膜２０２の開口エ
ツチング時にPSG膜４０１がストツパとして働
くためであり、従つて窒化膜２０２への開口は
PSG膜４０１の開口よりも若干大きめにするこ
とができる。但し、コンタクト孔のエツチングを
十分に制御することで、窒化膜に換えてPSG膜
などの酸化膜を用いてもよい。
２０２を用いたのは、この窒化膜２０２の開口エ
ツチング時にPSG膜４０１がストツパとして働
くためであり、従つて窒化膜２０２への開口は
PSG膜４０１の開口よりも若干大きめにするこ
とができる。但し、コンタクト孔のエツチングを
十分に制御することで、窒化膜に換えてPSG膜
などの酸化膜を用いてもよい。
またエミツタ拡散層７１は低比抵抗の金属シリ
サイドの付いたポリシリコン膜６０２を介して電
極１０につながつているので、ベース抵抗をさら
に下げる方法として第５図および第６図に示すよ
うにトランジスタを構成することが可能である。
すなわち，エミツタ拡散層７１の周辺三方からベ
ース電極９につながる金属シリサイド膜５０１を
形成することにより、ベース抵抗を第４図の場合
の半分以下にできる。そしてまた第４図での距離
D2はポリシリコン膜６０２のエツチング時にお
ける写真製版での重ね合せ精度によつては変動す
ることがあり、例えば設計上，2μmの重ね合せで
も、精度（エツチングを含めて）が±1.0μmであ
ればD2＝1μm〜3μmとなるが、第５図のように
エミツタ拡散層７１に対して金属シリサイド膜５
０１を形成すると、 D2＝D2a＋D2b／２ ＝2.0＋1.0＋2.0−1.0／２＝2.0μm となつて設計通りにし得る。
サイドの付いたポリシリコン膜６０２を介して電
極１０につながつているので、ベース抵抗をさら
に下げる方法として第５図および第６図に示すよ
うにトランジスタを構成することが可能である。
すなわち，エミツタ拡散層７１の周辺三方からベ
ース電極９につながる金属シリサイド膜５０１を
形成することにより、ベース抵抗を第４図の場合
の半分以下にできる。そしてまた第４図での距離
D2はポリシリコン膜６０２のエツチング時にお
ける写真製版での重ね合せ精度によつては変動す
ることがあり、例えば設計上，2μmの重ね合せで
も、精度（エツチングを含めて）が±1.0μmであ
ればD2＝1μm〜3μmとなるが、第５図のように
エミツタ拡散層７１に対して金属シリサイド膜５
０１を形成すると、 D2＝D2a＋D2b／２ ＝2.0＋1.0＋2.0−1.0／２＝2.0μm となつて設計通りにし得る。
さらには第６図に示すようにエミツタ拡散層７
１を追加しても、これが金属シリサイド膜５０１
によりポリシリコン膜６０１を介してベース電極
９０１につながつているので、従来方法のように
ベース・コンタクトおよび電極をこの追加エミツ
タ拡散層との間に入れなくても、従来通りにベー
ス抵抗を下げることができ、しかもこれを従来の
ようなベース面積の大幅な増大なしに達成できる
のである。
１を追加しても、これが金属シリサイド膜５０１
によりポリシリコン膜６０１を介してベース電極
９０１につながつているので、従来方法のように
ベース・コンタクトおよび電極をこの追加エミツ
タ拡散層との間に入れなくても、従来通りにベー
ス抵抗を下げることができ、しかもこれを従来の
ようなベース面積の大幅な増大なしに達成できる
のである。
以上詳述したように、この発明方法によれば、
ベース電極をポリシリコン膜と金属シリサイド膜
との二重層により引き出して、これをベース層に
隣接する分離酸化膜上に形成させたので、ベース
電極取り出し領域とエミツタ層との距離を小さく
し得てベース抵抗を低減でき、また高不純物濃度
の外部ベース層を設けないために、ベース・コレ
クタ間容量を小さくできて、周波数特性の良好な
トランジスタを得られるなどの特長がある。
ベース電極をポリシリコン膜と金属シリサイド膜
との二重層により引き出して、これをベース層に
隣接する分離酸化膜上に形成させたので、ベース
電極取り出し領域とエミツタ層との距離を小さく
し得てベース抵抗を低減でき、また高不純物濃度
の外部ベース層を設けないために、ベース・コレ
クタ間容量を小さくできて、周波数特性の良好な
トランジスタを得られるなどの特長がある。
第１図ａないしｅは従来例による製造方法の主
要工程段階での状態を順次に示す断面図、第２図
は同上従来方法によつて製造されたトランジスタ
の平面パターン図、第３図ａないしｆはこの発明
の一実施例による製造方法の主要工程段階での状
態を順次に示す断面図、第４図は同上実施例方法
によつて製造されたトランジスタの平面パターン
図、第５図および第６図は第４図におけるトラン
ジスタの格別の変形例をそれぞれに示す平面パタ
ーン図である。 １……p-形シリコン基板、３……n-形エピタ
キシヤル層（第１導電形層）、６，６１，６２…
…ベース層、７，７１……エミツタ層、８，８１
……コレクタ電極取り出し層、９……ベース電
極、１０……エミツタ電極、１１……コレクタ電
極、１０２……分離酸化膜、１０１，１０５，１
０６，１０７，１０８，１０９……シリコン酸化
膜、２０１，２０２……窒化膜、３０２……レジ
スト膜、４０１……PSG膜、６００，６０１，
６０２……シリコン膜、５００，５０１，５０
２，５０３……金属シリサイド膜。
要工程段階での状態を順次に示す断面図、第２図
は同上従来方法によつて製造されたトランジスタ
の平面パターン図、第３図ａないしｆはこの発明
の一実施例による製造方法の主要工程段階での状
態を順次に示す断面図、第４図は同上実施例方法
によつて製造されたトランジスタの平面パターン
図、第５図および第６図は第４図におけるトラン
ジスタの格別の変形例をそれぞれに示す平面パタ
ーン図である。 １……p-形シリコン基板、３……n-形エピタ
キシヤル層（第１導電形層）、６，６１，６２…
…ベース層、７，７１……エミツタ層、８，８１
……コレクタ電極取り出し層、９……ベース電
極、１０……エミツタ電極、１１……コレクタ電
極、１０２……分離酸化膜、１０１，１０５，１
０６，１０７，１０８，１０９……シリコン酸化
膜、２０１，２０２……窒化膜、３０２……レジ
スト膜、４０１……PSG膜、６００，６０１，
６０２……シリコン膜、５００，５０１，５０
２，５０３……金属シリサイド膜。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板の表面部に分離領域に囲まれて、
コレクタ領域となる第１導電形層を形成する第１
の工程と、この第１導電形層の一部に第２導電形
のベース層を形成する第２の工程と、このベース
層上の一部からこれに接する分離領域上にわたり
シリコン膜を形成する第３の工程と、前記ベース
層上を含む前記第１導電形層の表面上，および前
記シリコン膜上にシリコン酸化膜を形成する第４
の工程と、このシリコン酸化膜のエミツタ層，コ
レクタ電極取り出し層を形成すべき各部分を選択
エツチングにより除去する第５の工程と、この工
程後、シリコン膜を形成して第１導電形の不純物
を高濃度に導入し、この導入不純物をアニーリン
グにより同各部分該当の前記ベース層内に拡散さ
せてエミツタ層，コレクタ電極取り出し層を形成
する第６の工程と、前記シリコン膜の前記エミツ
タ層，コレクタ電極取り出し層を覆う部分以外を
選択的に除去する第７の工程と、前記シリコン膜
上にシリコン酸化膜を形成する第８の工程と、コ
レクタ・ベース接合上のシリコン酸化膜，および
エミツタ層，コレクタ電極取り出し層上のシリコ
ン膜の同接合側の一部を覆う部分以外を異方性エ
ツチングにより選択的に除去する第９の工程と、
ベース電極取出し領域，エミツタ層上のシリコン
膜，コレクタ電極取り出し層上のシリコン膜，お
よびベース層上のシリコン膜のそれぞれの上に金
属シリサイド膜を形成する第10の工程と、前記分
離領域上，およびこの分離領域により囲まれて前
記各工程を経た領域上に保護膜を形成し、それぞ
れの各保護膜に形成した開口を通して前記シリコ
ン膜位置にベース電極，エミツタ層位置にエミツ
タ電極，およびコレクタ電極取り出し層位置にコ
レクタ電極をそれぞれに形成する第11の工程とを
含むことを特徴とする半導体装置の製造方法。 ２ シリコン膜として多結晶シリコンを用い、第
３の工程においては多結晶シリコン膜を全表面に
形成させて、第２導電形の不純物を導入後、同膜
をベース層上の一部からこれに接する分離領域上
にわたつて残すようにパターニングすることを特
徴とする特許請求の範囲第１項記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14752483A JPS6037774A (ja) | 1983-08-10 | 1983-08-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14752483A JPS6037774A (ja) | 1983-08-10 | 1983-08-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6037774A JPS6037774A (ja) | 1985-02-27 |
| JPH0420263B2 true JPH0420263B2 (ja) | 1992-04-02 |
Family
ID=15432260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14752483A Granted JPS6037774A (ja) | 1983-08-10 | 1983-08-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6037774A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63114261A (ja) * | 1986-09-11 | 1988-05-19 | フェアチャイルド セミコンダクタ コーポレーション | トランジスタ用の自己整合型ベース分路 |
| JPH0611049B2 (ja) * | 1987-03-24 | 1994-02-09 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP3055781B2 (ja) * | 1988-07-12 | 2000-06-26 | セイコーエプソン株式会社 | 半導体装置及びその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5563821A (en) * | 1978-11-06 | 1980-05-14 | Nec Corp | Semiconductor device |
-
1983
- 1983-08-10 JP JP14752483A patent/JPS6037774A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5563821A (en) * | 1978-11-06 | 1980-05-14 | Nec Corp | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6037774A (ja) | 1985-02-27 |
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