JPH0436576B2 - - Google Patents
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- JPH0436576B2 JPH0436576B2 JP23160784A JP23160784A JPH0436576B2 JP H0436576 B2 JPH0436576 B2 JP H0436576B2 JP 23160784 A JP23160784 A JP 23160784A JP 23160784 A JP23160784 A JP 23160784A JP H0436576 B2 JPH0436576 B2 JP H0436576B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0744—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common without components of the field effect type
- H01L27/075—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. lateral bipolar transistor, and vertical bipolar transistor and resistor
- H01L27/0755—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
- H01L27/0761—Vertical bipolar transistor in combination with diodes only
- H01L27/0766—Vertical bipolar transistor in combination with diodes only with Schottky diodes only
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体装置およびその製造方法に関
わり、特にバイポーラ型半導体集積回路装置（以
下、BIP・ICという）におけるトランジスタ、さ
らに詳しくはシヨツトキバリアダイオード（以
下、SBDという）でクランプされたトランジス
タおよびその電極引出部の形成方法の改良に関す
るものである。
わり、特にバイポーラ型半導体集積回路装置（以
下、BIP・ICという）におけるトランジスタ、さ
らに詳しくはシヨツトキバリアダイオード（以
下、SBDという）でクランプされたトランジス
タおよびその電極引出部の形成方法の改良に関す
るものである。
［従来の技術］
一般に、BIP・ICにおけるトランジスタは、pn
接合分離、選択酸化技術を用いた酸化膜分離、ま
たは３重拡散を用いる方法などによつて電気的に
独立した島内に形成されるものであり、ここでは
酸化膜分離法によつてnpnトランジスタを形成す
る方法について述べる。もちろん、これ以外の上
記各種分離法を用いる場合、さらにはpnpトラン
ジスタについても適用できるものである。
接合分離、選択酸化技術を用いた酸化膜分離、ま
たは３重拡散を用いる方法などによつて電気的に
独立した島内に形成されるものであり、ここでは
酸化膜分離法によつてnpnトランジスタを形成す
る方法について述べる。もちろん、これ以外の上
記各種分離法を用いる場合、さらにはpnpトラン
ジスタについても適用できるものである。
一方、BIP・ICにおけるトランジスタを用いた
高速ロジツク回路においては、トランジスタの飽
和を低減するために、第１図に示すようにコレク
タＣ・ベースＢ間にSBD２をクランプしたトラ
ンジスタ１が用いられ、一般にＳ・TTL
（Schottky Transistor Transistor Logic）や
LS・TTL（Low Power STTL）のロジツクIC
として広く使用されている。
高速ロジツク回路においては、トランジスタの飽
和を低減するために、第１図に示すようにコレク
タＣ・ベースＢ間にSBD２をクランプしたトラ
ンジスタ１が用いられ、一般にＳ・TTL
（Schottky Transistor Transistor Logic）や
LS・TTL（Low Power STTL）のロジツクIC
として広く使用されている。
このようにSBD２でクランプされたトランジ
スタ１においては、従来第６Ａ図〜第６Ｅ図に示
す方法で製造されていたものであり、以下この図
に基づいて従来の方法を説明する。まず、第６Ａ
図に示すように、低不純物濃度のｐ型（p-型）
シリコン基板１０にコレクタ埋込層となる高不純
物濃度のｎ型（n+）層２０を選択的に形成した
後、それらの上にn-型エピタキシヤル層３０を
成長させる。次に、第６Ｂ図に示すように下敷酸
化膜１０１および窒化膜２０１をn-型エピタキ
シヤル層３０上に形成し、窒化膜２０１をパター
ニングして、この窒化膜２０１をマスクとして選
択酸化を施して厚い分離酸化膜１０２を形成す
る。このとき、分離酸化膜１０２の下にはチヤネ
ルカツト用のｐ型層４０が同時に形成される。
スタ１においては、従来第６Ａ図〜第６Ｅ図に示
す方法で製造されていたものであり、以下この図
に基づいて従来の方法を説明する。まず、第６Ａ
図に示すように、低不純物濃度のｐ型（p-型）
シリコン基板１０にコレクタ埋込層となる高不純
物濃度のｎ型（n+）層２０を選択的に形成した
後、それらの上にn-型エピタキシヤル層３０を
成長させる。次に、第６Ｂ図に示すように下敷酸
化膜１０１および窒化膜２０１をn-型エピタキ
シヤル層３０上に形成し、窒化膜２０１をパター
ニングして、この窒化膜２０１をマスクとして選
択酸化を施して厚い分離酸化膜１０２を形成す
る。このとき、分離酸化膜１０２の下にはチヤネ
ルカツト用のｐ型層４０が同時に形成される。
次に、第２Ｃ図に示すように、上述の選択酸化
用のマスクとして用いた窒化膜２０１を下敷酸化
膜１０１とともに除去して、改めてイオン注入保
護用の酸化膜１０３をn-型エピタキシヤル層３
０上に形成し、フオトレジスト膜（この段階での
フオトレジスト膜は図示せず）をマスクとして外
部ベース層およびSBDのガードリング層となる
p+型層５０，５１を形成する。さらに、上述の
フオトレジスト膜を除去し、改めてフオトレジス
ト膜３０１を形成し、これをマスクとして活性ベ
ース層となるｐ型層６０をイオン注入法によつて
形成する。
用のマスクとして用いた窒化膜２０１を下敷酸化
膜１０１とともに除去して、改めてイオン注入保
護用の酸化膜１０３をn-型エピタキシヤル層３
０上に形成し、フオトレジスト膜（この段階での
フオトレジスト膜は図示せず）をマスクとして外
部ベース層およびSBDのガードリング層となる
p+型層５０，５１を形成する。さらに、上述の
フオトレジスト膜を除去し、改めてフオトレジス
ト膜３０１を形成し、これをマスクとして活性ベ
ース層となるｐ型層６０をイオン注入法によつて
形成する。
続いて、第６Ｄ図に示すようにフオトレジスト
膜３０１を除去し、一般にホスシリケートガラス
（PSG）からなるパツシベーシヨン膜４０１を被
着させ、ベースイオン注入層５０，６０のアニー
ルとPSG膜４０１の焼き締めとを兼ねた熱処理
を行なつて、中間段階の外部ベース層５０および
活性ベース層６０とした後、PSG膜４０１に所
要の開孔７０および７１を形成して、イオン注入
法によつてエミツタ層となるべきn+型層８０お
よびコレクタ電極取出層となるべきn+型層８１
を形成する。その後、第６Ｅ図に示すように各イ
オン注入層をアニールし、外部ベース層５０およ
び活性ベース層６０を完成させるとともにエミツ
タ層８０およびコレクタ電極取出層８１を形成し
た後に、PSG膜４０１にベース電極取出用の開
孔およびSBD用の開孔となる開孔部７２を形成
し、各開孔部７０，７１および７２に電極の突抜
け防止をかねた金属シリサイド［白金シリサイド
（Pt−Si）、パラジウムシリサイド（Pd−Si）な
ど］膜５０１を形成する。このとき、開孔部７２
においてn-型エピタキシヤル層３０とその上の
金属シリサイド膜５０１とでSBDが形成される。
その後、金属シリサイド膜５０１上にアルミニウ
ム（Al）のような低抵抗金属によつてベース電
極配線９１、エミツタ電極配線９２およびコレク
タ電極配線９３を形成する。
膜３０１を除去し、一般にホスシリケートガラス
（PSG）からなるパツシベーシヨン膜４０１を被
着させ、ベースイオン注入層５０，６０のアニー
ルとPSG膜４０１の焼き締めとを兼ねた熱処理
を行なつて、中間段階の外部ベース層５０および
活性ベース層６０とした後、PSG膜４０１に所
要の開孔７０および７１を形成して、イオン注入
法によつてエミツタ層となるべきn+型層８０お
よびコレクタ電極取出層となるべきn+型層８１
を形成する。その後、第６Ｅ図に示すように各イ
オン注入層をアニールし、外部ベース層５０およ
び活性ベース層６０を完成させるとともにエミツ
タ層８０およびコレクタ電極取出層８１を形成し
た後に、PSG膜４０１にベース電極取出用の開
孔およびSBD用の開孔となる開孔部７２を形成
し、各開孔部７０，７１および７２に電極の突抜
け防止をかねた金属シリサイド［白金シリサイド
（Pt−Si）、パラジウムシリサイド（Pd−Si）な
ど］膜５０１を形成する。このとき、開孔部７２
においてn-型エピタキシヤル層３０とその上の
金属シリサイド膜５０１とでSBDが形成される。
その後、金属シリサイド膜５０１上にアルミニウ
ム（Al）のような低抵抗金属によつてベース電
極配線９１、エミツタ電極配線９２およびコレク
タ電極配線９３を形成する。
また抵抗形成領域および配線形成領域において
は同様の工程を改めて行なう。
は同様の工程を改めて行なう。
従来のSBDでクランプされた半導体素子を含
む半導体装置は上述のような工程を経て形成され
ていた。
む半導体装置は上述のような工程を経て形成され
ていた。
［発明が解決しようとする問題点］
第７図はこの従来方法で製造されたトランジス
タの平面パターン図である。トランジスタの周波
数特性はベース・コレクタ容量およびベース抵抗
などに依存し、周波数特定の向上にはこれらを小
さくする必要がある。しかし、上述の構造ではベ
ース抵抗を低下するためにp+型外部ベース層５
０を設けたのであるが、これはベース・コレクタ
容量の増大を招くという欠点がある。また、ベー
ス抵抗はエミツタ層８０とベース電極開孔７２と
の距離D1（第７図に図示）にも依存し、従来の半
導体装置においてはベース電極配線９１とエミツ
タ電極配線９２との間隔と各電極配線９１，９２
の各開孔７２，７０からのはみ出し分との合計距
離となつており、フオトエツチングの精度を向上
して電極配線間隔を小さくしてもこのはみ出し分
はどうしても残り、距離D1を小さくするには限
度があつた。
タの平面パターン図である。トランジスタの周波
数特性はベース・コレクタ容量およびベース抵抗
などに依存し、周波数特定の向上にはこれらを小
さくする必要がある。しかし、上述の構造ではベ
ース抵抗を低下するためにp+型外部ベース層５
０を設けたのであるが、これはベース・コレクタ
容量の増大を招くという欠点がある。また、ベー
ス抵抗はエミツタ層８０とベース電極開孔７２と
の距離D1（第７図に図示）にも依存し、従来の半
導体装置においてはベース電極配線９１とエミツ
タ電極配線９２との間隔と各電極配線９１，９２
の各開孔７２，７０からのはみ出し分との合計距
離となつており、フオトエツチングの精度を向上
して電極配線間隔を小さくしてもこのはみ出し分
はどうしても残り、距離D1を小さくするには限
度があつた。
さらに、素子部の製造工程のほかにも、実デバ
イスとして抵抗や配線の工程を追加せねばなら
ず、工程的にも複雑であつた。
イスとして抵抗や配線の工程を追加せねばなら
ず、工程的にも複雑であつた。
この発明の目的は、上述の欠点を除去し、周波
数特性の良好なSBDでクランプされた半導体装
置および製造工程を簡略化した半導体装置の製造
方法を提供することである。
数特性の良好なSBDでクランプされた半導体装
置および製造工程を簡略化した半導体装置の製造
方法を提供することである。
［問題点を解決するための手段］
この発明に関わるSBDでクランプされた半導
体素子を含む半導体装置においては、シヨツトキ
バリアダイオードのガードリング層の一部に接続
されるとともに分離領域に延在したシリコン膜を
形成し、シヨツトキバリアダイオードを形成する
金属シリサイド膜をベース領域の一部、ガードリ
ング層およびシリコン膜上に形成し、ベース電極
をシリコン膜上の金属シリサイド膜上に形成す
る。
体素子を含む半導体装置においては、シヨツトキ
バリアダイオードのガードリング層の一部に接続
されるとともに分離領域に延在したシリコン膜を
形成し、シヨツトキバリアダイオードを形成する
金属シリサイド膜をベース領域の一部、ガードリ
ング層およびシリコン膜上に形成し、ベース電極
をシリコン膜上の金属シリサイド膜上に形成す
る。
この発明の他の発明である半導体装置の製造工
程においては、トランジスタ実装用の電極形成に
必要となるコンタクト部の金属シリサイド形成工
程において、抵抗および配線を上記金属シリサイ
ド膜形成時に同時に形成し、抵抗および配線用電
極を素子部の製造と平行して形成する。
程においては、トランジスタ実装用の電極形成に
必要となるコンタクト部の金属シリサイド形成工
程において、抵抗および配線を上記金属シリサイ
ド膜形成時に同時に形成し、抵抗および配線用電
極を素子部の製造と平行して形成する。
［作用］
シリコン膜と金属シリサイド膜との重積層を介
してベース領域にベース電極を接続しているの
で、高不純物濃度の外部ベース層が不要となり、
ベース抵抗およびベースコレクタ容量を低減する
ことができる。さらに、ベース電極取出領域とエ
ミツタ領域との距離が小さくなるので各電極配線
の各開孔からのはみ出し分を考慮する必要がな
い。
してベース領域にベース電極を接続しているの
で、高不純物濃度の外部ベース層が不要となり、
ベース抵抗およびベースコレクタ容量を低減する
ことができる。さらに、ベース電極取出領域とエ
ミツタ領域との距離が小さくなるので各電極配線
の各開孔からのはみ出し分を考慮する必要がな
い。
また、抵抗および配線用電極を素子部の製造工
程と並行して形成するので半導体装置の製造工程
が簡略化される。
程と並行して形成するので半導体装置の製造工程
が簡略化される。
［発明の実施例］
第２図Ａ図〜第２Ｇ図、第３Ａ図〜第３Ｆ図お
よび第４Ａ図〜第４Ｆ図はこの発明の一実施例に
よる製造方法の主要工程段階における状態を示す
断面図で、第２図は素子部の製造工程を、第３図
は抵抗領域の製造工程を、第４図は配線領域の製
造工程をそれぞれ示す。まず、第６Ｂ図に示す状
態までは従来と同様に、p-型シリコン基板１０
にn+型コレクタ埋込層２０、n+型エピタキシヤ
ル層３０、チヤネルカツト用ｐ型層４０および分
離用酸化膜１０２を形成した後、第６Ｂ図におけ
る窒化膜２０１および下敷酸化膜１０１を除去
し、第２図ａに示すように、改めてイオン注入保
護用の酸化膜１０３を形成し、図示しないフオト
レジストマスクを介して活性ベース領域となるｐ
型層６０とSBDのガードリング層６１とをイオ
ン注入法によつて形成し、ベース電極開孔となる
べき領域近傍の酸化膜１０３を除去し、その除去
部分を含めて全上面にポリシリコン膜６０１を被
着させる。このとき、抵抗形成領域および配線形
成領域の上面にもポリシリコン膜６０２，６０３
が形成される。（第３Ａ図，第４Ａ図を参照）。
よび第４Ａ図〜第４Ｆ図はこの発明の一実施例に
よる製造方法の主要工程段階における状態を示す
断面図で、第２図は素子部の製造工程を、第３図
は抵抗領域の製造工程を、第４図は配線領域の製
造工程をそれぞれ示す。まず、第６Ｂ図に示す状
態までは従来と同様に、p-型シリコン基板１０
にn+型コレクタ埋込層２０、n+型エピタキシヤ
ル層３０、チヤネルカツト用ｐ型層４０および分
離用酸化膜１０２を形成した後、第６Ｂ図におけ
る窒化膜２０１および下敷酸化膜１０１を除去
し、第２図ａに示すように、改めてイオン注入保
護用の酸化膜１０３を形成し、図示しないフオト
レジストマスクを介して活性ベース領域となるｐ
型層６０とSBDのガードリング層６１とをイオ
ン注入法によつて形成し、ベース電極開孔となる
べき領域近傍の酸化膜１０３を除去し、その除去
部分を含めて全上面にポリシリコン膜６０１を被
着させる。このとき、抵抗形成領域および配線形
成領域の上面にもポリシリコン膜６０２，６０３
が形成される。（第３Ａ図，第４Ａ図を参照）。
次に、第２Ｂ図に示すように、このポリシリコ
ン膜６０１の表面にｐ型不純物を全面に導入して
から、シンタリングを行なうことによつてｐ型層
６０を中間段階の活性ベース領域６０とした後、
ポリシリコン膜６０１を選択エツチング除去す
る。同時に、第３Ａ図ならびに第４Ａ図に示すよ
うに、抵抗形成領域および配線形成領域において
も選択エツチングを行ない、ポリシリコン膜６０
２，６０３を残す。次に、改めて酸化を行なつ
て、酸化膜１０３があつた位置に酸化膜１０５、
残されたポリシリコン膜６０１，６０２および６
０３の上に酸化膜１０６を形成し、さらに全上面
にPSG膜４０１を形成する。
ン膜６０１の表面にｐ型不純物を全面に導入して
から、シンタリングを行なうことによつてｐ型層
６０を中間段階の活性ベース領域６０とした後、
ポリシリコン膜６０１を選択エツチング除去す
る。同時に、第３Ａ図ならびに第４Ａ図に示すよ
うに、抵抗形成領域および配線形成領域において
も選択エツチングを行ない、ポリシリコン膜６０
２，６０３を残す。次に、改めて酸化を行なつ
て、酸化膜１０３があつた位置に酸化膜１０５、
残されたポリシリコン膜６０１，６０２および６
０３の上に酸化膜１０６を形成し、さらに全上面
にPSG膜４０１を形成する。
次に第２Ｃ図、第３Ｂ図および第４Ｂ図に示す
ように、フオトレジストマスク３０２を用いて選
択エツチングによつて、第３Ｂ図に示す抵抗形成
領域となるポリシリコン膜６０２を除くポリシリ
コン膜６０１，６０３の上、エミツタ層およびコ
レクタ電極取出層となるべき領域、ならびに分離
酸化膜１０２の上の酸化膜１０５，１０６および
PSG膜４０１を除去する。次に、第２Ｄ図、第
３Ｃ図および第４Ｃ図に示すように、新しいフオ
トレジスト膜３０３でベース電極部とSBDの形
成される領域と第３図、第４図で示される全領域
を覆つた後、ｎ型不純物を高濃度にオイン注入し
てエミツタ領域となるべきn+型層８０およびコ
レクタ電極取出層となるべきn+型層８１を形成
する。
ように、フオトレジストマスク３０２を用いて選
択エツチングによつて、第３Ｂ図に示す抵抗形成
領域となるポリシリコン膜６０２を除くポリシリ
コン膜６０１，６０３の上、エミツタ層およびコ
レクタ電極取出層となるべき領域、ならびに分離
酸化膜１０２の上の酸化膜１０５，１０６および
PSG膜４０１を除去する。次に、第２Ｄ図、第
３Ｃ図および第４Ｃ図に示すように、新しいフオ
トレジスト膜３０３でベース電極部とSBDの形
成される領域と第３図、第４図で示される全領域
を覆つた後、ｎ型不純物を高濃度にオイン注入し
てエミツタ領域となるべきn+型層８０およびコ
レクタ電極取出層となるべきn+型層８１を形成
する。
次に、第２Ｅ図、第３Ｄ図および第４Ｄ図に示
すように、フオトレジストマスク３０２，３０３
を除去した後、Pt、Pd、Ti、Ｗ、Moなどのシリ
コンとの間に金属シリサイドを形成する金属層５
００を全上面に蒸着またはスパツタリングによつ
て形成した後、シンタリングを行なつて金属シリ
サイド膜５０１をシリコン基体の露出面およびポ
リシリコン膜６０１，６０２および６０３表面の
上に形成するとともに、活性ベース領域６０、
SBD領域、エミツタ領域８０およびコレクタ領
域８１を形成する。
すように、フオトレジストマスク３０２，３０３
を除去した後、Pt、Pd、Ti、Ｗ、Moなどのシリ
コンとの間に金属シリサイドを形成する金属層５
００を全上面に蒸着またはスパツタリングによつ
て形成した後、シンタリングを行なつて金属シリ
サイド膜５０１をシリコン基体の露出面およびポ
リシリコン膜６０１，６０２および６０３表面の
上に形成するとともに、活性ベース領域６０、
SBD領域、エミツタ領域８０およびコレクタ領
域８１を形成する。
次に、第２Ｆ図、第３Ｅ図および第４Ｅ図に示
すように、金属シリサイド膜５０１を残して金属
層５００をエツチング除去した後、窒化膜２０２
を被着させ、さらにその上に各電極のためのコン
タクト孔形成用のフオトレジストマスク３０４を
形成する。
すように、金属シリサイド膜５０１を残して金属
層５００をエツチング除去した後、窒化膜２０２
を被着させ、さらにその上に各電極のためのコン
タクト孔形成用のフオトレジストマスク３０４を
形成する。
そして、第２Ｇ図、第３Ｆ図および第４Ｆ図に
示すように、窒化膜２０２に選択エツチングを施
してベース電極用コンタクト孔７２、エミツタ電
極用コンタクト孔７０およびコレクタ電極用コン
タクト孔７１、抵抗パターンのコンタクト孔７２
および配線パターンコンタクト孔７３を形成した
後、たとえばAlなどの低抵抗金属によつてベー
ス電極配線９１、エミツタ電極配線９２およびコ
レクタ電極配線９３、他の電極配線９４をそれぞ
れ形成する。
示すように、窒化膜２０２に選択エツチングを施
してベース電極用コンタクト孔７２、エミツタ電
極用コンタクト孔７０およびコレクタ電極用コン
タクト孔７１、抵抗パターンのコンタクト孔７２
および配線パターンコンタクト孔７３を形成した
後、たとえばAlなどの低抵抗金属によつてベー
ス電極配線９１、エミツタ電極配線９２およびコ
レクタ電極配線９３、他の電極配線９４をそれぞ
れ形成する。
第５図はこのようにして製造されたSBDでク
ランプされたトランジスタの平面パターン図で、
図に示すように、エミツタ領域８０と、ベース電
極９１につながつているポリシリコン膜６０１お
よび金属シリサイド膜５０１との距離D2はマス
ク寸法によつて本質的に決まり、従来の場合のよ
うに電極配線のはみ出し分が含まれないので、従
来の第７図で示した距離D1に比べて小さくでき
る。ベース抵抗はその分だけ小さくなるのみでな
く、従来のp+型外部ベース層５２（数10Ω／□〜
100Ω／□）の代わりに低非抵抗の金属シリサイ
ド膜６０１（数Ω□〜数10Ω□）を用いたので、
小さくなる。さらに、p+型外部ベース領域５２
を用いず、ベース領域６０自体若干小さくなつて
いるので、ベース・コレクタ容量も小さくなり、
トランジスタの周波数特性は改良される。また
SBDとポリシリコン膜６０２，６０３による配
線や抵抗形成はこの発明の製造工程で追加工程な
く従来通り形成される。
ランプされたトランジスタの平面パターン図で、
図に示すように、エミツタ領域８０と、ベース電
極９１につながつているポリシリコン膜６０１お
よび金属シリサイド膜５０１との距離D2はマス
ク寸法によつて本質的に決まり、従来の場合のよ
うに電極配線のはみ出し分が含まれないので、従
来の第７図で示した距離D1に比べて小さくでき
る。ベース抵抗はその分だけ小さくなるのみでな
く、従来のp+型外部ベース層５２（数10Ω／□〜
100Ω／□）の代わりに低非抵抗の金属シリサイ
ド膜６０１（数Ω□〜数10Ω□）を用いたので、
小さくなる。さらに、p+型外部ベース領域５２
を用いず、ベース領域６０自体若干小さくなつて
いるので、ベース・コレクタ容量も小さくなり、
トランジスタの周波数特性は改良される。また
SBDとポリシリコン膜６０２，６０３による配
線や抵抗形成はこの発明の製造工程で追加工程な
く従来通り形成される。
なお、コレクタ・ベースおよびベース・エミツ
タ接合のウエハ表面での端部はPSG膜４０１で
保護されており、さらに、コンタクト孔形成時の
被膜として窒化膜２０２を用いたのは、開孔とし
ては酸化膜１０５、PSG膜４０１の開孔を用い
るためで、したがつて、窒化膜２０２への開孔は
PSG膜４０１の開孔より若干大きめにする。
タ接合のウエハ表面での端部はPSG膜４０１で
保護されており、さらに、コンタクト孔形成時の
被膜として窒化膜２０２を用いたのは、開孔とし
ては酸化膜１０５、PSG膜４０１の開孔を用い
るためで、したがつて、窒化膜２０２への開孔は
PSG膜４０１の開孔より若干大きめにする。
［発明の効果］
この発明は以上に述べたように、シヨツトキバ
リアダイオードを有する半導体装置において、シ
ヨツトキバリアダイオードのガードリング層の一
部に接続されるとともに分離領域に延在したシリ
コン膜を形成し、シヨツトキバリアダイオードを
形成する金属シリサイド膜を、ベース領域の一
部、ガードリング層、およびシリコン膜上に形成
し、ベース電極をシリコン膜上の金属シリサイド
膜上に形成したので、ベース電極取出領域とエミ
ツタ領域との距離を小さくしベース抵抗を小さく
でき、高不純物濃度の外部ベース層を設けないの
で、ベース・コレクタ間容量を小さくでき、周波
数特性の良好なSBDクランプされた半導体装置
が得られる。
リアダイオードを有する半導体装置において、シ
ヨツトキバリアダイオードのガードリング層の一
部に接続されるとともに分離領域に延在したシリ
コン膜を形成し、シヨツトキバリアダイオードを
形成する金属シリサイド膜を、ベース領域の一
部、ガードリング層、およびシリコン膜上に形成
し、ベース電極をシリコン膜上の金属シリサイド
膜上に形成したので、ベース電極取出領域とエミ
ツタ領域との距離を小さくしベース抵抗を小さく
でき、高不純物濃度の外部ベース層を設けないの
で、ベース・コレクタ間容量を小さくでき、周波
数特性の良好なSBDクランプされた半導体装置
が得られる。
またさらに製造工程において抵抗形成および配
線形成を同時に行なつているので追加の製造工程
がなく製造工程が簡略化される。
線形成を同時に行なつているので追加の製造工程
がなく製造工程が簡略化される。
第１図はSBDをクランプしたnpnトランジスタ
の回路図。第２Ａ図〜第２Ｇ図はこの発明の一実
施例による製造方法の主要工程段階における状態
を示す断面図である。第３Ａ図〜第３Ｆ図はポリ
シリコンによる抵抗形成の主要工程段階における
状態を示す断面図である。第４Ａ図〜第４Ｆ図は
ポリシリコンによる配線形成の主要製造工程段階
における状態を示す断面図である。第５図はこの
発明の一実施例により製造されたトランジスタの
平面パターン図である。第６Ａ図〜第６Ｅ図は従
来の半導体装置の製造方法の主要工程段階におけ
る状態を示す断面図である。第７図は従来の半導
体装置の平面パターン図である。 図において、１はトランジスタ、２はシヨツト
キバリアダイオード、１０はp-型シリコン基板、
３０はn-型エピタキシヤル層、６０はベース領
域、６１はガードリング層、８０はエミツタ領
域、９１はベース電極、９２はエミツタ電極、９
３はコレクタ電極、９４は他の電極配線、１０２
は分離酸化膜、５０１は金属シリサイド膜、６０
１，６０２，６０３はシリコン膜である。なお、
各図中、同一符号は同一または相当部を示す。
の回路図。第２Ａ図〜第２Ｇ図はこの発明の一実
施例による製造方法の主要工程段階における状態
を示す断面図である。第３Ａ図〜第３Ｆ図はポリ
シリコンによる抵抗形成の主要工程段階における
状態を示す断面図である。第４Ａ図〜第４Ｆ図は
ポリシリコンによる配線形成の主要製造工程段階
における状態を示す断面図である。第５図はこの
発明の一実施例により製造されたトランジスタの
平面パターン図である。第６Ａ図〜第６Ｅ図は従
来の半導体装置の製造方法の主要工程段階におけ
る状態を示す断面図である。第７図は従来の半導
体装置の平面パターン図である。 図において、１はトランジスタ、２はシヨツト
キバリアダイオード、１０はp-型シリコン基板、
３０はn-型エピタキシヤル層、６０はベース領
域、６１はガードリング層、８０はエミツタ領
域、９１はベース電極、９２はエミツタ電極、９
３はコレクタ電極、９４は他の電極配線、１０２
は分離酸化膜、５０１は金属シリサイド膜、６０
１，６０２，６０３はシリコン膜である。なお、
各図中、同一符号は同一または相当部を示す。
１ 半導体基板内に、一定のＸ方向に設けたイン
ジエクタチエーンと、Ｙ方向を長手方向として各
インジエクタに対応するベース領域とを設けたI2
Ｌ半導体装置において、 前記各ベース領域内に設けられたベース電極お
よびＹ方向に電極を２個配設可能な２部位の面積
を有する複数個のコレクタ領域と、半導体基板上
に等間隔のＹ方向のピツチで少なくとも前記ベー
ス領域上においてＸ方向に配線される複数個の導
電配線とを有し、 前記各ベース領域内のベース電極と、各コレク
タ領域の２部位のいずれか１部位とが、Ｘ方向に
ベース電極・コレクタ領域の順序にかゝわりなく
同一位置にあるように配設されるとともに、コレ
クタ電極が前記の導電配線下にあり、その部位が
電気接続されることを特徴とするI2Ｌ半導体装
置。
ジエクタチエーンと、Ｙ方向を長手方向として各
インジエクタに対応するベース領域とを設けたI2
Ｌ半導体装置において、 前記各ベース領域内に設けられたベース電極お
よびＹ方向に電極を２個配設可能な２部位の面積
を有する複数個のコレクタ領域と、半導体基板上
に等間隔のＹ方向のピツチで少なくとも前記ベー
ス領域上においてＸ方向に配線される複数個の導
電配線とを有し、 前記各ベース領域内のベース電極と、各コレク
タ領域の２部位のいずれか１部位とが、Ｘ方向に
ベース電極・コレクタ領域の順序にかゝわりなく
同一位置にあるように配設されるとともに、コレ
クタ電極が前記の導電配線下にあり、その部位が
電気接続されることを特徴とするI2Ｌ半導体装
置。
Claims (1)
- 前記コレクタ領域に接続されたコレクタ電極
と、 前記エミツタ領域に接続されたエミツタ電極
と、 前記ベース領域の一部、前記ガードリング層の
一部、前記第２のシリコン膜、および前記コレク
タ領域に形成されるシヨツトキバリアダイオード
形成領域上に各々形成され、前記シヨツトキバリ
アダイオード形成領域とでシヨツトキバリアダイ
オードを形成し、かつ、前記配線用第２シリコン
膜上および前記抵抗用第２シリコン膜の少なくと
も両端に形成される金属シリサイド膜と、 前記第１のシリコン膜上に形成された金属シリ
サイド膜上に形成されるベース電極と、 前記第２のシリコン膜上の前記金属シリサイド
膜上に形成される配線用および抵抗用電極とを備
えた、半導体装置。 ２ 前記シリコン膜は多結晶シリコン膜である、
特許請求の範囲第１項記載の半導体装置。 ３ シヨツトキバリアダイオードでクランプされ
た半導体素子を含む半導体装置の製造方法であつ
て、 半導体基板の一主面上に分離領域に囲まれるコ
レクタ領域を構成すべき第２伝導型層を形成する
第１の工程と、 前記第１伝導型層のコレクタ領域の表面部の一
部に、第２伝導型のベース領域および前記分離領
域に一側面が接するとともにシヨツトキバリアダ
イオード形成領域を囲うように前記ベース領域に
接続されるガードリング層を形成する第２の工程
と、 前記ガードリング層の少なくとも一部と接続さ
れるとともに前記分離領域上まで延在された第１
のシリコン膜と抵抗形成領域および配線形成領域
に第２のシリコン膜とを形成する第３の工程と、 前記ベース領域および前記ガードリング層上を
含む前記第１伝導型層の表面上ならびに前記第
１、第２のシリコン膜の上にシリコン酸化膜を形
成する第４の工程と、 前記シリコン酸化膜に選択エツチングを施し
て、前記コレクタ領域の電極取出部および前記ベ
ース領域におけるエミツタ領域形成部の上、前記
ベース領域の一部、前記コレクタ領域におけるシ
ヨツトキバリアダイオード形成領域、および前記
ガードリング層の上、ならびに前記第１、第２の
シリコン膜の上の前記シリコン酸化膜を除去する
第５の工程と、 前記ベース領域の一部、前記シヨツトキバリア
ダイオード形成領域、および前記ガードリング層
の上、ならびに前記第１、第２シリコン膜との上
をレジスト膜で覆つた後、前記コレクタ領域の電
極取出部および前記エミツタ領域形成部に第１伝
導型の不純物を高濃度に注入し、前記レジスト膜
を除去後アニーリングを施してエミツタ領域およ
びコレクタ電極取出層を形成する第６の工程と、 前記エミツタ領域の上、前記コレクタ電極取出
層の上、ならびに前記ベース領域の一部、前記シ
ヨツトキバリアダイオード形成領域、前記ガード
リング層および前記第１、第２シリコン膜の上に
金属シリサイド膜を形成し、前記シヨツトキバリ
アダイオード形成領域において、前記金属シリサ
イド膜と前記第１伝導型層とでシヨツトキバリア
ダイオードを形成する第７の工程と、 前記分離領域の上、前記分離領域で囲まれて前
記各工程を経た領域および前記抵抗形成領域なら
びに前記配線形成領域に窒化膜を形成し、それぞ
れ前記窒化膜に設けた開孔を介して、前記第１の
シリコン膜上位置にベース電極、前記エミツタ領
域上位置にエミツタ電極、前記コレクタ電極取出
層上位置にコレクタ電極、前記第２シリコン膜上
に抵抗用および配線用電極を形成する第８の工程
とを備えた、半導体装置の製造方法。 ４ 前記第１および第２のシリコン膜は多結晶シ
リコン膜であり、前記第３工程では多結晶シリコ
ン膜を全上面に形成し、第２伝導型の不純物を導
入後、パターニングを施してベース領域上の一部
からこれに接する分離領域の上にわたつて残すこ
とを特徴とする、特許請求の範囲第３項記載の半
導体装置の製造方法。 ５ 前記第８の工程におけるエミツタ領域および
コレクタ電極取出層上に位置する窒化膜の開孔は
それぞれ当該部位におけるシリコン酸化膜の開孔
より大きくすることを特徴とする、特許請求の範
囲第３項または第４項記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23160784A JPS61108162A (ja) | 1984-10-31 | 1984-10-31 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23160784A JPS61108162A (ja) | 1984-10-31 | 1984-10-31 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61108162A JPS61108162A (ja) | 1986-05-26 |
| JPH0436576B2 true JPH0436576B2 (ja) | 1992-06-16 |
Family
ID=16926160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23160784A Granted JPS61108162A (ja) | 1984-10-31 | 1984-10-31 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61108162A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6393151A (ja) * | 1986-10-07 | 1988-04-23 | Toshiba Corp | 半導体装置 |
-
1984
- 1984-10-31 JP JP23160784A patent/JPS61108162A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61108162A (ja) | 1986-05-26 |
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