JPS645472B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は半導体装置の製造方法に係り、特に
バイポーラ形半導体集積回路装置（以下「BIP・
IC」という）におけるトランジスタの電極引き
出し部の形成方法の改良に関するものである。

一般に、BIP・ICにおけるトランジスタは、pn
接合分離、選択酸化技術を用いた酸化膜分離、ま
たは三重拡散を用いる方法などによつて電気的に
独立した島内に形成される。ここでは酸化膜分離
法によつてnpnトランジスタを形成する方法につ
いて述べる。勿論、これ以外の上記各種分離法を
用いる場合、さらにはpnpトランジスタについて
も適用できるものである。

第１図ａ〜ｅは従来の製造方法の主要工程段階
における状態を示す断面図である。以下この図に
ついて従来の方法を簡単に説明する。低不純物濃
度のｐ形（p^-形）シリコン基板１にコレクタ埋
込層となる高不純物濃度のｎ形（n⁺形）層２を
選択的に形成した後、それらの上にn^-形エピタ
キシヤル層３を成長させる〔第１図ａ〕。次に、
下敷酸化膜１０１の上に形成した窒化層２０１を
マスクとして選択酸化を施して厚い分離酸化膜１
０２を形成するが、このときこの分離酸化膜１０
２の下にはチヤネルカツト用のｐ形層４が同時に
形成される〔第１図ｂ〕。次に、上述の選択酸化
用のマスクとして用いた窒化膜２０１を下敷酸化
膜１０１とともに除去して、あらためてイオン注
入保護用の酸化膜１０３を形成し、ホトレジスト
膜（この段階でのホトレジスト膜は図示せず）を
マスクとして外部ベース層となるp⁺形層５を、
更に、上記ホトレジスト膜を除去し、あらためて
ホトレジスト膜３０１を形成し、これをマスクと
して活性ベース層となるｐ形層６をイオン注入法
によつて形成する〔第１図ｃ〕。つづいて、ホト
レジスト膜３０１を除去し、一般にホスシリケー
トガラスPSGからなるパツシベーシヨン膜４０
１を被着させ、ベースイオン注入層５，６のアニ
ールとPSG膜４０１の焼しめとをかねた熱処理
を行なつて、中間段階の外部ベース層５１および
活性ベース層６１とした後、PSG膜４０１に所
要の開口７０および８０を形成して、イオン注入
法によつてエミツタ層となるべきn⁺形層７およ
びコレクタ電極取り出し層となるべきn⁺形層８
を形成する〔第１図ｄ〕。その後、各イオン注入
層をアニールして、外部ベース層５２および活性
ベース層６２を完成させるとともにエミツタ層７
１およびコレクタ電極取り出し層８１を形成した
後に、ベース電極取り出し用の開口５０を形成
し、各開口部５０，７０および８０に電極の突き
抜け防止用の金属シリサイド〔白金シリサイド
（Pt−Si）、パラジウムシリサイド（Pd−Si）な
ど〕膜５０１を形成した上で、アルミニウムAl
のような低抵抗金属によつてベース電極配線９、
エミツタ電極配線１０およびコレクタ電極配線１
１を形成する〔第１図ｅ〕。

第２図はこの従来方法で製造されたトランジス
タの平面パターン図である。ところで、トランジ
スタの周波数特性はベース・コレクタ容量および
ベース抵抗などに依存し、周波数特性の向上には
これらを小さくする必要がある。上記構造ではベ
ース抵抗を低下するためにp⁺形外部ベース層５
２を設けたのであるが、これはベース・コレクタ
容量の増大を招くという欠点がある。また、ベー
ス抵抗はエミツタ層７１とベース電極取り出し開
口５０との距離D₁にも依存し、従来のものでは
ベース電極配線９とエミツタ電極配線１０との間
隔と各電極配線９，１０の各開口５０，７０から
のはみ出し分との合計距離となつており、ホトエ
ツチングの精度を向上して電極配線間隔を小さく
しても、上記はみ出し分はどうしても残る。

この発明は以上のような点に鑑みてなされたも
ので、ベース電極をポリシリコン膜と金属シリサ
イド膜との重畳層を介して活性ベース領域から直
接取り出すようにすることによつて、エミツタ層
とベース電極開口との距離の中に両電極配線の各
開口からのはみ出し分を組み入れる要がなく、上
記距離を短縮でき、しかも高不純物濃度の外部ベ
ース層を用いずにベース・コレクタ容量の増大の
生じない半導体装置の製造方法を提供することを
目的としている。

第３図ａ〜ｇはこの発明の一実施例になる製造
方法の主要工程段階における状態を示す断面図
で、第１図の従来例と同等部分は同一符号で示
す。

まず、第１図ｂに示す状態までは従来例と同様
に形成する。この段階終了後の状態では、分離酸
化膜１０２の形成時の酸化によつて窒化膜２０１
の表面部に300〜600Å程度の膜厚の薄い酸化膜１
０５〔第１図ｂでは図示せず〕が形成されるの
で、n^-形エピタキシヤル層３の表面上には酸化
膜１０５と窒化膜２０１と酸化膜１０１とからな
る複合膜２０５が形成されている。次いで、ホト
レジスト膜３０１をマスクとして活性ベース層と
なるｐ形層６をイオン注入法によつて形成する
〔第３図ａ〕。次に、ホトレジスト膜３０１を除去
し、次いで、複合膜２０５のベース電極取り出し
開口となるべき領域を選択的に除去し、その除去
部分を含めて全上面にポリシリコン膜５００を被
着させ、このポリシリコン膜５００の表面にｐ形
不純物を全面に導入してから、シンタリングを行
うことによつてｐ形層６を中間段階の活性ベース
領域６１とする〔第３図ｂ〕。次に、ポリシリコ
ン膜５００に選択エツチングを施してベース電極
取り出し領域の一部からこれに接する分離酸化膜
１０２の一部にわたる部分以外の部分を除去した
後、ベース電極取り出し領域、並びにエミツタ層
およびコレクタ電極取出し層となるべき領域上に
開口を有するホトレジスト膜３０２を複合膜２０
５とポリシリコン膜５００との上に形成する〔第
３図Ｃ〕。このとき、ホトレジスト膜３０２のエ
ミツタ層となるべき領域上の開口とベース電極取
り出し領域上の開口との間の部分が複合膜２０５
の表面上あるように設定し、後工程で形成される
エミツタ層とベース電極取り出し領域との間の距
離がホトレジスト膜３０２によつて決定されるよ
うにする。

次に、ホトレジスト膜３０２をマスクにした選
択エツチングによつて複合膜２０５を除去した
後、ホトレジスト膜３０２を除去し、新しいホト
レジスト膜３０３でベース電極部を覆い、ｎ形不
純物を高濃度にイオン注入してエミツタ層となる
べきn⁺形層７およびコレクタ電極取り出し層と
なるべきn⁺形層８を形成する〔第３図ｄ〕。次
に、ホトレジスト膜３０３を除去し、Ti，Ｗな
どのシリコンとの間に金属シリサイドを形成する
金属層６００を全上面に蒸着またはスパツタリン
グによつて形成した後、シンタリングを行つて、
金属シリサイド膜６０１をシリコン基体の露出面
およびポリシリコン膜５００の表面上に形成する
とともに、活性ベース層６２、エミツタ層７１お
よびコレクタ電極取り出し層８１を完成する〔第
３図ｅ〕。次に、金属シリサイド膜６０１のみを
残して金属層６００をエツチング除去した後、パ
ツシベーシヨン用PSG膜４０１を全上面にわた
つて被着させ、更にその上に各電極形成用の開口
を有するホトレジストマスク３０４を形成する
〔第３図ｆ〕。そして、PSG膜４０１に選択エツ
チングを施してベース電極形成用開口５０、エミ
ツタ電極形成用開口７０およびコレクタ電極形成
用開口８０を形成した後、例えばAlなどの低抵
抗金属によつてベース電極配線９、エミツタ電極
配線１０およびコレクタ電極配線１１をそれぞれ
形成する〔第３図ｇ〕。

第４図はこのように製造されたトランジスタの
平面パターン図で、図に示すように、エミツタ層
７１と、ベース電極９につながつているポリシリ
コン膜４０１および金属シリサイド膜６０１との
距離D₂はマスク寸法によつて本質的にきまり、
従来の場合のように、電極配線のはみ出し分が含
まれないので、従来の第２図に示した距離D₁に
比して小さくできる。ベース抵抗はその分だけ小
さくなるのみでなく、従来のp⁺形外部ベース層
５２（数＋Ω／□〜100Ω／□）の代りに低比抵
抗の金属シリサイド膜６０１（数Ω／□〜数＋
Ω／□）を用いたので小さくなる。更に、p⁺形
外部ベース層５２を用いず、ベース層６２自体若
干小さくなつているので、ベース・コレクタ容量
も小さくなり、トランジスタの周波数特性は改良
される。

なお、この実施例では、分離酸化膜１０２の形
成時の酸化によつて窒化膜２０１の表面部に形成
された酸化膜１０５と窒化膜２０１と酸化膜１０
１とからなる複合膜２０５を用いたが、この複合
膜２０５を分離酸化膜１０２の形成後に除去し、
改めて複合膜２０５があつた位置にこれと同様の
新しい複合膜を形成してもよい。このような複合
膜２０５を用いるのは、第３図Ｃに示した段階に
おいて、ポリシリコン膜５００へのエツチングに
プラズマエツチングを用いても、このプラズマエ
ツチングによつて窒化膜２０１がエツチングされ
るのを酸化膜１０５が保護することができるから
である。その上、第３図ｆに示した段階におい
て、PSG４０１の開口は、複合膜２０５の開口
とマスク合わせをするために、複合膜２０５の開
口より若干大きくしてあるが、このPSG膜４０
１への開口形成時のエツチングによつて酸化膜１
０５の開口が大きくなつても、窒化膜２０１の開
口が大きくならないからである。また、この実施
例では、保護膜として酸化物系のPSG膜４０１
を用いたが、保護膜として窒化膜を使用しても、
この保護用窒化膜へのエツチングによつて酸化膜
１０５，１０１がエツチングされないので、複合
膜２０５の開口は大きくならない。

以上、説明したように、この発明によれば、ベ
ース電極をポリシリコン膜と金属シリサイド膜と
の２重層で引き出しベース層に隣接する分離酸化
膜上に形成したので、ベース電極取り出し領域と
エミツタ層との距離を小さくしベース抵抗を小さ
くでき、高不純物濃度の外部ベース層を設けない
ので、ベース・コレクタ間容量を小さくでき、周
波数特性の良好なトランジスタが得られる。

【図面の簡単な説明】

第１図ａ〜ｅは従来の製造方法の主要工程段階
における状態を示す断面図、第２図は従来方法で
製造されたトランジスタの平面パターン図、第３
図ａ〜ｇはこの発明の一実施例になる製造方法の
主要工程段階における状態を示す断面図、第４図
はこの実施例の方法で製造されたトランジスタの
平面パターン図である。 図において、１はp^-形シリコン基板、３はn^-
形エピタキシヤル層（第１伝導形層）、６，６１，
６２はベース層、７，７１はエミツタ層、８，８
１はコレクタ電極取り出し層、９はベース電極、
１０はエミツタ電極、１１はコレクタ電極、１０
２は分離酸化膜、１０１，１０５はシリコン酸化
膜、２０１は窒化膜、２０５は複合膜、３０２は
第１のレジスト膜、３０３は第２のレジスト膜、
４０１はPSG膜（絶縁膜）、５００はシリコン
膜、６０１は金属シリサイド膜である。なお、図
中同一符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 １ 半導体基体の表面部に分離領域に囲まれコレ
   クタ領域を構成すべき第１伝導形層を形成する第
   １の工程、上記第１伝導形層の表面部の一部に一
   端が上記分離領域に接して第２伝導形のベース層
   を形成する第２の工程、上記ベース層上を含む上
   記第１伝導形層の表面上にシリコン酸化膜−シリ
   コン窒化膜−シリコン酸化膜の複合膜を形成する
   第３の工程、上記複合膜に選択エツチングを施し
   て上記複合膜の上記ベース層の上記分離領域に接
   する側のベース電極取り出し領域上の部分を除去
   する第４の工程、上記ベース電極取り出し領域上
   から上記複合膜および上記分離領域の各表面上に
   わたつてシリコン膜を形成する第５の工程、上記
   シリコン膜に選択エツチングを施して上記シリコ
   ン膜の上記ベース電極取り出し領域の一部からこ
   れに接する上記分離領域の一部にわたる部分以外
   の部分を除去する第６の工程、上記ベース電極取
   り出し領域並びにコレクタ電極取り出し層および
   エミツタ層となるべき領域上に開口を有する第１
   のホトレジスト膜を上記複合膜と上記シリコン膜
   との上に形成する第７の工程、上記第１のホトレ
   ジスト膜をマスクにした選択エツチングによつて
   上記複合膜を除去する第８の工程、上記第１のホ
   トレジスト膜を除去し上記ベース電極取り出し領
   域と上記シリコン膜との上を第２のホトレジスト
   膜で覆うた後上記コレクタ電極取り出し層となる
   べき領域および上記エミツタ層となるべき領域に
   第１伝導形の不純物を高濃度にイオン注入し上記
   第２のホトレジスト膜の除去後アニーリングを施
   してコレクタ電極取り出し層およびエミツタ層を
   形成する第９の工程、上記ベース電極取り出し領
   域、エミツタ層の上、コレクタ電極取り出し層の
   上および上記シリコン膜上に金属シリサイド膜を
   形成する第10の工程、並びに上記分離領域の上お
   よび上記分離領域に囲まれ上記各工程を経た領域
   上に保護用の絶縁膜を形成しそれぞれこの絶縁膜
   に設けられた開口を通して上記シリコン膜上位置
   にベース電極、エミツタ層上位置にエミツタ電極
   およびコレクタ電極取り出し層上位置にコレクタ
   電極を形成する第11の工程を備えたことを特徴と
   する半導体装置の製造方法。 ２ シリコン膜に多結晶シリコン膜を用いること
   を特徴とする特許請求の範囲第１項記載の半導体
   装置の製造方法。 ３ 保護用の絶縁膜にリンケイ酸ガラス膜を用い
   ることを特徴とする特許請求の範囲第１項または
   第２項記載の半導体装置の製造方法。 ４ 第11の工程におけるエミツタ電極およびコレ
   クタ電極形成のための開口はそれぞれ当該部位に
   おける複合膜の開口より大きくすることを特徴と
   する特許請求の範囲第１項ないし第３項のいずれ
   かに記載の半導体装置の製造方法。