JPH0611053B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH0611053B2
JPH0611053B2 JP59271239A JP27123984A JPH0611053B2 JP H0611053 B2 JPH0611053 B2 JP H0611053B2 JP 59271239 A JP59271239 A JP 59271239A JP 27123984 A JP27123984 A JP 27123984A JP H0611053 B2 JPH0611053 B2 JP H0611053B2
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    • H01L29/456—Ohmic electrodes on silicon

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体装置およびその製造方法に関し、特に
バイポーラ形半導体集積回路装置（以下「ＢＩＰ・Ｉ
Ｃ」という。）におけるトランジスタの電極引き出し部
の形成方法の改良に関するものである。
［従来の技術］ 一般に、ＢＩＰ・ＩＣにおけるトランジスタは、pn接合
分離，選択酸化技術を用いた酸化膜分離，または３重拡
散を用いる方法などによって電気的に独立した島内に形
成される。ここでは酸化膜分離法によってnpnトランジ
スタを形成する方法について述べる。もちろん、これ以
外の上記各種分離法を用いる場合、さらにpnpトランジ
スタについても適用できるものである。
第４図（ａ）〜（ｅ）は従来の製造方法の主要工程段階
における状態を示す断面図である。以下この図について
従来の方法を簡単に説明する。低不純物濃度のｐ形（ｐ
−形）シリコン基板１にコレクタ埋込層となる高不純物
濃度のｎ形（ｎ＋形）層２を選択的に形成した後、それ
らの上にｎ−形エピタキシャル層３を成長させる［第４
図（ａ）］。次に、下敷酸化膜１０１の上に形成した窒
化膜２０１をマスクとして選択酸化を施して厚い分離酸
化膜１０２を形成するが、このときこの分離酸化膜１０
２の下にはチャンネルカット用のｐ形層４が同時に形成
される［第４図（ｂ）］。次に、上述の選択酸化用のマ
スクとして用いた窒化膜２０１を下敷酸化膜１０１とと
もに除去して、改めてイオン注入保護用の酸化膜１０３
を形成し、フォトレジスト膜（この段階でのフォトレジ
スト膜は図示せず）をマスクとして、外部ベース層とな
るｐ＋形層５を、さらに、上記フォトレジスト膜を除去
し、改めてフォトレジスト膜３０１を形成し、これをマ
スクとして活性ベース層となるｐ形層６をイオン注入法
によって形成する［第４図（ｃ）］。続いて、フォトレ
ジスト膜３０１を除去し、一般にフォスシリケートガラ
ス（ＰＳＧ）からなるパッシベーション膜４０１を被着
させ、ベースイオン注入層５，６のアニールとＰＳＧ膜
４０１の焼き締めとを兼ねた熱処理を行なって、中間段
階の外部ベース層５１および活性ベース層６１とした
後、ＰＳＧ膜４０１に所要のエミッタ電極用コンタクト
孔７０およびコレクタ電極用コンタクト孔８０を形成し
て、イオン注入法によってエミッタ層となるべきｎ＋形
層７およびコレクタ電極取出層となるべきｎ＋形層８を
形成する［第４図（ｄ）］。その後、各イオン注入層を
アニールして、外部ベース層５２および活性ベース層６
２を完成させるとともにエミッタ層７１およびコレクタ
電極取出層８１を形成した後に、ベース電極取出用開孔
５０を形成し、各開孔５０，７０および８０に電極の突
き抜け防止用の金属シリサイド［白金シリサイド（Ｐｔ
−Ｓｉ），パラジウムシリサイド（Ｐｄ−Ｓｉ）など］
膜５０１を形成した上で、アルミニウム（Ａｌ）のよう
な低抵抗金属によってベース電極配線９，エミッタ電極
配線１０およびコレクタ電極配線１１を形成する［第４
図（ｅ）］。第５図はこの従来方法で製造されたトラン
ジスタの平面パターン図である。
［発明が解決しようとする問題点］ ところで、トランジスタの周波数特性はベース・コレク
タ容量およびベース抵抗などに依存し、周波数特性の向
上にはこれらを小さくする必要がある。上記構造ではベ
ース抵抗を低下するためにｐ＋形外部ベース層５２を設
けたのであるが、これはベース・コレクタ容量の増大を
招くという欠点がある。また、第５図においてエミッタ
層７１と分離酸化膜境界Ａとの間のベース領域は非活性
領域でベース・コレクタ容量を増大さすため、エミッタ
層７１が分離酸化膜に接したウォールド・エミッタ構造
とする方法がある。しかし、この方法では第６図に示す
ように種々の欠点が生じる。第５図のX−X線断面の一部
を第６図に示し、第６図（ａ）はベース形成のためにフ
ォトレジスト膜３０１をマスクとしてボロン注入したと
ころで、次いでウォールド・エミッタ構造では第６図
（ｂ）のＡで示されるように分離酸化膜１０２境界でエ
ッチングが進み、エミッタ層７１が第６図（ｃ）のＢの
ように深くなる。したがって、電流増幅率の制御性の低
下、さらには第６図（ｃ）のＢのところでエミッタ−コ
レクタのショートの危険性が大きい。また、ベース抵抗
は第５図中のエミッタ層７１とベース電極取出用開孔５
０との距離Ｄ１にも依存し、従来のものでは、ベース電
極配線９とエミッタ電極配線１０との間隔と、各電極配
線９，１０の各開孔５０，７０からのはみ出し分との合
計距離となっており、フォトエッチングの精度を向上し
て電極配線間隔を小さくしても、上記はみ出し分はどう
しても残る。さらに、ベース抵抗を減少さす方法として
第７図に示すようなダブル・ベース構造とすることが多
々ある。しかし、従来法ではベース電極取出しなどでベ
ース領域が増大してベース・コレクタ容量の増大を招く
欠点がある。
この発明はかかる問題点を解決するためになされたもの
で、その第１の目的は周波数特性の良好な半導体装置を
提供することであり、その第２の目的は上記のような半
導体装置の製造方法を提供することである。
［問題点を解決するための手段］ 第１の発明に係る半導体装置の製造方法は、第１導電形
の半導体基板上に半導体素子を分離する分離領域を形成
し、次に、分離領域で囲まれる上記基板上にシリコン膜
を形成し、次に、窒化膜をマスクとしてシリコン膜およ
び半導体基板を選択酸化して、第１酸化膜、エミッタ層
およびコレクタ電極取出層となるべき領域にそれぞれ接
続される上記シリコン膜を形成し、次に第１酸化膜をマ
スクとして上記各領域に接続されるシリコン膜に第１導
電形の不純物を導入し、次に、ベース層となるべき領域
上の第１酸化膜を除去して第２導電形不純物を一部リミ
ッタ層となるべき領域に接続されるシリコン膜を通して
ベース層となるべき領域に導入し、次に、シリコン膜か
ら第１導電形の不純物をエミッタ層となるべき領域に拡
散してエミッタ層を形成し、これと同時に、上記導入さ
れた第２導電形の不純物をさらに上記基板に拡散してベ
ース層を形成し、次に少くともエミッタ層上の第１導電
形の不純物が導入されたシリコン膜、およびベース層を
低温で酸化して、シリコン膜の上面、側面およびベース
層の上面に第２酸化膜を形成し、次に、その第２酸化膜
を異方性エッチングすることにより、エミッタ層上の第
１導電形の不純物が導入されたシリコン膜の側部の第２
酸化膜を残して他の第２酸化膜を除去し、次に、少くと
もエミッタ層上の第１導電形の不純物が導入されたシリ
コン膜上、およびベース層上に金属シリサイド膜を形成
し、次に、分離領域および分離領域で囲まれた各ステッ
プを経た領域上に保護膜を形成し、保護膜に設けた開孔
を通してエミッタ層上位置にエミッタ電極、ベース層上
位置にベース電極およびコレクタ電極取出層上位置にコ
レクタ電極を形成する。
［作用］ 第１の発明においては、第１導電形の不純物をエミッタ
層となるべき領域に拡散してエミッタ層を形成し、これ
と同時に第２導電形の不純物をさらに第１導電形の半導
体基板に拡散してベース層を形成するので、エミッタ層
とベース層がほぼ並行に形成されエミッタ層が分離領域
に接するように形成される。
［実施例］ 第１図（ａ）〜（ｆ）はこの発明の一実施例による製造
方法の主要工程段階における状態を示す断面図である。
まず、第４図（ｂ）に示す状態までは従来と同様に、ｐ
−形シリコン基板１にｎ＋形コレクタ埋込層２，ｎ−形
エピタキシャル層３，チャンネルカット用ｐ形層４およ
び分離酸化膜１０２を形成した後、第４図（ｂ）におけ
る窒化膜２０１および下敷酸化膜１０１を除去し、ポリ
シリコン膜６００を被着させて窒化膜２０２を続いて被
着させた後、後のコレクタ電極取出層およびエミッタ層
となるべき領域の窒化膜が残るようにパターニングする
［第１図（ａ）］。ここで、もちろん窒化膜２０２の下
にポリシリコン膜表面を酸化した下敷酸化膜（図示せ
ず）を用いることも、また下敷酸化膜なしで窒化膜２０
２のパターニングに際して、ポリシリコン膜６００表面
が少しエッチングされてもよい。次に、窒化膜２０２を
マスクとしてポリシリコン膜６００を選択的に酸化して
酸化膜１０４を形成し、これをマスクとしてポリシリコ
ン膜６００にｎ＋形不純物を導入してポリシリコン膜６
０１，６０２を形成する［第１図（ｂ）］。このとき選
択酸化はポリシリコン膜６００のみならず若干ｎ−形半
導体基板３をも酸化される程度に行なう。すなわち、ポ
リシリコン膜６０１および６０２の間に位置する酸化膜
１０４は、最終的に外部ベース層５２（第１図（ｆ）参
照）が形成された場合に、その外部ベース層５２の深さ
よりも浅くなるとともに、外部ベース層５２の側方を包
囲するような厚みに形成する。ポリシリコン膜６０１お
よび６０２の間に位置する酸化膜１０４を上記のように
形成することにより、外部ベース層５２の側面部分を覆
っている領域分だけベース−コレクタ容量が低減され，
その結果トランジスタの周波数特性を向上することがで
きる。また、ポリシリコン膜６０１および６０２間の酸
化膜１０４を外部ベース層５２よりも浅い位置に形成す
るとにより、その酸化膜１０４の歪による応力が低減さ
れるので、ベース−コレクタ間のＰＮ接合部分に大きな
応力が加わることがなく、ＰＮ接合部分からのリーク電
流が増加するという不都合もない。次に、ベース層とな
るべき領域５，６の酸化膜１０４をフォトレジスト膜３
０３をマスクとして除去するとともに、ｐ形不純物をフ
ォトレジスト膜３０３をマスクとしてイオン注入する
［第１図（ｃ）］。ここで、活性ベース層となるべき領
域６は後のエミッタ電極の一部となるべきポリシリコン
膜６０３を通してｐ形不純物がイオン注入されるため
に、外部ベース層となるべき領域５に比べ浅くなる。次
に、Ｐ形不純物のイオン注入層のアニーリングおよびポ
リシリコン膜６０３，６０４からのｎ＋形不純物の拡散
を同時に行なった後に低温で酸化を行なう。外部ベース
層５２は活性ベース層６２よりも若干深くかつ低抵抗で
形成され、エミッタ層７１とコレクタ電極取出層８１が
形成される。低温（８００℃〜９００℃程度）での酸化
を行なってｎ＋形層のポリシリコン膜６０２，６０３上
に厚い酸化膜１０５を、またｐ＋形層のシリコン基板５
２上に薄い酸化膜１０７を形成する［第１図（ｄ）］。
これはよく知られたようにｎ＋形不純物の燐や砒素が高
濃度に入ったシリコンおよびポリシリコンでは低温ほど
増速酸化が行なわれることを使用している。次に、酸化
膜１０７全面とポリシリコン膜６０３，６０４上の酸化
膜１０５をポリシリコン膜６０３の側壁を残すように異
方性エッチング（以下ＲＩＥと記す）して、Ｐｔ，Ｐ
ｄ，Ｔｉ，Ｗ，Ｍｏなどのシリコンおよびポリシリコン
膜との間に金属シリサイドを形成する金属層（図示せ
ず）を全上面に蒸着またはスパッタングによって形成し
た後、シンタリングを行なって金属シリサイド膜５０
１，５０２をシリコン基体の露出面およびポリシリコン
膜６０３，６０４表面上に形成してから金属シリサイド
膜を残して金属層を王水などでエッチング除去する［第
１図（ｅ）］。次に、パッシベーション膜４０１を被着
させた後にこの膜に選択エッチングを施してベース電極
用コンタクト孔５０，エミッタ電極用コンタクト孔７０
（図示せず）およびコレクタ電極用コンタクト孔８０を
形成した後、たとえばＡｌなどの低抵抗金属によってベ
ース電極配線９，エミッタ電極配線１０（図示せず）お
よびコレクタ電極配線１１をそれぞれ形成する［第１図
（ｆ）］。第１図（ｆ）からわかるように、ベース電極
配線９につながる低抵抗金属シリサイド膜５０１がエミ
ッタ層７１のすぐ近くまであって、ベース抵抗は非常に
小さくなる。エミッタ−ベース間隔は、ほぼポリシリコ
ン膜６０３側壁の酸化膜１０５の膜厚である。ベース電
極（ここでは金属シリサイド膜５０１）のエミッタ層７
１へのショートを防止する方法として、第１図（ｄ）上
に窒化膜を被着してＲＩＥによってポリシリコン膜６０
３の側壁のみ残した後に、再びＲＩＥによって酸化膜１
０５を除去してポリシリコン膜６０３側壁に酸化膜−窒
化膜を残す方法もある。
第２図はこのようにして製造された従来法の第５図に対
応するトランジスタの平面パターン図である。この図に
示すように、エミッタ電極配線１０につながる金属シリ
サイド膜５０２により低抵抗化されたポリシリコン膜６
０３はエミッタ層７１の拡散源となっていることから、
図中のＡのところでエミッタ層７１が分離酸化膜１０２
に接することになる。また、第６図の従来のようにベー
ス幅が分離酸化膜１０２近傍で狭くなることなく、第３
図に示すようにエミッタ層７１と活性ベース層６２はポ
リシリコン膜６０３を通して同時に形成されるのでほぼ
並行であってベース幅は一定である。したがつて、ベー
ス面積が、エミッタ−ベース電極間の領域がなくなって
いることと合わせて大幅に小さくなりベース・コレクタ
容量が低減される。また、第２図に見られるように、ベ
ース電極配線９につながる金属シリサイド膜５０１はエ
ミッタ層７１の三方周囲に形成されているため、自動的
にダブル・ベース構造となっておりベース領域の増大な
くしてベース抵抗が大幅に小さくなる。
［発明の効果］ 以上のように、第１の発明によれば、第１導電形の不純
物をエミッタ層となるべき領域に拡散してエミッタ層を
形成し、これと同時に、第２導電形の不純物をさらに第
１導電形の半導体基板に拡散してベース層を形成するの
で、エミッタ層とベース層をほぼ平行に形成できエミッ
タ層を分離領域に接するように形成することができる。
このため、非活性ベース領域が大幅に低減されてベース
抵抗が小さくなり、周波数特性を向上できる半導体装置
の製造が可能となる。また、シリコン膜の上面、側面お
よびベース層の上面に第２酸化膜を形成した後異方性エ
ッチングすることによって容易にシリコン膜の側部に第
２酸化膜が残されて他の第２酸化膜が除去されるので、
従来の窒化膜を用いてシリコン膜の側部に第２酸化膜を
形成する方法に比べて第１酸化膜を形成した後窒化膜を
除去する工程が不要となり製造工程を簡略化することが
できる。
【図面の簡単な説明】
第１図（ａ）〜（ｆ）はこの発明の一実施例になる製造
方法の主要工程段階における状態を示す断面図である。 第２図はこの実施例の方法で製造されたトランジスタの
平面パターン図である。 第３図はこの発明においてエミッタ層が分離酸化膜に接
した場合の断面模式図である。 第４図（ａ）〜（ｅ）は従来の製造方法の主要工程段階
における状態を示す断面図である。 第５図は従来方法で製造されたトランジスタの平面パタ
ーン図である。 第６図（ａ）〜（ｃ）は従来方法でエミッタ層を分離酸
化膜に接するように形成した場合の断面模式図である。 第７図は従来方法で製造されたダブル・ベース構造のト
ランジスタの平面パターン図である。 図において、１はｐ−形シリコン基板、２はｎ＋形コレ
クタ埋込層、３はｎ−形エピタキシャル層、５は外部ベ
ース層となるべき領域、５２は外部ベース層、６は活性
ベース層となるべき領域、６２は活性ベース層、７１は
エミッタ層、８１はコレクタ電極取出層、９はベース電
極配線、１０はエミッタ電極配線、１１はコレクタ電極
配線、５０はベース電極用コンタクト孔、７０はエミッ
タ電極用コンタクト孔、８０はコレクタ電極用コンタク
ト孔、１０２は分離酸化膜、１０５，１０７は酸化膜、
２０２は窒化膜、３０３はフォトレジスト膜、４０１は
パッシベーション膜、５０１，５０２は金属シリサイド
膜、６００，６０１，６０２，６０３，６０４はポリシ
リコン膜である。 なお、各図中同一符号は同一または相当部分を示す。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】第１導電形の半導体基板上に半導体素子を
    分離する分離領域を形成するステップと、 前記分離領域で囲まれる前記半導体基板上にシリコン膜
    を形成するステップと、 前記シリコン膜上に選択的に窒化膜を形成するステップ
    と、 前記窒化膜をマスクとして前記シリコン膜および前記半
    導体基板を選択酸化して第１酸化膜を形成し、かつ該第
    １酸化膜によってエミッタ層となるべき領域に接続され
    る前記シリコン膜およびコレクタ電極取出層となるべき
    領域に接続される前記シリコン膜を形成するステップ
    と、 前記第１酸化膜をマスクとして、第１導電形の不純物を
    前記エミッタ層となるべき領域に接続される前記シリコ
    ン膜および前記コレクタ電極取出層となるべき領域に接
    続される前記シリコン膜に導入するステップと、 ベース層となるべき領域上の前記第１酸化膜を除去する
    ステップと、 第２導電形不純物を一部前記エミッタ層となるべき領域
    に接続される前記シリコン膜を通して前記ベース層とな
    るべき領域に導入するステップと、 前記第１導電形の不純物が導入された前記シリコン膜か
    ら前記第１導電形の不純物を前記エミッタ層となるべき
    領域に拡散してエミッタ層を形成し、これと同時に、前
    記ベース層となるべき領域の前記導入された第２導電形
    の不純物をさらに前記半導体基板に拡散してベース層を
    形成するステップと、 少なくとも前記エミッタ層上の前記第１導電形の不純物
    が導入された前記シリコン膜、および前記ベース層を低
    温で酸化して、前記シリコン膜の上面、側面および前記
    ベース層の上面に第２酸化膜を形成するステップと、 前記第２酸化膜を異方性エッチングすることにより、前
    記エミッタ層上の前記第１導電形の不純物が導入された
    前記シリコン膜の側部の前記第２酸化膜を残して他の第
    ２酸化膜を除去するステップと、 少なくとも前記エミッタ層上の前記第１導電形の不純物
    が導入された前記シリコン膜上、および前記ベース層上
    に金属シリサイド膜を形成するステップと、 前記分離領域および該分離領域で囲まれ前記各ステップ
    を経た領域上に保護膜を形成し、該保護膜に設けた開孔
    を通して前記エミッタ層上位置にエミッタ電極、前記ベ
    ース層上位置にベース電極および前記コレクタ電極取出
    層上位置にコレクタ電極を形成するステップとを備え
    る、半導体装置の製造方法。
JP59271239A 1984-12-20 1984-12-20 半導体装置の製造方法 Expired - Lifetime JPH0611053B2 (ja)

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