JPH0437581B2 - - Google Patents
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- JPH0437581B2 JPH0437581B2 JP14040182A JP14040182A JPH0437581B2 JP H0437581 B2 JPH0437581 B2 JP H0437581B2 JP 14040182 A JP14040182 A JP 14040182A JP 14040182 A JP14040182 A JP 14040182A JP H0437581 B2 JPH0437581 B2 JP H0437581B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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Description
【発明の詳細な説明】
この発明は半導体装置の製造方法に係り、特に
バイポーラ形半導体集積回路装置（以下「BIP・
IC」という。）におけるトランジスタの電極引き
出し部の形成方法の改良に関するものである。
バイポーラ形半導体集積回路装置（以下「BIP・
IC」という。）におけるトランジスタの電極引き
出し部の形成方法の改良に関するものである。
一般に、BIP・ICにおけるトランジスタは、pn
接合分離、選択酸技術を用いた酸化膜分離、また
は三重拡散を用いる方法などによつて電気的に独
立した島内に形成される。ここでは酸化膜分離法
によつてnpnトランジスタを形成する方法につい
て述べる。勿論、これ以外の上記各種分離法を用
いる場合、さらにはpnpトランジスタについても
適用できるものである。
接合分離、選択酸技術を用いた酸化膜分離、また
は三重拡散を用いる方法などによつて電気的に独
立した島内に形成される。ここでは酸化膜分離法
によつてnpnトランジスタを形成する方法につい
て述べる。勿論、これ以外の上記各種分離法を用
いる場合、さらにはpnpトランジスタについても
適用できるものである。
第１図ａ〜ｅは従来の製造方法の主要工程段階
における状態を示す断面図である。以下この図に
ついて従来の方法を簡単に説明する。低不純物濃
度のｐ形（p-形）シリコン基板１にコレクタ埋
込層となる高不純物濃度のｎ形（n+形）層２を
選択的に形成した後、それらの上にn-形エピタ
キシヤル層３を成長させる〔第１図ａ〕。次に、
下敷酸化膜１０１の上に形成した窒化膜２０１を
マスクとして選択酸化を施して厚い分離酸化膜１
０２を形成するが、このときこの分離酸化膜１０
２の下にはチヤネルカツト用のｐ形層４が同時に
形成される〔第１図ｂ〕。次に、上述の選択酸化
用のマスクとして用いた窒化膜２０１を下敷酸化
膜１０１とともに除去して、あらためてイオン注
入保護用の酸化膜１０３を形成し、ホトレジスト
膜（この段階でのホトレジスト膜は図示せず）を
マスクとして外部ベース層となるp+形層５を、
更に、上記ホトレジスト膜を除去し、あらためて
ホトレジスト膜３０１を形成し、これをマスクと
して活性ベース層となるｐ形層６をイオン注入法
によつて形成する〔第１図ｃ〕。つづいて、ホト
レジスト膜３０１を除去し、一般にホスシリケー
トガラス（PSG）からなるパツシベーシヨン膜
４０１を被着させ、ベースイオン注入層５，６の
アニールとPSG膜４０１の焼しめとをかねた熱
処理を行なつて、中間段階の外部ベース層５１お
よび活性ベース層６１とした後、PSG膜４０１
に所要の開口７０および８０を形成して、イオン
注入法によつてエミツタ層となるべきn+形層７
およびコレクタ電極取り出し層となるべきn+層
８を形成する〔第１図ｄ〕。その後、各イオン注
入層をアニールして、外部ベース層５２および活
性ベース層６２を完成させるとともにエミツタ層
７１およびコレクタ電極取り出し層８１を形成し
た後に、ベース電極取り出し用の開口５０を形成
し、各開口部５０，７０および８０に電極の突き
抜け防止用の金属シリサイド〔白金シリサイド
（Pt−Si），パラジウムシリサイド（Pd−Si）な
ど〕膜５０１を形成した上で、アルミニウム
（Al）のような低抵抗金属によつてベース電極配
線９，エミツタ電極配線１０およびコレクタ電極
配線１１を形成する。
における状態を示す断面図である。以下この図に
ついて従来の方法を簡単に説明する。低不純物濃
度のｐ形（p-形）シリコン基板１にコレクタ埋
込層となる高不純物濃度のｎ形（n+形）層２を
選択的に形成した後、それらの上にn-形エピタ
キシヤル層３を成長させる〔第１図ａ〕。次に、
下敷酸化膜１０１の上に形成した窒化膜２０１を
マスクとして選択酸化を施して厚い分離酸化膜１
０２を形成するが、このときこの分離酸化膜１０
２の下にはチヤネルカツト用のｐ形層４が同時に
形成される〔第１図ｂ〕。次に、上述の選択酸化
用のマスクとして用いた窒化膜２０１を下敷酸化
膜１０１とともに除去して、あらためてイオン注
入保護用の酸化膜１０３を形成し、ホトレジスト
膜（この段階でのホトレジスト膜は図示せず）を
マスクとして外部ベース層となるp+形層５を、
更に、上記ホトレジスト膜を除去し、あらためて
ホトレジスト膜３０１を形成し、これをマスクと
して活性ベース層となるｐ形層６をイオン注入法
によつて形成する〔第１図ｃ〕。つづいて、ホト
レジスト膜３０１を除去し、一般にホスシリケー
トガラス（PSG）からなるパツシベーシヨン膜
４０１を被着させ、ベースイオン注入層５，６の
アニールとPSG膜４０１の焼しめとをかねた熱
処理を行なつて、中間段階の外部ベース層５１お
よび活性ベース層６１とした後、PSG膜４０１
に所要の開口７０および８０を形成して、イオン
注入法によつてエミツタ層となるべきn+形層７
およびコレクタ電極取り出し層となるべきn+層
８を形成する〔第１図ｄ〕。その後、各イオン注
入層をアニールして、外部ベース層５２および活
性ベース層６２を完成させるとともにエミツタ層
７１およびコレクタ電極取り出し層８１を形成し
た後に、ベース電極取り出し用の開口５０を形成
し、各開口部５０，７０および８０に電極の突き
抜け防止用の金属シリサイド〔白金シリサイド
（Pt−Si），パラジウムシリサイド（Pd−Si）な
ど〕膜５０１を形成した上で、アルミニウム
（Al）のような低抵抗金属によつてベース電極配
線９，エミツタ電極配線１０およびコレクタ電極
配線１１を形成する。
第２図はこの従来方法で製造されたトランジス
タの平面パターン図である。ところで、トランジ
スタの周波数特性はベース・コレクタ容量および
ベース抵抗などに依存し、周波数特性の向上には
これらを小さくする必要がある。上記構造ではベ
ース抵抗を低下するためにp+形外部ベース層５
２を設けたのであるが、これはベース・コレクタ
容量の増大を招くという欠点がある。また、ベー
ス抵抗はエミツタ層７１とベース電極開口５０と
の距離D1にも依存し、従来のものではベース電
極配線９とエミツタ電極配線１０との間の各電極
配線９，１０の各開口５０，７０からのはみ出し
分との合計距離となつており、ホトエツチングの
精度を向上して電極配線間隔を小さくしても、上
記はみ出し分はどうしても残る。
タの平面パターン図である。ところで、トランジ
スタの周波数特性はベース・コレクタ容量および
ベース抵抗などに依存し、周波数特性の向上には
これらを小さくする必要がある。上記構造ではベ
ース抵抗を低下するためにp+形外部ベース層５
２を設けたのであるが、これはベース・コレクタ
容量の増大を招くという欠点がある。また、ベー
ス抵抗はエミツタ層７１とベース電極開口５０と
の距離D1にも依存し、従来のものではベース電
極配線９とエミツタ電極配線１０との間の各電極
配線９，１０の各開口５０，７０からのはみ出し
分との合計距離となつており、ホトエツチングの
精度を向上して電極配線間隔を小さくしても、上
記はみ出し分はどうしても残る。
この発明は以上のような点に鑑みてなされたも
ので、ベース電極をポリシリコン膜と金属シリサ
イド膜との重畳層を介して活性ベース領域から直
接取り出すようにすることによつて、エミツタ層
とベース電極開口との距離の中に両電極配線の各
開口からのはみ出し分を組み入れる必要がなく、
上記距離を短縮でき、しかも高不純物濃度の外部
ベース層を用いずにベース・コレクタ容量の増大
の生じない半導体装置の製造方法を提供すること
を目的としている。
ので、ベース電極をポリシリコン膜と金属シリサ
イド膜との重畳層を介して活性ベース領域から直
接取り出すようにすることによつて、エミツタ層
とベース電極開口との距離の中に両電極配線の各
開口からのはみ出し分を組み入れる必要がなく、
上記距離を短縮でき、しかも高不純物濃度の外部
ベース層を用いずにベース・コレクタ容量の増大
の生じない半導体装置の製造方法を提供すること
を目的としている。
第３図ａ〜ｇはこの発明の一実施例になる製造
方法の主要工程段階における状態を示す断面図
で、第１図の従来例と同等部分は同一符号で示
す。まず、第１図ｂに示す状態までは従来と同様
に、p-形シリコン基板１にn+形コレクタ埋込層
２、n-形エピタキシヤル層３、チヤネルカツト
用ｐ形層４および分離用酸化膜１０２を形成した
後、第１図ｂにおける窒化膜２０１および下敷酸
化膜１０１を除去し、あらためてイオン注入保護
用の酸化膜１０３を形成し、図示しないホトレジ
ストマスクを介して活性ベース層となるｐ形層６
をイオン注入法によつて形成し、ベース電極開口
となるべき領域近傍の上記酸化膜１０３を除去
し、その除去部分を含めて全上面にポリシリコン
膜６０１を被着させる〔第３図ａ〕。次に、ポリ
シリコン膜６０１の表面にｐ形不純物を全面に導
入してから、シンタリングを行なうことによつて
ｐ形層６を中間段階の活性ベース領域６１とした
後、ポリシリコン膜６０１を選択エツチング除去
し、改めて酸化を行なつて、酸化膜１０３があつ
た位置に酸化膜１０５、残されたポリシリコン膜
６０１の上に酸化膜１０６を形成し、更に全上面
にPSG膜４０１を形成する〔第３図ｂ〕。次にホ
トレジストマスク３０２を用いた選択エツチング
によつて、ポリシリコン膜６０１の上、ベース電
極取り出し領域、エミツタ層およびコレクタ電極
取り出し層となるべき領域、並びに分離酸化膜１
０２の上の酸化膜１０５，１０６及びPSG膜４
０１を除去する〔第３図ｃ〕。次に、新しいホト
レジスト膜３０３でベース電極部を覆い、ｎ形不
純物を高濃度にイオン注入してエミツタ層となる
べきn+形層７およびコレクタ電極取り出し層と
なるべきn+形層８を形成する〔第３図ｄ〕。次に
Pt，Pd，Ti，Ｗ，MOなどのシリコンとの間に
金属シリサイドを形成する金属層５００を全上面
に蒸着またはスパツタリングによつて形成した
後、シンタリングを行なつて金属シリサイド膜５
０１をシリコン基体の露出面及びポリシリコン膜
６０１表面の上に形成するとともに、活性ベース
層６２、エミツタ層７１およびコレクタ電極取り
出し層８１を完成する〔第３図ｅ〕。次に、金属
シリサイド膜５０１を残して金属層５００をエツ
チング除去したのち、窒化膜２０２を被着させ、
更にその上に各電極のためのコンタクト孔形成用
のホトレジストマスク３０４を形成する〔第３図
ｆ〕。そして、窒化膜２０２に選択エツチングを
施してベース電極用コンタクト孔５０、エミツタ
電極用コンタクト孔７０およびコレクタ電極用コ
ンタクト孔８０を形成した後、例えばAlなどの
低抵抗金属によつてベース電極配線９、エミツタ
電極配線１０およびコレクタ電極配線１１をそれ
ぞれ形成する〔第３図ｇ〕。
方法の主要工程段階における状態を示す断面図
で、第１図の従来例と同等部分は同一符号で示
す。まず、第１図ｂに示す状態までは従来と同様
に、p-形シリコン基板１にn+形コレクタ埋込層
２、n-形エピタキシヤル層３、チヤネルカツト
用ｐ形層４および分離用酸化膜１０２を形成した
後、第１図ｂにおける窒化膜２０１および下敷酸
化膜１０１を除去し、あらためてイオン注入保護
用の酸化膜１０３を形成し、図示しないホトレジ
ストマスクを介して活性ベース層となるｐ形層６
をイオン注入法によつて形成し、ベース電極開口
となるべき領域近傍の上記酸化膜１０３を除去
し、その除去部分を含めて全上面にポリシリコン
膜６０１を被着させる〔第３図ａ〕。次に、ポリ
シリコン膜６０１の表面にｐ形不純物を全面に導
入してから、シンタリングを行なうことによつて
ｐ形層６を中間段階の活性ベース領域６１とした
後、ポリシリコン膜６０１を選択エツチング除去
し、改めて酸化を行なつて、酸化膜１０３があつ
た位置に酸化膜１０５、残されたポリシリコン膜
６０１の上に酸化膜１０６を形成し、更に全上面
にPSG膜４０１を形成する〔第３図ｂ〕。次にホ
トレジストマスク３０２を用いた選択エツチング
によつて、ポリシリコン膜６０１の上、ベース電
極取り出し領域、エミツタ層およびコレクタ電極
取り出し層となるべき領域、並びに分離酸化膜１
０２の上の酸化膜１０５，１０６及びPSG膜４
０１を除去する〔第３図ｃ〕。次に、新しいホト
レジスト膜３０３でベース電極部を覆い、ｎ形不
純物を高濃度にイオン注入してエミツタ層となる
べきn+形層７およびコレクタ電極取り出し層と
なるべきn+形層８を形成する〔第３図ｄ〕。次に
Pt，Pd，Ti，Ｗ，MOなどのシリコンとの間に
金属シリサイドを形成する金属層５００を全上面
に蒸着またはスパツタリングによつて形成した
後、シンタリングを行なつて金属シリサイド膜５
０１をシリコン基体の露出面及びポリシリコン膜
６０１表面の上に形成するとともに、活性ベース
層６２、エミツタ層７１およびコレクタ電極取り
出し層８１を完成する〔第３図ｅ〕。次に、金属
シリサイド膜５０１を残して金属層５００をエツ
チング除去したのち、窒化膜２０２を被着させ、
更にその上に各電極のためのコンタクト孔形成用
のホトレジストマスク３０４を形成する〔第３図
ｆ〕。そして、窒化膜２０２に選択エツチングを
施してベース電極用コンタクト孔５０、エミツタ
電極用コンタクト孔７０およびコレクタ電極用コ
ンタクト孔８０を形成した後、例えばAlなどの
低抵抗金属によつてベース電極配線９、エミツタ
電極配線１０およびコレクタ電極配線１１をそれ
ぞれ形成する〔第３図ｇ〕。
第４図はこのようにして製造されたトランジス
タの平面パターン図で、図に示すように、エミツ
タ層７１とベース電極９につながつているポリシ
リコン膜６０１および金属シリサイド膜５０１と
の距離D2はマスク寸法によつて本質的に決まり、
従来の場合のように電極配線のはみ出し分が含ま
れないので、従来の第２図に示した距離D1に比
して小さくできる。ベース抵抗はその分だけ小さ
くなるのみでなく、従来のp+形外部ベース層５
２（数＋Ω／口〜100Ω／口）の代りに低比抵抗
の金属シリサイド膜６０１（数Ω／口〜数＋Ω／
口）を用いたので小さくなる。更に、p+形外部
ベース層５２を用いず、ベース層６２自体若干小
さくなつているので、ベース・コレクタ容量も小
さくなり、トランジスタの周波数特性は改良され
る。
タの平面パターン図で、図に示すように、エミツ
タ層７１とベース電極９につながつているポリシ
リコン膜６０１および金属シリサイド膜５０１と
の距離D2はマスク寸法によつて本質的に決まり、
従来の場合のように電極配線のはみ出し分が含ま
れないので、従来の第２図に示した距離D1に比
して小さくできる。ベース抵抗はその分だけ小さ
くなるのみでなく、従来のp+形外部ベース層５
２（数＋Ω／口〜100Ω／口）の代りに低比抵抗
の金属シリサイド膜６０１（数Ω／口〜数＋Ω／
口）を用いたので小さくなる。更に、p+形外部
ベース層５２を用いず、ベース層６２自体若干小
さくなつているので、ベース・コレクタ容量も小
さくなり、トランジスタの周波数特性は改良され
る。
なお、コレクタ・ベース及びベース・エミツタ
接合のウエハ表面での端部はPSG膜４０１で保
護されており、更に、コンタクト孔形成時の被膜
として窒化膜２０２を用いたのは、開口としては
酸化膜１０５、PSG膜４０１の開口を用いるた
めで、従つて、窒化膜２０２への開口は、PSG
膜４０１の開口より若干大きめにする。
接合のウエハ表面での端部はPSG膜４０１で保
護されており、更に、コンタクト孔形成時の被膜
として窒化膜２０２を用いたのは、開口としては
酸化膜１０５、PSG膜４０１の開口を用いるた
めで、従つて、窒化膜２０２への開口は、PSG
膜４０１の開口より若干大きめにする。
以上詳述したようにこの発明によれば、ベース
電極をポリシリコン膜と金属シリサイド膜との２
重層で引き出しベース層に隣接する分離領域上に
形成したので、ベース電極取り出し領域とエミツ
タ層との距離を小さくしベース抵抗を小さくで
き、高不純物濃度の外部ベース層を設けないの
で、ベース・コレクタ間容量を小さくでき、周波
数特性の良好なトランジスタが得られる。
電極をポリシリコン膜と金属シリサイド膜との２
重層で引き出しベース層に隣接する分離領域上に
形成したので、ベース電極取り出し領域とエミツ
タ層との距離を小さくしベース抵抗を小さくで
き、高不純物濃度の外部ベース層を設けないの
で、ベース・コレクタ間容量を小さくでき、周波
数特性の良好なトランジスタが得られる。
第１図ａ〜ｅは従来の製造方法の主要工程段階
における状態を示す断面図、第２図は従来方法で
製造されたトランジスタの平面パターン図、第３
図ａ〜ｇはこの発明の一実施例になる製造方法の
主要工程段階における状態を示す断面図、第４図
はこの実施例の方法で製造されたトランジスタの
平面パターン図である。 図において、１はp-形シリコン基板、３はn-
形エピタキシヤル層（第１伝導形層）、６，６１，
６２はベース層、７，７１はエミツタ層、８，８
１はコレクタ電極取り出し層、９はベース電極、
１０はエミツタ電極、１１はコレクタ電極、１０
２は分離酸化膜、１０５，１０６はシリコン酸化
膜、２０２は窒化膜、３０２はレジスト膜、５０
１は金属シリサイド膜、６０１はシリコン膜であ
る。なお、図中同一符号は同一または相当部分を
示す。
における状態を示す断面図、第２図は従来方法で
製造されたトランジスタの平面パターン図、第３
図ａ〜ｇはこの発明の一実施例になる製造方法の
主要工程段階における状態を示す断面図、第４図
はこの実施例の方法で製造されたトランジスタの
平面パターン図である。 図において、１はp-形シリコン基板、３はn-
形エピタキシヤル層（第１伝導形層）、６，６１，
６２はベース層、７，７１はエミツタ層、８，８
１はコレクタ電極取り出し層、９はベース電極、
１０はエミツタ電極、１１はコレクタ電極、１０
２は分離酸化膜、１０５，１０６はシリコン酸化
膜、２０２は窒化膜、３０２はレジスト膜、５０
１は金属シリサイド膜、６０１はシリコン膜であ
る。なお、図中同一符号は同一または相当部分を
示す。
Claims (1)
- 【特許請求の範囲】 １ 半導体基体の表面部に分離領域に囲まれコレ
クタ領域を構成すべき第１伝導形層を形成する第
１の工程、この第１伝導形層の表面部の一部に一
端が上記分離領域に接して第２伝導形のベース層
を形成する第２の工程、上記ベース層上の一部か
らこれに接する上記分離領域の上にわたつてシリ
コン膜を形成する第３の工程、上記ベース層上を
含む上記第１伝導形層の表面上および上記シリコ
ン膜の上にシリコン酸化膜を形成する第４の工
程、上記シリコン酸化膜に選択エツチングを施し
てコレクタ電極取り出し層を形成すべき部分およ
びエミツタ層を形成すべき部分の上、ベース電極
取り出し領域、並びに上記シリコン膜の上の上記
シリコン酸化膜を除去する第５の工程、上記ベー
ス電極取り出し領域と上記シリコン膜との上をレ
ジスト膜で覆うたのち上記コレクタ電極取り出し
層を形成すべき部分および上記エミツタ層を形成
すべき部分に第１伝導形の不純物を高濃度にイオ
ン注入し上記レジスト膜を除去後アニーリングを
施してエミツタ層およびコレクタ電極取り出し層
を形成する第６の工程、上記ベース電極取り出し
領域、エミツタ層の上、コレクタ電極取り出し層
の上および上記シリコン膜の上に金属シリサイド
膜を形成する第７の工程、並びに上記分離領域の
上および上記分離領域で囲まれ上記各工程を経た
領域上に窒化膜を形成しそれぞれこの窒化膜に設
けた開孔を通して上記シリコン膜上位置にベース
電極、エミツタ層上位置にエミツタ電極およびコ
レクタ電極取り出し層上位置にコレクタ電極を形
成する第８の工程を備えたことを特徴とする半導
体装置の製造方法。 ２ シリコン膜に多結晶シリコン膜を用い、第３
の工程では多結晶シリコン膜を全上面に形成し第
２伝導形の不純物を導入後パターニングを施して
ベース層上の一部からこれに接する分離領域の上
にわたつて残すことを特徴とする特許請求の範囲
第１項記載の半導体装置の製造方法。 ３ 第８の工程におけるエミツタ電極およびコレ
クタ電極形成のための窒化膜の開孔はそれぞれ当
該部位におけるシリコン酸化膜の開孔より大きく
することを特徴とする特許請求の範囲第１項また
は第２項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14040182A JPS5928377A (ja) | 1982-08-09 | 1982-08-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14040182A JPS5928377A (ja) | 1982-08-09 | 1982-08-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5928377A JPS5928377A (ja) | 1984-02-15 |
| JPH0437581B2 true JPH0437581B2 (ja) | 1992-06-19 |
Family
ID=15267915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14040182A Granted JPS5928377A (ja) | 1982-08-09 | 1982-08-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5928377A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60207375A (ja) * | 1984-03-30 | 1985-10-18 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH0611051B2 (ja) * | 1984-06-14 | 1994-02-09 | 三菱電機株式会社 | 半導体装置の製造方法 |
| US5281283A (en) * | 1987-03-26 | 1994-01-25 | Canon Kabushiki Kaisha | Group III-V compound crystal article using selective epitaxial growth |
-
1982
- 1982-08-09 JP JP14040182A patent/JPS5928377A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5928377A (ja) | 1984-02-15 |
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