JPS5928377A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は半導体装置の製造方法に係り、特にバイボー
ジ形半導体集積回路装置（以下「ＢＩＰ・ＩＣ」という
。）におけるトランジスタの電極引き出し部の形成方法
の改良に関するものである。

一般に、ＢＩＰ−工ＯＫおけるトランジスタは、ｐｎ接
合分離、選択酸技術を用いた酸化膜分離、または三重拡
散を用いる方法などによって電気的に独立した島内に形
成される。ここでは酸化膜分離法によってｎｐｎ　）ラ
ンジスタを形成する方法について述べる。勿論、これ以
外の上記各種分離法を用いる場合、さらにはｐｎｐ　ｌ
”ランジスタについても適用できるものである。

第１図（ａ）〜（ｅ）は従来の製造方法の主要工程段階
ついて従来の方法を簡単に説明−」゛る。低不純物濃度
のｐ形（ｐ−形）シリコン基板（１）にコレクタ埋込層
となる高不純物濃度のｎ形（ｎ＋Ｊ杉）Ｊバ（２）を選
択的に形成した後、それらの上にｎ−形エピタキシャル
層（３）を成長させる〔第１図（ａ）〕。次に、下ｇｉ
、酸化膜（１０１）の上に形成した窒化膜（２ｏ１）を
マスクとして選択酸化を施して厚い分離酸化膜（１０２
）を形成するが、このときこの分離酸化膜（１０２）の
下にはチャネルカット用のｐ形層（４）が同時に形成さ
れる〔第１図（ｂ）〕。次に、上述の選択酸化用のマス
クとして用いた窒化膜（２０１）を下敷酸化Ｂか（１０
１）とともに除去して、あらためてイオン注入保ｔｔＪ
用の酸化膜（１０３）を形成し、ホトレジスト膜（この
段階でのホトレジスト膜は図示せず）をマスクとして外
部ベース層となるｐ＋形層（５）を、更に、上記ホトレ
ジスト膜を除去し、あらためてホトレジスト膜（：５０
１）を形成し、これをマスクとして活性ベース層となる
ｐ形層（６）をイオン注入法によって形成する〔第１図
（Ｑ）〕。つづいて、ホトレジスト膜（：５Ｏ１）を除
去し、一般にホスシリケートガラス（ＰＳＧ　）からな
るパッシベーション膜（４０１）を被着させ、ベースイ
オン注入＃　（５）　、　（６）のアニールとＰＳＧ膜
（４０１）の焼しめとをかねた熱処理を行なって、中間
段階の外部ベース層（５１，）および活性ベース層（６
１）とした後、ＰＳＧ膜（４０１）に所要の開ｌコ（７
０）および（８０）を形成して、イオン注入法によって
エミツタ層となるべきｎ＋形層（７）およびコレクタ電
極取り出し層となるべきｎ＋形層（８）を形成する〔第
１図（ｄ）〕。その後、各イオン注入層をアニールして
、外部ベース層（５２）および活性ベース層（６２）を
完成させるとともにエミツタ層（７１）およびコレクタ
電極取り出し層（８１）を形成した後に、ペース電極取
り出し用の開口（７）を形成し、各開口部（ト）、　（
７０）および（８０）に電極の突き抜は防止用の金属シ
リサイド〔白金シリサイド（ｐｔ−ｓｘ）、パラジウム
シリザイド（ｐａ−８ｉ）など〕膜（５０１）を形成し
た上で、アルミニウム（ｈｅ）のような低抵抗金属によ
ってベース電極配線（９）、エミッタ電極配線００およ
びコレクタ電極配線ａηを形成する。

第２図はこの従来方法で製造されたｌ・ランジスタの平
面パターン図である。ところで、トランジスタの周波数
特性はベース・コレクタ容ｌ＾およびベース抵抗などに
依存し、周波数特性の向上にｅまこれらを小さくする必
要がある。上記４？（造ではペース抵抗を低下するため
にｐ＋形外部ベース層（５２）を設けたのであるが、こ
れはベース・コレクタ容量の増大を招くという欠点があ
る。また、ペース抵抗はエミツタ層（７１）とベース？
Ｋ１１ｌｉ＜開口（社）との距離Ｄ１にも依存し、従来
のものでけぺ」゛スフ１［配線（９）とエミッタ電極配
線００との間隔と各電極配線（９）。

ａＯの各開口（ト）、（７ｏ）からのはみ出ｌ−分との
谷計距離となっており、ホトエツチングの精度を向上し
て電極配線間隔を小さくしても、上ｌ！８はみ出し分は
どうしても残る。

この発明は以上のような点に鑑みてなされたもので、ベ
ース電極をポリシリコン膜と金属シリ”す゛イド膜との
重畳層を介して活性ベース領域から直接取り出すように
することによって、エミツタ層とベース電極開口との距
離の中に両電極配線の各開口からのはみ出し分を組み入
れる要がなく、上記距離を短縮でき、しかも高不純物濃
度の外部ベース層を用いずにベース・コレクタ容量：の
増大の生じない半導体装置の製造方法を提供することを
目的としている。

第５図（ａ）〜（ｇ）はとの発明の一実施例になる製造
方法の主要工程段階における状態を示す断面図で、第１
図の従来例と同等部分は同一符号で示す。′−１ず、第
１図（ｂ）に示す状態までは従来と同様に、ｐ−形シリ
コン基板（１）にｎ＋形コレクタ埋込層（２）　、　ｎ
−形エピタキシャル層（３）、チャネルカット用ｐ形層
（４）および分離用酸化膜（１０２）を形成した後、第
１図（ｂ）における窒化膜（２０１）および下敷酸化膜
（１０１）を除去し、あらためてイオン注入保護用の酸
化膜（１０３）を形成し、図示しないホトレジストマス
クを介して活性ベース層となるｐ形層（６）をイオン注
入法によって形成し、ベース電極開口となるべき領域近
傍の上記酸化膜（１０３）を除去し、その除去部分を含
めて全上面にポリシリコン膜（６０１）を被着させる〔
第３図（ａ）〕。次に、ポリシリコン膜（６０１）の表
面にｐ形不純物を全面に導入してから、シンタリングを
行なうことによってｐ形層（６）を中間段階の活性ベー
ス領域（６１）とした後、ポリシリコン膜（６０１）を
選択エツチング除去し、この際酸化膜（１０３）をも一
時除去した後、改めて、酸化膜（１０３）があった位置
に酸化膜（１０５）、残されたポリシリコン膜（（５０
１）の上に酸＋１７ 化膜（１０６）を形成し、更に全上潰にＰＳＧ膜（４０
１）を形成する〔第３図（ｂ）〕。次にホトレジストマ
スクＱｚ）２）を用いた選択エツチングによって、ポリ
シリコン膜（６０１）の上、ベース電極取り出ｌ〜領域
、エミツタ層およびコレクタ電極取り出し層となるべき
領域、並びに分離酸化膜（１０２）の上の酸化膜（１０
５）、　（１０６）及びＰＳＧ膜（４０１）を除去する
〔第３図（ｃ）〕。次に、新しいホトレジスト膜（３０
３）でベース？ｔＴ、極部を覆い、ｎ形不純物を高濃度
にイオン注入してエミッタ層次にｐｔ、　ｐｄ、　Ｔ１
．Ｗ、　ＭＯなどのシリコンとの間に金属シリザイドを
形成する金属層（’＋ｙｏｏ）を全上面に蒸着またはス
パッタリングによって形成した後、シンタリングを行な
って金属シリサイド膜（５０１）をシリコン基体の露出
面及びポリシリコン膜（６０１）表面の上に形成すると
ともに、活性ベース［６２）、エミツタ層（７１）およ
びコレクタ電極取り出し層（８１）を完成する〔第５図
（ｅ）〕。次に、金属シリサイド膜（５０１）を残して
金属層（５００）をエツチング除去したのち、窒化膜（
２０２）を被着させ、更にその上に各°電極のためのコ
ンタクト孔形成用のホトレジストマスク（３０４）を形
成する〔第３図（ｆ）〕。そして、窒化膜（２０２）に
選択エツチングを施してペース電極用コンタクト孔…、
エミッタｘｉ用コンタクト孔（７ｏ）およびコレクタ電
極用コンタクト孔（８０）を形成した後、例えば、’に
’ｌなどの低抵抗金属によってベースは極配線（９）、
エミッタ電極配線αＯおよびコレクタ電極配線Ｑｌ）を
それぞれ形成する〔第３図（ｇ）〕。

第４図はこのようにして製造されたトランジスタの平面
パターン図で、図に示すように、エミツタ層（７１）と
ベース電極（９）につながっているポリシリコン膜（６
０１）および金属シリサイド膜（５０１）との距離Ｄ２
はマスク寸法によって本質的にき−まり、従来の場合の
ように電極配線のはみ出し分が含まれないので、従来の
第２図に示した距離Ｄ１に比して小さくできる。ベース
抵抗はその分だけ小さくなるのみでなく、従来のｐ＋形
外部ベース層（５２）（数−１，０，／口〜１００Ω／
口）の代りに低比抵抗の金属シリケイトｌｌＸ６０］）
（数Ω／口〜数＋Ω／口）を用いたので小さくなる。更
に、ｐ＋形外部ペース層（５２）を用いず、ベース層（
６２）自体若干小さくなっているので、ベース・コレク
タ容量も小さくなり、トランジスタの周波数特性は改良
される。

なお、コレクタ・ベース及びベース−エミッタ接合のウ
ェハ表面での端部はＰＳＧ膜（４０１）で保獲されてお
り、更に、コンタクト孔形成時の被膜として窒化膜（２
０２）を用いたのは、開口として（」２酸化膜（１０５
）　、　ｐｓａ膜（４０１）の開口を用いるためで、従
って、以上詳述したようにこの発明によれば、ベース釦
形成したので、ベース電極取り出し領域とエミツタ層と
の距離を小さくしベース抵抗を小？Σ〈でき、高不純物
濃度の外部ベース層を設けないので、ベース・コレクタ
間客用を小さくでき、周波数特性の良好なトランジスタ
が得られる。

【図面の簡単な説明】

第１図（ａ）〜（ｅ）は従来の製造方法の主要工程段階
における状態を示す断面図１．第２図は従来方法で製造
されたトランジスタの平面パターン図、第３図（ａ）〜
（ωはこの発明の一実施例になる製造方法の主要工程段
階における状態を示す断面図、第４図はこの実施例の方
法で製造されたトランジスタの平面パターン図である。 図において、（１）はｐ″′形シリコン基板、（３）は
ｎ−形エピタキシャル層（第１伝導形層）　、（（ｉ）
、　（６１）。 （６２）Ｉｌ−Ｊ：ベース層、（７）、（’７１）はエ
ミツタ層、（８）、　（８１）はコレクタ″ｒＩＬ極取
り出し層、（９）はペース電極、αＯはエミッタＴ！極
、α力はコレクタ電極、（１０２）は分離酸化膜、（１
−０５）　、　（１０６）はシリコン酸化膜、（２０２
）は窒化膜、（３０２）はレジスト膜、（５０１）は金
属シリサイド膜、（６０１）はシリコン膜である。 なお、図中同一符号は同一またけ相当３＜ＩＸ分をｈ２
す。 代理人　葛　野信　−（外１名） 第１図 第１図 第２図 第３図 第３図 特許庁長官殿 ■、事件の表示　　　　特願昭５７−１４０４０１号２
、発明の名称　　　　半導体装置の製造方法３、補正を
する者 事件との関係　　　特許出願人 住　所　　　　　東京都千代田区丸の内二丁目２番３号
名　称（６０１）　　　三菱電機株式会社代表者片山仁
八部 ４、代理人 住　所　　　　　東京都千代田区丸の内二丁目２番３号
明細書の発明の詳細な説明の櫃および図面の第３図（ｂ
） ６、補正の内容 ｆｉｌ　　明細書の第６頁第２０行に「要がなく」とあ
るのを「必要がなく」と訂正する。 （２）　　同、第８頁第３〜４行に「この際−一一改め
て、」とあるのを「改めて酸化を行なって、」と訂正す
る。 （３）　　図面の第３図（ｂ）を添付図のとおりに訂正
する０ ７、添付書類の目録 訂正後の第３図（１，）を示す図面　　　　　　１通以
上

Claims (1)

1. 【特許請求の範囲】 コレクタ領域を構成すべき第１伝導形層を形成すってシ
   リコン膜を形成する第３の工程、上゛記ベース層上を含
   む上記第１伝導形層の表面上および上記シリコン膜の上
   にシリコン酸化膜を形成する第４の工程、上記シリコン
   酸化膜に選択エツチングを施してコレクタ電極取り出し
   層を形成すべき部分およびエミツタ層を形成すべき部分
   の上、ペース電極数シ出し領域、並びに上記シリコン膜
   の上の上記シリコン酸化膜を除去する第５の工程、上記
   ベース電極数り出し領域と上記シリコン膜との上をレジ
   スト膜で覆うたのち上記コレクタ電極取り出し層を形成
   すべき部分および上記エミツタ層を形成すべき部分に第
   １伝導形の不純物を高濃度にイオン注入し上記レジスト
   膜を除去後アニーリングを施してエミツタ層およびコレ
   クタ電極取り出し層を形成する第６の工程、上記ベース
   ７Ｉ極取り出し領域、エミツタ層の上、コレクタ７１Ｌ
   １瓶取り出し層の上および上記シリコン膜の上に金属シ
   リ工程を経た領域上知窒化膜を形成しそれぞれこの窒化
   膜に設けた開孔を通して上記シリ＝ｌン膜上位置にベー
   ス電極、エミッタ層上位置にエミッタ電極およびコレク
   タ電極取り出しＩＮ　１位置にコレクタ電極を形成する
   第８の工程を備えたことを特徴とする半導体装置の製造
   方法。 （２）　　シリコン膜に多結晶シリコン膜を用い、第３
   の工程では多結晶シリコン〃々を全上面に形成しの上に
   わたって残すことを特徴とする特許請求の範囲第１項記
   載の半導体装置の製造方法。 （３）＠８の工程におけるエミッタ電極およびコレクタ
   電極形成のための窒化膜の開孔はそれぞれ当該部位にお
   けるシリコン酸化膜の開孔よシ大きくすることを特徴と
   する特許請求の範囲第１項または第２項記載の半導体装
   置の製造方法。