JPS612363A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS612363A JPS612363A JP12414684A JP12414684A JPS612363A JP S612363 A JPS612363 A JP S612363A JP 12414684 A JP12414684 A JP 12414684A JP 12414684 A JP12414684 A JP 12414684A JP S612363 A JPS612363 A JP S612363A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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- H01L29/42304—Base electrodes for bipolar transistors
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の技術分野]
この発明は牛導体!!装置の製造方法に係り、特に、バ
イポーラ形半導体集積回路装置(以下rBIP・ICJ
という。)におけるトランジスタの電極引出部の形成方
法の改良に関するものである。
イポーラ形半導体集積回路装置(以下rBIP・ICJ
という。)におけるトランジスタの電極引出部の形成方
法の改良に関するものである。
[従来技術]
一般に、BTP−ICにおけるトランジスタは、pnn
接合分離1択択酸化技術用いた酸化膜分離。
接合分離1択択酸化技術用いた酸化膜分離。
または3重拡散を用いる方法などによって電気的に独立
した島内に形成される。ここでは酸化膜分離法によって
npn トランジスタを形成する方法について述べる。
した島内に形成される。ここでは酸化膜分離法によって
npn トランジスタを形成する方法について述べる。
もちろん、これ以外の上記各種分離法を用いる場合、さ
らにはpnp i−ランジスタについても適用できるも
のである。
らにはpnp i−ランジスタについても適用できるも
のである。
第1図(a )〜(e)は従来の製造方法の主要工程段
階における状態を示す断面図である。以下この図につい
て従来の方法を簡単に説明する。低不純物濃度のp形(
p−形)シリコン基板1にコレクタ埋込み層となる^不
純物濃度のn形(n+形)層2を選択的に形成した後、
それらの上にn−彩エビタキシャル層3を成長させる[
第1図<a>1゜次に、下!酸化膜101の上に形成し
た窒化膜201をマスクとして選択酸化を施して厚い分
離酸化膜102を形成するが、このとぎこの分離酸化膜
102の下にはチャンネルカット用のp形層4が同時に
形成される[第1図(b)]。
階における状態を示す断面図である。以下この図につい
て従来の方法を簡単に説明する。低不純物濃度のp形(
p−形)シリコン基板1にコレクタ埋込み層となる^不
純物濃度のn形(n+形)層2を選択的に形成した後、
それらの上にn−彩エビタキシャル層3を成長させる[
第1図<a>1゜次に、下!酸化膜101の上に形成し
た窒化膜201をマスクとして選択酸化を施して厚い分
離酸化膜102を形成するが、このとぎこの分離酸化膜
102の下にはチャンネルカット用のp形層4が同時に
形成される[第1図(b)]。
次に、上述の選択酸化用のマスクとして用いた窒化膜2
01を下敷酸化膜101とともに除去して、改めてイオ
ン注入保護用の酸化膜103を形成し、フォトレジスト
膜(この段階でのフォトレジスト膜は図示せず)をマス
クとして、外部ベース層となるp+形層5を、さらに、
上記フォトレジスト膜を除去し、改めてフォトレジスト
I!1301を形成し、これをマスクとして活性ベース
層となるp形層6をイオン注入法によって形成するし第
1図(C)]。続いて、フォトレジスト膜301を除去
し、一般にホスシリケートガラス(PSG)からなるパ
ッシベーション膜401を被着させ、ベースイオン注入
層5.6のアニールとPSG膜401の焼き締めとを兼
ねた熱処理を行なって、中間段階の外部ベース層51お
よび活性ベース層61とした後、PSG膜401に所要
の開孔70および80を形成して、イオン注入法によっ
てエミッタ層となるべきn+形層7およびコレクタ電極
取出層となるべき0+形層8を形成する[第1図(d)
]。その後、各イオン注入層をアニールして、外部ベー
ス層52および活性ベース層62を完成させるとともに
エミッタ層71およびコレクタ電極取出層81を形成し
た後に、ベース電極取出用の開孔50を形成し、各開孔
部50.70および80に電極の突扱は防止用の金属シ
リサイド[白金シリサイド(Pt −8i ) 、パラ
ジウムシリサイド(Pd −8+ )など]膜501を
形成した上で、アルミニウム(AfL>のような低抵抗
金属によってベース電極配線9.エミッタ電極配線10
およびコレクタ電極配線11を形成する[第1図(e)
]。
01を下敷酸化膜101とともに除去して、改めてイオ
ン注入保護用の酸化膜103を形成し、フォトレジスト
膜(この段階でのフォトレジスト膜は図示せず)をマス
クとして、外部ベース層となるp+形層5を、さらに、
上記フォトレジスト膜を除去し、改めてフォトレジスト
I!1301を形成し、これをマスクとして活性ベース
層となるp形層6をイオン注入法によって形成するし第
1図(C)]。続いて、フォトレジスト膜301を除去
し、一般にホスシリケートガラス(PSG)からなるパ
ッシベーション膜401を被着させ、ベースイオン注入
層5.6のアニールとPSG膜401の焼き締めとを兼
ねた熱処理を行なって、中間段階の外部ベース層51お
よび活性ベース層61とした後、PSG膜401に所要
の開孔70および80を形成して、イオン注入法によっ
てエミッタ層となるべきn+形層7およびコレクタ電極
取出層となるべき0+形層8を形成する[第1図(d)
]。その後、各イオン注入層をアニールして、外部ベー
ス層52および活性ベース層62を完成させるとともに
エミッタ層71およびコレクタ電極取出層81を形成し
た後に、ベース電極取出用の開孔50を形成し、各開孔
部50.70および80に電極の突扱は防止用の金属シ
リサイド[白金シリサイド(Pt −8i ) 、パラ
ジウムシリサイド(Pd −8+ )など]膜501を
形成した上で、アルミニウム(AfL>のような低抵抗
金属によってベース電極配線9.エミッタ電極配線10
およびコレクタ電極配線11を形成する[第1図(e)
]。
第2図はこの従来方法で製造されたトランジスタの平面
パターン図である。第2図(a)は第1図(e)に相当
するシングル・ベース構造で、第2図(b)はダブル・
ベース構造どなっている。
パターン図である。第2図(a)は第1図(e)に相当
するシングル・ベース構造で、第2図(b)はダブル・
ベース構造どなっている。
ところで、トランジスタの周波数特性はベース・コレク
タ容量およびベース抵抗などに依存し、周波数特性の向
上にはこれらを小さくする必要がある。上記構造では、
ベース抵抗を低下するためにp+形外部ベベーH52を
設けたのであるが、これはベース・コレクタ容量の増大
を招くという欠点がある。また、ベース抵抗はエミッタ
層71とベース電極取出開孔50との距離り、にも依存
し、従来のものではベース電極配線9とエミッタ電極配
線10との間隔と各電極配線9.10の各開孔50.7
0からのはみ出し分との合計距離となっており、フォト
エツチングの精度を向上して電極配線間隔を小さくして
も、上記はみ出し分はどうしても残る。さらに、よく知
られているように、ベース抵抗を低減するために、第2
図(b)に示すようなダブル・ベース構造とすることが
ある。
タ容量およびベース抵抗などに依存し、周波数特性の向
上にはこれらを小さくする必要がある。上記構造では、
ベース抵抗を低下するためにp+形外部ベベーH52を
設けたのであるが、これはベース・コレクタ容量の増大
を招くという欠点がある。また、ベース抵抗はエミッタ
層71とベース電極取出開孔50との距離り、にも依存
し、従来のものではベース電極配線9とエミッタ電極配
線10との間隔と各電極配線9.10の各開孔50.7
0からのはみ出し分との合計距離となっており、フォト
エツチングの精度を向上して電極配線間隔を小さくして
も、上記はみ出し分はどうしても残る。さらに、よく知
られているように、ベース抵抗を低減するために、第2
図(b)に示すようなダブル・ベース構造とすることが
ある。
このとき、第2図(a )のエミッタ長L1に比べ第2
図(b)のエミッタ長L2は、高電流・高周波動作では
エミッタのベース電極に対向したエツジ部しか動かない
と考えられるで少し小さくてよい。しかし、それでもダ
ブル・ベース構造にするとベース面積が大幅に増大する
。さらに、ベース配線領域も増大する。
図(b)のエミッタ長L2は、高電流・高周波動作では
エミッタのベース電極に対向したエツジ部しか動かない
と考えられるで少し小さくてよい。しかし、それでもダ
ブル・ベース構造にするとベース面積が大幅に増大する
。さらに、ベース配線領域も増大する。
[発明の概要]
この発明は以上のような点に鑑みてなされたもので、ベ
ース電極をポリシリコン膜と金属シリサイド膜との重畳
層を介して活性ベース領域から直接取出すようにするこ
とと、エミッタ電極の一部をポリシリコン膜で形成して
このポリシリコン膜をマスクとして上記ベースの金属シ
リサイド膜形成のためのコンタクト開けを行なうことに
よって、エミッタ層とベース電極開孔との距離の中に両
電極配線の各開孔からのはみ出し分を組み入れる要がな
く、上記距離を短縮でき、しかも高不純物濃度の外部ベ
ース層を用いずにベース・コレクタ容量の増大の生じな
い、さらに、ダブル・ベース構造としてもベース面積の
増大を小さくしてベース・コレクタ容量の増大を生じな
い半導体装置の製造方法を提供することを目的としてい
る。
ース電極をポリシリコン膜と金属シリサイド膜との重畳
層を介して活性ベース領域から直接取出すようにするこ
とと、エミッタ電極の一部をポリシリコン膜で形成して
このポリシリコン膜をマスクとして上記ベースの金属シ
リサイド膜形成のためのコンタクト開けを行なうことに
よって、エミッタ層とベース電極開孔との距離の中に両
電極配線の各開孔からのはみ出し分を組み入れる要がな
く、上記距離を短縮でき、しかも高不純物濃度の外部ベ
ース層を用いずにベース・コレクタ容量の増大の生じな
い、さらに、ダブル・ベース構造としてもベース面積の
増大を小さくしてベース・コレクタ容量の増大を生じな
い半導体装置の製造方法を提供することを目的としてい
る。
[発明の実施例]
第3図(a )〜(Ω)はこの発明の一実施例による製
造方法の主要工程段階における状態を示す断面図で、第
1図の従来例と同等部分は同一符号で示す。まず、第1
図(b)に示す状態までは従来と同様に、p−形シリコ
ン基板1にn+形コレクタ埋込み層2.n−形エピタキ
シャルii3.チャンネルカット用p形114および分
離用酸化膜102を形成した後、第1図(b)における
窒化膜201および下敷酸化5101を除去し、改めて
イオン注入保護用の酸化膜103を形成し、図示しない
フォトレジストマスクを介して活性ベース層となるp形
層6をイオン注入法によって形成し、ベース電極開孔と
なるべき領域近傍の上記酸化膜103を除去し、冬の除
去部分を含めて全上面にポリシリコン51601を被着
させる[第3図(a )]。次に、ポリシリコン膜60
1の表面にp形不純物を全面に導入してから、シンタリ
ングを行なうことによってp形層6を中間段階の活性ベ
ース領域61とした俊、ポリシリコン膜601を選択エ
ツチング除去し、改めて酸化を行なって酸化膜103が
あった位置に酸化l11105.残されたポリシリコン
膜601の上に酸化膜106を形成し、さらに全上面に
PSGIIII401を形成する(第3図(b)]。次
に、フォトレジストマスク(図示せず)を用いた選択エ
ツチングによって、エミッタ層およびコレクタ電極取出
層となるべき領域の酸化11J105e、1PsGII
I401 ヲli&去L、ポリシリコン膜602を被着
させて、このポリシリコン膜にn形不純物を高濃度にイ
オン注入した後ドライブを行ない該ポリシリコン膜から
拡散させてエミッタ層となるべきn+形層71およびコ
レクタ電極取出層となるべきn+形層81を形成1−る
[第3図(C)]。次に、上記拡散源となったポリシリ
コン膜部分602.603のみを残すように選択エツチ
ングした後、レジヌト膜302をマスクとしてベース・
コンタクトの窓開けを行なう[第3図(d)]。このと
き、レジヌト膜302は上記エミッタ層形成のポリシリ
コンII 602の内部になるようにして、上記ポリシ
リコン膜を一部マスクとしてベース・コンタクトとそれ
に続くポリシリコン膜601上の酸化膜106.PSG
Wi401をエツチング除去している。低温く800℃
〜900℃程度)での酸化を行なってn+層のポリシリ
コン膜602.603上に厚い酸化I110Bを、また
ply!のシリコン基板62と04層のポリシリコン膜
上に解い酸化膜107を形成するr第3図(e)]。こ
れはよく知られたように、n十不純物の燐や砒素が高濃
度に入ったシリコンおよびポリシリコンでは低温はど増
速酸化が行なわれることを使用している。次に、酸化膜
107のみをウォッシュアウトしてPt 、 Pd 、
Ti 、 l/V、 MOなどのシリコンおよびポリ
シリコン膜との間に金属シリサイドを形成する金属層(
図示せず)を全上面に蒸着またはスパッタリングによっ
て形成した後、シンタリングを行なって金属シリサイド
膜501.’502をシリコン基体の露出面およびポリ
シリコン膜601表面の上に形成してから金属シリサイ
ド膜を残して金属層を王水などでエツチング除去するL
第3図(fン]。次に、パッシベーション用窒化膜20
2(酸化膜でもよい)を被着させた後にこの窒化11M
202および酸化膜108に選択エツチングを施してベ
ース電極用コンタクト孔50.エミッタ電極用コンタク
ト孔70およびコレクタ電極用コンタクト孔80を形成
した後、たとえばAAなどの低抵抗金属によってベース
電極配線9.エミッタ電極配置10およびコレクタ電極
配線11をそれぞれ形成する[第3図(g)コ。
造方法の主要工程段階における状態を示す断面図で、第
1図の従来例と同等部分は同一符号で示す。まず、第1
図(b)に示す状態までは従来と同様に、p−形シリコ
ン基板1にn+形コレクタ埋込み層2.n−形エピタキ
シャルii3.チャンネルカット用p形114および分
離用酸化膜102を形成した後、第1図(b)における
窒化膜201および下敷酸化5101を除去し、改めて
イオン注入保護用の酸化膜103を形成し、図示しない
フォトレジストマスクを介して活性ベース層となるp形
層6をイオン注入法によって形成し、ベース電極開孔と
なるべき領域近傍の上記酸化膜103を除去し、冬の除
去部分を含めて全上面にポリシリコン51601を被着
させる[第3図(a )]。次に、ポリシリコン膜60
1の表面にp形不純物を全面に導入してから、シンタリ
ングを行なうことによってp形層6を中間段階の活性ベ
ース領域61とした俊、ポリシリコン膜601を選択エ
ツチング除去し、改めて酸化を行なって酸化膜103が
あった位置に酸化l11105.残されたポリシリコン
膜601の上に酸化膜106を形成し、さらに全上面に
PSGIIII401を形成する(第3図(b)]。次
に、フォトレジストマスク(図示せず)を用いた選択エ
ツチングによって、エミッタ層およびコレクタ電極取出
層となるべき領域の酸化11J105e、1PsGII
I401 ヲli&去L、ポリシリコン膜602を被着
させて、このポリシリコン膜にn形不純物を高濃度にイ
オン注入した後ドライブを行ない該ポリシリコン膜から
拡散させてエミッタ層となるべきn+形層71およびコ
レクタ電極取出層となるべきn+形層81を形成1−る
[第3図(C)]。次に、上記拡散源となったポリシリ
コン膜部分602.603のみを残すように選択エツチ
ングした後、レジヌト膜302をマスクとしてベース・
コンタクトの窓開けを行なう[第3図(d)]。このと
き、レジヌト膜302は上記エミッタ層形成のポリシリ
コンII 602の内部になるようにして、上記ポリシ
リコン膜を一部マスクとしてベース・コンタクトとそれ
に続くポリシリコン膜601上の酸化膜106.PSG
Wi401をエツチング除去している。低温く800℃
〜900℃程度)での酸化を行なってn+層のポリシリ
コン膜602.603上に厚い酸化I110Bを、また
ply!のシリコン基板62と04層のポリシリコン膜
上に解い酸化膜107を形成するr第3図(e)]。こ
れはよく知られたように、n十不純物の燐や砒素が高濃
度に入ったシリコンおよびポリシリコンでは低温はど増
速酸化が行なわれることを使用している。次に、酸化膜
107のみをウォッシュアウトしてPt 、 Pd 、
Ti 、 l/V、 MOなどのシリコンおよびポリ
シリコン膜との間に金属シリサイドを形成する金属層(
図示せず)を全上面に蒸着またはスパッタリングによっ
て形成した後、シンタリングを行なって金属シリサイド
膜501.’502をシリコン基体の露出面およびポリ
シリコン膜601表面の上に形成してから金属シリサイ
ド膜を残して金属層を王水などでエツチング除去するL
第3図(fン]。次に、パッシベーション用窒化膜20
2(酸化膜でもよい)を被着させた後にこの窒化11M
202および酸化膜108に選択エツチングを施してベ
ース電極用コンタクト孔50.エミッタ電極用コンタク
ト孔70およびコレクタ電極用コンタクト孔80を形成
した後、たとえばAAなどの低抵抗金属によってベース
電極配線9.エミッタ電極配置10およびコレクタ電極
配線11をそれぞれ形成する[第3図(g)コ。
さらに、別の一実施例としてベース電極の一部となるポ
リシリコン膜601の形成に際して、第4図に示すよう
に、第3図(a)での酸化1!11103のエツチング
を過剰に行なうことでシリコン島3の側壁にポリシリコ
ン膜601が接するようになり、第3図(Q>中のポリ
シリコン膜601のベース層62との接面90が小さく
てよくベース面積の縮小が行なえる。酸化膜のエツチン
グはポリシリコン膜601からの拡散層63がベース層
62の深さと同程度となることが耐圧の関係から最もよ
い。またポリシリコン11111801の形成をベース
層62の形成前に行なってベース層の深さの制御と結晶
欠陥防止の向上を行なうことができる。
リシリコン膜601の形成に際して、第4図に示すよう
に、第3図(a)での酸化1!11103のエツチング
を過剰に行なうことでシリコン島3の側壁にポリシリコ
ン膜601が接するようになり、第3図(Q>中のポリ
シリコン膜601のベース層62との接面90が小さく
てよくベース面積の縮小が行なえる。酸化膜のエツチン
グはポリシリコン膜601からの拡散層63がベース層
62の深さと同程度となることが耐圧の関係から最もよ
い。またポリシリコン11111801の形成をベース
層62の形成前に行なってベース層の深さの制御と結晶
欠陥防止の向上を行なうことができる。
第5図(a)はこのようにして製造された従来法の第2
図に対応するトランジスタの平面パターン図で、図に示
すように、エミッタ層71とベース電極9につながって
いるポリシリコンrs601および金属シリサイド膜5
01との距離D2は拡散のための窓開は部(71に相当
)と拡散源となるポリシリコン膜602との重ね合わせ
部分で決まるので、従来の第2図に示した距離り、に比
して小さくできる。ベース抵抗はその分だけ小さくなる
のみでなく、従来のp十形外部ベース層52(数10Ω
/口〜100Ω/口)の代わりに低非抵抗の金属シリサ
イド膜501(数Ω/口〜数10Ω/口)を用いたので
小さくなる。さらに、p1形外部ベース層52を用いず
、ベース層62自体若干小さくなっているので、ベース
・フレフタ容量も小さくなり、トランジスタの周波数特
性は改良される。しかしながら、第6図(a)で示すよ
うに、ベース電極となるポリシリコン膜601は分離エ
ツジに合わせ(図中矢印A)、エミッタ・コクタクトも
分離エツジに合わせ(図中矢印B)で、エミッタのポリ
シリコン膜602はコンタクトに合わせ(図中矢印C)
るために、ポリシリコン膜間隔D(第5図(a)のD2
)は写真製版の重ね合わせ精度によって決まり、最悪の
第6図(b)、(C)の場合のようにポリシリコン膜間
隔りがOから正常なときの3倍にも大きく変化する。そ
こで、第5図(b)のようにダブル構造とすることによ
って、第7図のように写真製版が最悪になってもベース
電極−エミッタ拡散の距離D2は設計通りとなる。さら
に、従来のダブル・ベース構造と異なって、第5図(b
)に示すように両側のベース電極となるポリシリコン膜
を分離上にわたって形成してベース面積を縮小したので
、コレクタ電極601はベース・エミッタに対向した位
置に形成されている。なお、両側のベース電極のポリシ
リコン膜をAm配線で接続したが、シリサイドで低抵抗
にされたポリシリコン膜で直接接続してからAm電極配
線をしてももちろん同様の性能が得られる。
図に対応するトランジスタの平面パターン図で、図に示
すように、エミッタ層71とベース電極9につながって
いるポリシリコンrs601および金属シリサイド膜5
01との距離D2は拡散のための窓開は部(71に相当
)と拡散源となるポリシリコン膜602との重ね合わせ
部分で決まるので、従来の第2図に示した距離り、に比
して小さくできる。ベース抵抗はその分だけ小さくなる
のみでなく、従来のp十形外部ベース層52(数10Ω
/口〜100Ω/口)の代わりに低非抵抗の金属シリサ
イド膜501(数Ω/口〜数10Ω/口)を用いたので
小さくなる。さらに、p1形外部ベース層52を用いず
、ベース層62自体若干小さくなっているので、ベース
・フレフタ容量も小さくなり、トランジスタの周波数特
性は改良される。しかしながら、第6図(a)で示すよ
うに、ベース電極となるポリシリコン膜601は分離エ
ツジに合わせ(図中矢印A)、エミッタ・コクタクトも
分離エツジに合わせ(図中矢印B)で、エミッタのポリ
シリコン膜602はコンタクトに合わせ(図中矢印C)
るために、ポリシリコン膜間隔D(第5図(a)のD2
)は写真製版の重ね合わせ精度によって決まり、最悪の
第6図(b)、(C)の場合のようにポリシリコン膜間
隔りがOから正常なときの3倍にも大きく変化する。そ
こで、第5図(b)のようにダブル構造とすることによ
って、第7図のように写真製版が最悪になってもベース
電極−エミッタ拡散の距離D2は設計通りとなる。さら
に、従来のダブル・ベース構造と異なって、第5図(b
)に示すように両側のベース電極となるポリシリコン膜
を分離上にわたって形成してベース面積を縮小したので
、コレクタ電極601はベース・エミッタに対向した位
置に形成されている。なお、両側のベース電極のポリシ
リコン膜をAm配線で接続したが、シリサイドで低抵抗
にされたポリシリコン膜で直接接続してからAm電極配
線をしてももちろん同様の性能が得られる。
[発明の効果]
以上説明したように、この発明のよれば、エミッタの両
側にベース電極をポリシリコン膜と金属シリサイド膜と
の二重層で引出ベース層に隣接する分離酸化膜上に形成
し、エミッタ電極の一部をポリシリコン膜で形成してこ
のポリシリコン膜をマスクとして上記ベースの金属シリ
サイド膜形成のためのベース・コンタクト開けを行なっ
たので、ベース電極取出領域とエミッタ層との距離を小
さくしベース抵抗を小さくできる。また、高不純物濃度
の外部ベース層を設けないので、ベース・コレクタ間容
量を小さくでき、周波数特性の良好なトランジスタが得
られるなどの効果がある。
側にベース電極をポリシリコン膜と金属シリサイド膜と
の二重層で引出ベース層に隣接する分離酸化膜上に形成
し、エミッタ電極の一部をポリシリコン膜で形成してこ
のポリシリコン膜をマスクとして上記ベースの金属シリ
サイド膜形成のためのベース・コンタクト開けを行なっ
たので、ベース電極取出領域とエミッタ層との距離を小
さくしベース抵抗を小さくできる。また、高不純物濃度
の外部ベース層を設けないので、ベース・コレクタ間容
量を小さくでき、周波数特性の良好なトランジスタが得
られるなどの効果がある。
第1図(a)〜(e)は従来の製造方法の主要工程段階
における状態を示す断面図、第2図は従来方法で製造さ
れたトランジスタの平面パターン図、第3図(a)〜(
g)は本発明の一実施例になる製造方法の主要工程段階
における状態を示す断面図、第4図は本発明の別の実施
例になる製造方法の主要工程での断面図、第5図はこの
実施例の方法で製造されたトランジスタの平面パターン
図、第6図および第7図は写真製版の重ね合わせ精度に
よるD2の変動を示す断面図である。 図において、1はp−形シリコン基板、3はn−形エピ
タキシャル層(第1伝導形層)、6.61.62はベー
ス層、7.71はエミッタ層、8゜81はコレクタ電極
取出層、9はベース電極、1Oはエミッタ電極、11は
コレクタ電極、102は分離酸化膜、101,105,
106,107゜108はシリコン酸化膜、201.2
02は窒化膜、302はレジスト膜、401はPSG膜
(絶縁膜)、600,601.602はシリコン膜、5
00.501は金属シリサイド膜である。 代 理 人 大 岩 増 雄第1
図 萬1 図 3′2 萬2M 萬3図 Arf) 萬3図 菖3図 第4図 第5図 第6図 第r7図 手続補正書(自発)
における状態を示す断面図、第2図は従来方法で製造さ
れたトランジスタの平面パターン図、第3図(a)〜(
g)は本発明の一実施例になる製造方法の主要工程段階
における状態を示す断面図、第4図は本発明の別の実施
例になる製造方法の主要工程での断面図、第5図はこの
実施例の方法で製造されたトランジスタの平面パターン
図、第6図および第7図は写真製版の重ね合わせ精度に
よるD2の変動を示す断面図である。 図において、1はp−形シリコン基板、3はn−形エピ
タキシャル層(第1伝導形層)、6.61.62はベー
ス層、7.71はエミッタ層、8゜81はコレクタ電極
取出層、9はベース電極、1Oはエミッタ電極、11は
コレクタ電極、102は分離酸化膜、101,105,
106,107゜108はシリコン酸化膜、201.2
02は窒化膜、302はレジスト膜、401はPSG膜
(絶縁膜)、600,601.602はシリコン膜、5
00.501は金属シリサイド膜である。 代 理 人 大 岩 増 雄第1
図 萬1 図 3′2 萬2M 萬3図 Arf) 萬3図 菖3図 第4図 第5図 第6図 第r7図 手続補正書(自発)
Claims (2)
- (1)半導体基体の表面部に分離領域に囲まれコレクタ
領域を構成すべき第1伝導形層を形成する第1の工程、
この第1伝導形層の表面部の一部に第2伝導形のベース
層を形成する第2の工程、上記ベース層上のエミッタ層
が形成される部分の両側の一部からこれに接する上記分
離領域の上にわたってシリコン膜を形成する第3の工程
、上記ベース層上を含む上記第1伝導形層の表面上およ
び上記シリコン膜の上にシリコン酸化膜を形成する第4
の工程、上記シリコン酸化膜に選択エッチングを施して
コレクタ電極取出層を形成すべき部分およびエミッタ層
を形成すべき部分の上の上記シリコン酸化膜を除去する
第5の工程、この工程後シリコン膜を形成し第1伝導形
の不純物を高濃度に導入した後、アニーリングを施して
上記コレクタ電極取出層を形成すべき部分および上記エ
ミッタ層を形成すべき部分に第1伝導形の不純物をシリ
コン膜から基板ベース層内に拡散させてエミッタ層およ
びコレクタ電極取出層を形成する第6の工程、上記シリ
コン膜がエミッタ層およびコレクタ電極取出層を覆い隠
す部分を除いて選択的に除去する第7の工程、上記シリ
コン膜の一部を含めて選択的に上記ベース層上およびシ
リコン膜上の酸化膜を除去する第8の工程、第1伝導形
の不純物が高濃度に導入された少なくともエミッタ層上
のシリコン膜上に厚い酸化膜をおよび第8の工程で露に
されたベース電極形成部上に薄い酸化膜を比較的低温で
酸化することによつて形成する第9の工程、第9の工程
で形成されたベース電極形成部上の薄い酸化膜のウォッ
シュアウトする第10の工程、上記ベース電極取出領域
および上記ベース層上のシリコン膜の上に金属シリサイ
ド膜を形成する第11の工程、ならびに上記分離領域の
上および上記分離領域で囲まれ上記各工程を経た領域上
に保護膜を形成しそれぞれこの保護膜に設けた開孔を通
して上記シリコン膜上位置にベース電極、エミッタ層上
位置にエミッタ電極およびコレクタ電極取出層上位置に
コレクタ電極を形成する第12の工程を備えたことを特
徴とする半導体装置の製造方法。 - (2)シリコン膜に多結晶シリコン膜を用い、第3の工
程では、多結晶シリコン膜を全上面に形成し第2伝導形
の不純物を導入後パターニングを施してベース層上の一
部からこれに接する分離領域の上にわたって残すことを
特徴とする特許請求の範囲第1項記載の半導体装置の製
造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59124146A JPH0611051B2 (ja) | 1984-06-14 | 1984-06-14 | 半導体装置の製造方法 |
US06/698,523 US4665424A (en) | 1984-03-30 | 1985-02-05 | Semiconductor device |
GB08508243A GB2157079B (en) | 1984-03-30 | 1985-03-29 | Electrode arrangement for semiconductor devices |
US06/940,607 US4709469A (en) | 1984-03-30 | 1986-12-11 | Method of making a bipolar transistor with polycrystalline contacts |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59124146A JPH0611051B2 (ja) | 1984-06-14 | 1984-06-14 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS612363A true JPS612363A (ja) | 1986-01-08 |
JPH0611051B2 JPH0611051B2 (ja) | 1994-02-09 |
Family
ID=14878068
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59124146A Expired - Lifetime JPH0611051B2 (ja) | 1984-03-30 | 1984-06-14 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0611051B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63236347A (ja) * | 1987-03-24 | 1988-10-03 | Nec Corp | 半導体装置の製造方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5663821A (en) * | 1979-10-31 | 1981-05-30 | Toko Inc | Manufacture of zinc oxide film |
JPS58176970A (ja) * | 1982-04-09 | 1983-10-17 | Toshiba Corp | 半導体装置の製造方法 |
JPS5928378A (ja) * | 1982-08-09 | 1984-02-15 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
JPS5928377A (ja) * | 1982-08-09 | 1984-02-15 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1984
- 1984-06-14 JP JP59124146A patent/JPH0611051B2/ja not_active Expired - Lifetime
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5663821A (en) * | 1979-10-31 | 1981-05-30 | Toko Inc | Manufacture of zinc oxide film |
JPS58176970A (ja) * | 1982-04-09 | 1983-10-17 | Toshiba Corp | 半導体装置の製造方法 |
JPS5928378A (ja) * | 1982-08-09 | 1984-02-15 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
JPS5928377A (ja) * | 1982-08-09 | 1984-02-15 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63236347A (ja) * | 1987-03-24 | 1988-10-03 | Nec Corp | 半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JPH0611051B2 (ja) | 1994-02-09 |
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