JPS5968963A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS5968963A JPS5968963A JP18100182A JP18100182A JPS5968963A JP S5968963 A JPS5968963 A JP S5968963A JP 18100182 A JP18100182 A JP 18100182A JP 18100182 A JP18100182 A JP 18100182A JP S5968963 A JPS5968963 A JP S5968963A
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- H01L27/0755—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
- H01L27/0761—Vertical bipolar transistor in combination with diodes only
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体装置及びその製造方法に係り。
特にバイポーラ形半導体集積回路装置（以下「ＢＩＰ・
ＩＣＪという。）におけるトランジスタ、さらに詳しく
はショットキ・バリア・ダイオード（以下ＳＢＤという
）でクランプされたトランジスタ及びその電極引き出し
部の形成方法の改良に関するものである。
ＩＣＪという。）におけるトランジスタ、さらに詳しく
はショットキ・バリア・ダイオード（以下ＳＢＤという
）でクランプされたトランジスタ及びその電極引き出し
部の形成方法の改良に関するものである。
一般に、 ＢＩＰ−ＩＣにおけるトランジスタは、 ｐ
ｎｎ接合分離１択択酸化技術用いた酸化膜分離、または
三重拡散を用いる方法などによって電気的に独立した島
内に形成される、ものであり、ここでは酸化膜分離法に
よってｎｐｎ トランジスタを形成する方法について述
べる。勿論、これ以外の上記各種分離法を用いる場合、
さらにはｐｎｐ トランジスタについても適用できるも
のである。
ｎｎ接合分離１択択酸化技術用いた酸化膜分離、または
三重拡散を用いる方法などによって電気的に独立した島
内に形成される、ものであり、ここでは酸化膜分離法に
よってｎｐｎ トランジスタを形成する方法について述
べる。勿論、これ以外の上記各種分離法を用いる場合、
さらにはｐｎｐ トランジスタについても適用できるも
のである。
一方、 ＢＩＰ；ＩＣにおけるトランジスタを用いた高
速ロジック回路においては、トランジスタの飽和を低減
するために、第１図に示すようにコレクタＣ・パー１８
間に５ＢＤ（２）をクランプしたトランジスタ（１）が
用いられ、一般にＳ −’ｎ’Ｌ（Ｓｃｈｏｔｔｋｙ
Ｔｒａｎ−ｓｉｓｔｏｒ Ｔｒａｎｓｉｓｔｏｒ ｌｏ
ｇｉｃ ）やＬＳ −ＴＴＬ （Ｌａｗ ｐｏｗｅｒ
５ＴＴＬ ）のロジックＩＣとして広く使用されている
。
速ロジック回路においては、トランジスタの飽和を低減
するために、第１図に示すようにコレクタＣ・パー１８
間に５ＢＤ（２）をクランプしたトランジスタ（１）が
用いられ、一般にＳ −’ｎ’Ｌ（Ｓｃｈｏｔｔｋｙ
Ｔｒａｎ−ｓｉｓｔｏｒ Ｔｒａｎｓｉｓｔｏｒ ｌｏ
ｇｉｃ ）やＬＳ −ＴＴＬ （Ｌａｗ ｐｏｗｅｒ
５ＴＴＬ ）のロジックＩＣとして広く使用されている
。
この様に５ＢＤ（２）でクランプされたトランジスタ（
１）においては、従来第２図（ａ）〜（ｅ）に示す方法
で製造されていたものであり、以下この図に基づいて従
来の方法を説明する。まず、第２図（ａ）に示すように
、低不純物濃度のｐ形（ｐ″形）シリコン基板０旧こコ
レクタ埋込層となる高不純物濃度のｎ形（ｎ″−形）層
翰を選択的に形成した後、それらの上にロー形エピタキ
シャル層（至）を成長させる。次に、第２図（ｂ）に示
すように下敷酸化膜（１０１）および窒化膜（２０１）
全ｎ−形エビタキシャル眉…上に形成し。
１）においては、従来第２図（ａ）〜（ｅ）に示す方法
で製造されていたものであり、以下この図に基づいて従
来の方法を説明する。まず、第２図（ａ）に示すように
、低不純物濃度のｐ形（ｐ″形）シリコン基板０旧こコ
レクタ埋込層となる高不純物濃度のｎ形（ｎ″−形）層
翰を選択的に形成した後、それらの上にロー形エピタキ
シャル層（至）を成長させる。次に、第２図（ｂ）に示
すように下敷酸化膜（１０１）および窒化膜（２０１）
全ｎ−形エビタキシャル眉…上に形成し。
窒化膜（２０１）のみをパターニングして、この窒化膜
（２０１）をマスクとして選択酸化を施して厚い分離酸
化膜（１０２）を形成するが、このとき、この分離酸化
膜（１０２）の下にはチャネルカット用のｐ形層（４０
）が同時に形成される。次に、第２図（Ｃ）に示すよう
に、上述の選択酸化用のマスクとして用いた窒化膜（２
０１）を下敷酸化膜（ｘｏｉ）とともに除去して、あら
ためてイオン注入保護用の酸化膜（１０８）をｎ−形エ
ピタキシャル層（３０）上に形成し、ホトレジスト膜（
この段階でのホトレジスト膜は図示せず）をマスクとし
て外部ベース層及びＳＢＤのガードリング層となるｐ＋
形層（５０）を、更に、上記ホトレジスト膜を除去し、
あらためてホトレジスト膜（８ｏ１）を形成し、これを
マスクとして活性ベース層となるｐ形層（６のをイオン
注入法によって形成する。つづいて、第８図（ｄ）に示
すようにホトレジスト膜（８０１）を除去し、一般にホ
スシリケートガラス（ＰＳＧ）からなるパッシベーショ
ン膜（４０１）を被Ｗさせ、ベースイオン注入層（２）
）、（６０）のアニールとＰＳＧ膜（４０１）の焼しめ
とをかねた熱処理を行なって、中間段階の外部ベース層
（５のおよび活性ベース層＠のとした後、 ＰＳＧ膜（
４０１）に所要の開口（７のおよび（７１）を形成して
、イオン注入法によってエミツタ層となるべきｎ＋形層
■）およびコレクタ電極取り出し層となるべきｎ＋形層
（１３１）を形成する。その後、第２図（ｅ）に示すよ
うに各イオン注入層をアニールして、外部ベース層Ｃの
および活性ベース層（２））を完成させるとともにエミ
ツタ層ｅのおよびコレクタ電極取り出し層（８１）を形
成した後に、 ＰＳＧ膜（４０１）にベース電極取り出
し用の開口およびＳＢＤ用の開口となる開口部（７２）
を形成し、各開口部（７０） 、 （７１） 、および
（７２）に電極の突き抜は防止をかねて金属シリサイド
〔白金シリサイド（Ｐｔ−５ｉ） 、パラジウムシリサ
イド（Ｐｄ−５ｉ）など〕膜（５０１）を形成する。こ
の時開口部（７２）においてｎ−形エピタキシャル層（
８のとその上の金属シリサイド膜（５０１）とでＳＢＤ
が形成される。
（２０１）をマスクとして選択酸化を施して厚い分離酸
化膜（１０２）を形成するが、このとき、この分離酸化
膜（１０２）の下にはチャネルカット用のｐ形層（４０
）が同時に形成される。次に、第２図（Ｃ）に示すよう
に、上述の選択酸化用のマスクとして用いた窒化膜（２
０１）を下敷酸化膜（ｘｏｉ）とともに除去して、あら
ためてイオン注入保護用の酸化膜（１０８）をｎ−形エ
ピタキシャル層（３０）上に形成し、ホトレジスト膜（
この段階でのホトレジスト膜は図示せず）をマスクとし
て外部ベース層及びＳＢＤのガードリング層となるｐ＋
形層（５０）を、更に、上記ホトレジスト膜を除去し、
あらためてホトレジスト膜（８ｏ１）を形成し、これを
マスクとして活性ベース層となるｐ形層（６のをイオン
注入法によって形成する。つづいて、第８図（ｄ）に示
すようにホトレジスト膜（８０１）を除去し、一般にホ
スシリケートガラス（ＰＳＧ）からなるパッシベーショ
ン膜（４０１）を被Ｗさせ、ベースイオン注入層（２）
）、（６０）のアニールとＰＳＧ膜（４０１）の焼しめ
とをかねた熱処理を行なって、中間段階の外部ベース層
（５のおよび活性ベース層＠のとした後、 ＰＳＧ膜（
４０１）に所要の開口（７のおよび（７１）を形成して
、イオン注入法によってエミツタ層となるべきｎ＋形層
■）およびコレクタ電極取り出し層となるべきｎ＋形層
（１３１）を形成する。その後、第２図（ｅ）に示すよ
うに各イオン注入層をアニールして、外部ベース層Ｃの
および活性ベース層（２））を完成させるとともにエミ
ツタ層ｅのおよびコレクタ電極取り出し層（８１）を形
成した後に、 ＰＳＧ膜（４０１）にベース電極取り出
し用の開口およびＳＢＤ用の開口となる開口部（７２）
を形成し、各開口部（７０） 、 （７１） 、および
（７２）に電極の突き抜は防止をかねて金属シリサイド
〔白金シリサイド（Ｐｔ−５ｉ） 、パラジウムシリサ
イド（Ｐｄ−５ｉ）など〕膜（５０１）を形成する。こ
の時開口部（７２）においてｎ−形エピタキシャル層（
８のとその上の金属シリサイド膜（５０１）とでＳＢＤ
が形成される。
その後、金属シリサイド膜（５０１）上にアルミニウム
（Ａｌ）のような低抵抗金属によってベース電極配線Φ
１）、エミッタ電極配線Φ２）およびコレクタ電極゛配
線（９８）を形成する。
（Ａｌ）のような低抵抗金属によってベース電極配線Φ
１）、エミッタ電極配線Φ２）およびコレクタ電極゛配
線（９８）を形成する。
第３図はこの従来方法で製造、されたトランジスタの平
面パターン図である。ところで、トランジスタの周波数
特性はベース・コレクタ容量およびベース抵抗などに依
存し２周波数特性の向上にはこれらを小さくする必要が
ある。上記構造ではベース抵抗を低下するためにｐ＋形
外部ベース層（５のを設けたのであるが、これはベース
・コレクタ容量の増大を招くという欠点がある。また、
ベース抵抗はエミツタ層（８のとベース電極開口（”２
）との距離Ｄ１（第８図図示）にも依存し、従来のもの
ではベース電極配線（９１）とエミッタ電極配線（９２
）との間隔と各電極配線（９１）、 （９２）の各開口
（７２）、 （７のからのはみ出し分との合計距離とな
っており、ホトエツチングの精度を向上して電極配線間
隔を小さくしても、上記はみ出し分はどうしても残り、
距離Ｄ１を小さくするには限度があった。
面パターン図である。ところで、トランジスタの周波数
特性はベース・コレクタ容量およびベース抵抗などに依
存し２周波数特性の向上にはこれらを小さくする必要が
ある。上記構造ではベース抵抗を低下するためにｐ＋形
外部ベース層（５のを設けたのであるが、これはベース
・コレクタ容量の増大を招くという欠点がある。また、
ベース抵抗はエミツタ層（８のとベース電極開口（”２
）との距離Ｄ１（第８図図示）にも依存し、従来のもの
ではベース電極配線（９１）とエミッタ電極配線（９２
）との間隔と各電極配線（９１）、 （９２）の各開口
（７２）、 （７のからのはみ出し分との合計距離とな
っており、ホトエツチングの精度を向上して電極配線間
隔を小さくしても、上記はみ出し分はどうしても残り、
距離Ｄ１を小さくするには限度があった。
この発明は以上のような点に鑑みてなされたもので、
ＳＢＤを有した半導体装置において、シリコン膜と金属
シリサイド膜との重量層を介してベース領域に接続する
ことによって、ベース抵抗及び容量の低減の低減化を図
り１周波数特性の向上を図るとともに、エミツタ層領域
とベース電極開口との距離の中に両電極配線の各開口か
らのはみ出し分を考慮する必要がない半導体装置及びそ
の製造方法を提供することを目的とするものである。
ＳＢＤを有した半導体装置において、シリコン膜と金属
シリサイド膜との重量層を介してベース領域に接続する
ことによって、ベース抵抗及び容量の低減の低減化を図
り１周波数特性の向上を図るとともに、エミツタ層領域
とベース電極開口との距離の中に両電極配線の各開口か
らのはみ出し分を考慮する必要がない半導体装置及びそ
の製造方法を提供することを目的とするものである。
第４図（ａ）〜侵）はこの発明の一実施例になる製造方
法の主要工程段階における状態を示す断面図で。
法の主要工程段階における状態を示す断面図で。
第２図の従来例と同等部分は同一符号で示す。まず、第
２図（ｂ）に示す状態までは従来と同様に、 ｐ−形シ
リコン基板００にｎ＋形コレクタ埋込層ｅＪＱ、ｎ−形
エピタキシャル層員、チャネルカット用ｐ形層（４０）
および分離用酸化膜（１０２）を形成した後、第２図（
ｂ）における窒化膜（２０１）および下敷酸化膜（１０
１）を除去し、第４図（ａ）に示すように、あらためて
イオン注入保護用の酸化膜（１０８）を形成し９図示し
ないホトレジストマスクを介して活性ベース領域となる
ｐ形ｎ （６０）とＳＢＤのガードリング層（６１）と
をイオン注入法によって形成し、ベース電極開口となる
べき領域近傍の上記酸化膜（１０８）を除去し、その除
去部分を含めて全上面にポリシリコン膜（６０１）を被
着させる。次に、第４図（ｂ）に示すように、このポリ
シリコン膜（６０１）の表面にｐ形不純物を全面に導入
してから、シンタリングを行なうことによってｐ形層（
６のを中間段階の活性ベース領域（６０）とした後、ポ
リシリコン膜（６０１）を選択エツチング除去し、改め
て酸化を行って、酸化膜（１０８）があつた位置に酸化
膜（１０５） 、残されたポリシリコン膜（６０１）の
上に酸化膜（１０６）を形成し、更に全上面に１）ＳＧ
膜（４０１）を形成する。次に第４図（Ｃ）に示すよう
に、ホトレジストマスク（８０２）を用いた選択エツチ
ングによって、ポリシリコン膜（６０１）の上、ベース
電極取り出し領域、 ＳＢＤの形成される領域、エミツ
タ層およびコレクタ電極取り出し層となるべき領域、並
びに分離酸化膜（１０２）の上の酸化膜（１０５）、
（１０６）及びＰＳＧ膜（４０１）を除去する。
２図（ｂ）に示す状態までは従来と同様に、 ｐ−形シ
リコン基板００にｎ＋形コレクタ埋込層ｅＪＱ、ｎ−形
エピタキシャル層員、チャネルカット用ｐ形層（４０）
および分離用酸化膜（１０２）を形成した後、第２図（
ｂ）における窒化膜（２０１）および下敷酸化膜（１０
１）を除去し、第４図（ａ）に示すように、あらためて
イオン注入保護用の酸化膜（１０８）を形成し９図示し
ないホトレジストマスクを介して活性ベース領域となる
ｐ形ｎ （６０）とＳＢＤのガードリング層（６１）と
をイオン注入法によって形成し、ベース電極開口となる
べき領域近傍の上記酸化膜（１０８）を除去し、その除
去部分を含めて全上面にポリシリコン膜（６０１）を被
着させる。次に、第４図（ｂ）に示すように、このポリ
シリコン膜（６０１）の表面にｐ形不純物を全面に導入
してから、シンタリングを行なうことによってｐ形層（
６のを中間段階の活性ベース領域（６０）とした後、ポ
リシリコン膜（６０１）を選択エツチング除去し、改め
て酸化を行って、酸化膜（１０８）があつた位置に酸化
膜（１０５） 、残されたポリシリコン膜（６０１）の
上に酸化膜（１０６）を形成し、更に全上面に１）ＳＧ
膜（４０１）を形成する。次に第４図（Ｃ）に示すよう
に、ホトレジストマスク（８０２）を用いた選択エツチ
ングによって、ポリシリコン膜（６０１）の上、ベース
電極取り出し領域、 ＳＢＤの形成される領域、エミツ
タ層およびコレクタ電極取り出し層となるべき領域、並
びに分離酸化膜（１０２）の上の酸化膜（１０５）、
（１０６）及びＰＳＧ膜（４０１）を除去する。
次に、第４図（ｄ）に示すように、新しいホトレジスト
膜（８Ｈ）でベース電極部とＳＢＤの形成される領域と
を覆い、ｎ形不純物を高濃度にイオン注入してエミッタ
領域となるべきｎ′−形層（８のおよびコレクタ電極取
り出し層となるべきｎ＋形層（８１）を形成する。
膜（８Ｈ）でベース電極部とＳＢＤの形成される領域と
を覆い、ｎ形不純物を高濃度にイオン注入してエミッタ
領域となるべきｎ′−形層（８のおよびコレクタ電極取
り出し層となるべきｎ＋形層（８１）を形成する。
次に第４図（ｅ）に示すように、ホトレジスト膜（ａＯ
ａ）を除去した後、 Ｐｔ、 Ｐｄ、 Ｔｉ、 Ｗ、
Ｎｏなどのシリコンとの間に金属シリサイドを形成する
金属ｉ （５００）を全上面に蒸着またはスパッタリン
グによって形成した後、シンタリングを行なって金属シ
リサイド膜（５０１）をシリコン基体の露出面及びポリ
シリコン膜（６０１）表面の上に形成するとともに、活
性ベース領域（６０） ＳＢＤ領域、エミッタ領域（８
０）およびコレクタ領域（８１）を完成する。次に第４
図（ｆ）に示すように、金属シリサイド膜（５０１）を
残して金属層（５００）をエツチング除去した後、窒化
膜（２０２）を被着させ、更にその上に各電極のための
コンタクト孔形成用のホトレジストマスク（８０４）を
形成する。そして、第４図（ｇ）に示すように、窒化膜
（２０２）に選択エツチングを施してベース電極用コン
タクト孔（７２）、エミッタ電極用コンタクト孔（７の
およびコレクク？＋３７極用コンタクト孔（７１）を形
成した後１例えばＡＩなどの低抵抗金属によってベース
電極配線（９１）、エミッタ電極配線（９２）およびコ
レクタ電極配線（９８）をそれぞれ形成する。
ａ）を除去した後、 Ｐｔ、 Ｐｄ、 Ｔｉ、 Ｗ、
Ｎｏなどのシリコンとの間に金属シリサイドを形成する
金属ｉ （５００）を全上面に蒸着またはスパッタリン
グによって形成した後、シンタリングを行なって金属シ
リサイド膜（５０１）をシリコン基体の露出面及びポリ
シリコン膜（６０１）表面の上に形成するとともに、活
性ベース領域（６０） ＳＢＤ領域、エミッタ領域（８
０）およびコレクタ領域（８１）を完成する。次に第４
図（ｆ）に示すように、金属シリサイド膜（５０１）を
残して金属層（５００）をエツチング除去した後、窒化
膜（２０２）を被着させ、更にその上に各電極のための
コンタクト孔形成用のホトレジストマスク（８０４）を
形成する。そして、第４図（ｇ）に示すように、窒化膜
（２０２）に選択エツチングを施してベース電極用コン
タクト孔（７２）、エミッタ電極用コンタクト孔（７の
およびコレクク？＋３７極用コンタクト孔（７１）を形
成した後１例えばＡＩなどの低抵抗金属によってベース
電極配線（９１）、エミッタ電極配線（９２）およびコ
レクタ電極配線（９８）をそれぞれ形成する。
第５図はこのようにして製造されたＳＢＤでクランプさ
れたトランジスタの平面パターン図で９図に示すように
、エミッタ領域（８ｏ）と、ベース電極（９１）につな
がっているポリシリコン膜（６０１）および金属シリサ
イド膜（５０１）との距１ＩＩＩＩ！鳥はマスク寸法に
よって本質的にきまり、従来の場合のように電極配線の
はみ出し分が含まれないので、従来の第２図に示した距
１ｉ１１ｒ）、に比して小さくできる。ベース抵抗はそ
の分だけ小さくなるのみでなく、従来のＩ）＋形外部ベ
ース層（５２） （数＋Ω／口〜１００Ω／口）の代り
に低比抵抗の金属シリサイド膜（６０１） （数Ωん〜
数＋Ω／口）を用いたので小さくなる。更に、ｐ＋形外
部ベース領域（５２）を用いず、ベース領域（６の自体
若干小さくなっているので、ベース・コレクタ容量も小
さくなり、トランジスタの周波数特性は改良される。ま
たＳＢＤは本発明の製造工程で追加工程な〈従来通り形
成される。
れたトランジスタの平面パターン図で９図に示すように
、エミッタ領域（８ｏ）と、ベース電極（９１）につな
がっているポリシリコン膜（６０１）および金属シリサ
イド膜（５０１）との距１ＩＩＩＩ！鳥はマスク寸法に
よって本質的にきまり、従来の場合のように電極配線の
はみ出し分が含まれないので、従来の第２図に示した距
１ｉ１１ｒ）、に比して小さくできる。ベース抵抗はそ
の分だけ小さくなるのみでなく、従来のＩ）＋形外部ベ
ース層（５２） （数＋Ω／口〜１００Ω／口）の代り
に低比抵抗の金属シリサイド膜（６０１） （数Ωん〜
数＋Ω／口）を用いたので小さくなる。更に、ｐ＋形外
部ベース領域（５２）を用いず、ベース領域（６の自体
若干小さくなっているので、ベース・コレクタ容量も小
さくなり、トランジスタの周波数特性は改良される。ま
たＳＢＤは本発明の製造工程で追加工程な〈従来通り形
成される。
なお、コレクタ・ベース及びベース・エミッタ接合のウ
ェハ表面での端部はＰＳＧ膜（４０１）で保護されてお
り、更に、コンタクト孔形成時の被膜として窒化膜（２
０２）を用いたのは、開口としては酸化膜（１０５）
、 ＰＳＧ膜（４０１）の開口を用いるためで。
ェハ表面での端部はＰＳＧ膜（４０１）で保護されてお
り、更に、コンタクト孔形成時の被膜として窒化膜（２
０２）を用いたのは、開口としては酸化膜（１０５）
、 ＰＳＧ膜（４０１）の開口を用いるためで。
従って、窒化膜（２０２）への開口は、 ＰＳＧ膜（４
０１）の開口より若干大きめにする。
０１）の開口より若干大きめにする。
この発明゛は以上述べたように、ショットキ・バリア・
ダイオードを有する半導体装置において。
ダイオードを有する半導体装置において。
ショットキ・バリア・ダイオードのガードリング層の一
部に接続されるとともに分離領域に延在しｔこシリコン
膜を形成し、ショットキ・バリア・ダイオードを形成す
る金属シリサイド膜を、ベース領域の一部、ガードリン
グ層、及びシリコン膜上に形成し、ベース電極をシリコ
ン膜上の金属シリサイド膜上に形成したので、ベース電
極取り出し領域とエミッタ領域との距離を小さくしベー
ス抵抗を小さくでき、高不純物濃度の外部ベース層を設
けないので、ベース・コレクタ間容量を小さくでき１周
波数特性の良好なＳＢＤクランプされた半導体装置が得
られるという効果がある。
部に接続されるとともに分離領域に延在しｔこシリコン
膜を形成し、ショットキ・バリア・ダイオードを形成す
る金属シリサイド膜を、ベース領域の一部、ガードリン
グ層、及びシリコン膜上に形成し、ベース電極をシリコ
ン膜上の金属シリサイド膜上に形成したので、ベース電
極取り出し領域とエミッタ領域との距離を小さくしベー
ス抵抗を小さくでき、高不純物濃度の外部ベース層を設
けないので、ベース・コレクタ間容量を小さくでき１周
波数特性の良好なＳＢＤクランプされた半導体装置が得
られるという効果がある。
第４図はＳＢＤをクランプしたｎｐｎ トランジスタの
回路図、第２図（ａ）〜（ｅ）は従来の製造方法の主要
工程段階における状態を示す断面図、第３図は従来方法
で製造されたトランジスタの平面パターン図、第４図（
ａ）〜（ｇ）はこの発明の一実施例になる製造方法の主
要工程段階における状態を示す断面図。 第５図はこの実施例の方法で製造されたトランジスタの
平面パターン図である。 図において、（１）はトランジスタ、（２）はショット
キ・バリア・ダイオード、αりはｐ−形シリコン基板。 （３のはｎ−形エピタキシャル層、（第１導電型層）
、 （６０）はベース領域、 （６１）はガードリング
層、（８のはエミッタ領域、 （９１）はベース電極、
（９２）はエミッタ電極、 （９８）はコレクタ電極
、 （１０２）は分離酸化膜、 （５０１）は金属シリ
サイド膜、 （６０１）はシリコン膜である。 なお、各図中、同一符号は同−又は相当部分を示す。 代理人 葛 野 信 − 第１図 第２図 第３図 第、イ１図 第４図 手続補正書（自宛） 特許庁長官殿 １、事件の表示 特願昭 ５７−１８１００１号
２、発明の名称 半導体装置及びその製造方法 ３、補正をする者 代表者片山仁へ部 ４、代理人 ６、補正の対象 明細誓の発明の詳細な説明のｆｌｔＧ ０６、 補正の
内縁 （１）明細骨中第６頁第１５行に［（２（１１）のみｔ
］とあるのを「（２０１）を」と訂正する。 （２）同第９Ｈ第１８行に「Ａ昶１曽」とあるのを「重
畳層」と訂正する。 以上 ３０Ｆ
回路図、第２図（ａ）〜（ｅ）は従来の製造方法の主要
工程段階における状態を示す断面図、第３図は従来方法
で製造されたトランジスタの平面パターン図、第４図（
ａ）〜（ｇ）はこの発明の一実施例になる製造方法の主
要工程段階における状態を示す断面図。 第５図はこの実施例の方法で製造されたトランジスタの
平面パターン図である。 図において、（１）はトランジスタ、（２）はショット
キ・バリア・ダイオード、αりはｐ−形シリコン基板。 （３のはｎ−形エピタキシャル層、（第１導電型層）
、 （６０）はベース領域、 （６１）はガードリング
層、（８のはエミッタ領域、 （９１）はベース電極、
（９２）はエミッタ電極、 （９８）はコレクタ電極
、 （１０２）は分離酸化膜、 （５０１）は金属シリ
サイド膜、 （６０１）はシリコン膜である。 なお、各図中、同一符号は同−又は相当部分を示す。 代理人 葛 野 信 − 第１図 第２図 第３図 第、イ１図 第４図 手続補正書（自宛） 特許庁長官殿 １、事件の表示 特願昭 ５７−１８１００１号
２、発明の名称 半導体装置及びその製造方法 ３、補正をする者 代表者片山仁へ部 ４、代理人 ６、補正の対象 明細誓の発明の詳細な説明のｆｌｔＧ ０６、 補正の
内縁 （１）明細骨中第６頁第１５行に［（２（１１）のみｔ
］とあるのを「（２０１）を」と訂正する。 （２）同第９Ｈ第１８行に「Ａ昶１曽」とあるのを「重
畳層」と訂正する。 以上 ３０Ｆ
Claims (5)
- （１） 半導体基板の一主面上に分離領域に囲まれて
形成された第１導電型のコレクタ領域、このコレクタ領
域内に形成され９表面が露出された第２導電型のベース
領域、上記コレクタ領域内に主表面が露出して形成され
、−側面が上記分離領域と接するとともに、ショットキ
・バリア・ダイオード形成領域を囲うように上記ベース
領域に接続された第２導電型のガードリング層、上記ベ
ース領域内に表面が露出して形成された第１導電型のエ
ミッタ領域、上記ガードリング層の少なくとも一部に接
続されるとともに上記分離領域」二まで延在されたシリ
コン膜、上記コレクタ領域に接続されたコレクタ電極、
上記エミッタ領域に接続されたエミッタ電極、上記ベー
ス領域の一部、上記ガードリング層の一部、上記シリコ
ン膜、およびコレクタ領域に形成されるショットキ・バ
リア・ダイオード形成領域上に形成され、ショットキ・
バリア・ダイオード形成領域とでショットキ・バリア・
ダイオードを形成する金属シリサイド膜、上記シリコン
膜上に形成された金属シリサイド膜上に形成されたベー
ス電極を備えた半導体装置。 - （２） シリコン膜を多結晶シリコン膜としたことを
特徴とする特許請求の範囲第１項記載の半導体装置。 - （３）半導体基板の一主面上に分離領域に囲まれるコレ
クタ領域を構成すべき第１導電型層を形成する第１の工
程、この第１導電型層のコレクタ領域の表面部の一部に
、第２導電型のベース領域及び上記分離領域に一側面が
接するとともにショットキ・バリア・ダイオード形成領
域を囲うようにベース領域に接続されるガードリング層
を形成する第２の工程、上記ガードリング層の少なくと
も一部と接続されるとともに上記分離領域上まで延在さ
れたシリコン膜を形成する第８の工程、上記ベース層及
びガードリング層上を含む上記第１導電形層の表面上並
びに上記シリコン膜の上にシリコン酸化膜を形成する第
４の工程、上記シリコン酸化膜に選択エツチングを施し
て、上記コレクタ領域の電極取り出し部およびベース領
域におけるエミッタ領域形成部の上、ベース領域の一部
、コレクタ領域におけるショットキ・バリア・ダイオー
ド形成領域、及びガードリング層の上、並びに上記シリ
コン膜の上の上記シリコン酸化膜を除去する第５の工程
、上記ベース領域の一部、ショットキ・バリア・ダイオ
ード形成領域、及びガードリング層の上、並びに上記シ
リコン膜との上をレジスト膜で覆うたのち、上記コレク
タ領域の電極取り出し部および上記エミッタ領域形成部
に第１導電形の不純物を高濃度に注入し上記レジスト膜
を除去後アニーリングを施してエミッタ領域およびコレ
クタ電極取り出し層を形成する第６の工程。 エミッタ領域の上、コレクタ電極取り出し層の上。 並びにベース領域の一部、ショットキ・バリア・ダイオ
ード形成領域、ガードリング層および上記シリコン膜の
上に金属シリサイド膜を形成し、ショットキ・バリア・
ダイオード形成領域において。 金属シリサイド膜と第１導電型層とでショットキ・バリ
ア・ダイオードを形成する第７の工程、上記分離領域の
上および上記分離領域で囲まれ上記各工程を経た領域に
窒化膜を形成しそれぞれこの窒化膜に設けた開孔を通し
て上記シリコン膜上位置にベース電極、エミッタ領域上
位置にエミッタ電極およびコレクタ電極取り出し層上位
置にコレクタ電極を形成する第８の工程を備えたことを
特徴とする半導体装置の製造方法。 - （４） シリコン膜に多結晶シリコン膜を用い、第３
の工程では多結晶シリコン膜を全上面に形成し第２導電
形の不純物を導入後パターニングを施してベース領域上
の一部からこれに接する分離領域の上にわたって残すこ
とを特徴とする特許請求の範囲第８項記載の半導体装置
の製造方法。 - （５）第８の工程におけるエミッタ領域およびコレクタ
電極取り出し層上に位置する窒化膜の開孔はそれぞれ当
該部位におけるシリコン酸化膜の開孔より大きくするこ
とを特徴とする特許請求の範囲第８項または第４項記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18100182A JPS5968963A (ja) | 1982-10-13 | 1982-10-13 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18100182A JPS5968963A (ja) | 1982-10-13 | 1982-10-13 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5968963A true JPS5968963A (ja) | 1984-04-19 |
| JPS6246072B2 JPS6246072B2 (ja) | 1987-09-30 |
Family
ID=16092993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18100182A Granted JPS5968963A (ja) | 1982-10-13 | 1982-10-13 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5968963A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62252969A (ja) * | 1986-04-25 | 1987-11-04 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6393151A (ja) * | 1986-10-07 | 1988-04-23 | Toshiba Corp | 半導体装置 |
| JP2010135709A (ja) * | 2008-12-03 | 2010-06-17 | Motohiro Oda | 新構造半導体集積回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54107279A (en) * | 1978-02-10 | 1979-08-22 | Nec Corp | Semiconductor device |
-
1982
- 1982-10-13 JP JP18100182A patent/JPS5968963A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54107279A (en) * | 1978-02-10 | 1979-08-22 | Nec Corp | Semiconductor device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62252969A (ja) * | 1986-04-25 | 1987-11-04 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6393151A (ja) * | 1986-10-07 | 1988-04-23 | Toshiba Corp | 半導体装置 |
| JP2010135709A (ja) * | 2008-12-03 | 2010-06-17 | Motohiro Oda | 新構造半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6246072B2 (ja) | 1987-09-30 |
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