JPS6393151A

JPS6393151A - 半導体装置

Info

Publication number: JPS6393151A
Application number: JP23838286A
Authority: JP
Inventors: Tsutomu Koyanagi; 小柳　勉
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1986-10-07
Filing date: 1986-10-07
Publication date: 1988-04-23

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は半導体装置に関するもので、特にショットキー
・バリア・ダイオードによりバイポーラ集積回路の動作
を高速化する場合に使用されるものである。

（従来の技術）第２図はショットキー・トランジスタラ示す。

このトランジスタは通常のＮＰＮ　）ランジスタＴのペ
ースＢとコレクタＣの間にショットキー・ダイオードＤ
が並列に接続されている。ショットキー・ダイオードは
ＰＮ接合ダイオードに比べると、同じ電流値における頭
方向電圧降下が小さいので、ＮＰＮトランジスタＴが飽
和しようとする場合、即ちペース・コレクタ接合が順バ
イアスされる場合に、その電圧降下を小さく抑える働き
をする。これによりペース・コレクタ間に蓄積されるキ
ャリアの数が少なくなるので、トランジスタがスイッチ
ング動作をする場合に蓄積時間が短くなシ、高速動作が
可能になる。

第３図は第２図のショットキ一番トランジスタを実現す
るための従来構造で、１はＰ型半導体基板、２は虻埋込
層、３はＮ型エピタキシャル層、４はＰ型ベース層、５
はＮ型エミッタ層、６は絶縁膜、７〜９は金属層である
。この第３図の構造では、ＮＰＮ　）ランジスタの低濃
度コレクタ層３上にショットキー・バリア・ダイオード
Ｄが形成されており、そのグラス側端子に接続される金
属配線７がＰｉペース４上のオーミック・コンタクトに
短絡されている。上記接続によって、ＮＰＮ　）ランジ
スタＴのペースとコレクタの間にショットキー・ダイオ
ードＤが並列に接続される。

ショットキー・ダイオードの電流・電圧特性は次式で示
される。

ＶｋＴＩ＝Ｉ　　（ｅ　　　−１）　　　　　　　　・・・　
（１）φ８１　＝８Ａ＊Ｔ２ｅ　” 畠ここで工はダイオード電流、！、は飽和電流、Ｓはショ
ットキー・ダイオードの面積、Ａは実効的リチャードソ
ン定数（Ａ／♂・ｘ２）、Ｔは絶対温度（イ）、φ３は
バリア高さく　ｅＶ　）、■は印加電圧（Ｖ）、ｎは理
想係数、ｋはゲルラマン定数（ｅＶ／ｋ）である。

例えば文献（Ｓ、Ｍ、　Ｓｚｅ　：　ＰｈｙｌＩｉｃｓ
　ｏｆ　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒＤｅｖｉｃｅｓ、
　２ｎｄ　ａｄ、　Ｐ、２９１＋　Ｊｏｈｎ　Ｗ１１ｅ
ｙ＆５ｏｎｓ、＋１９８１）で知られるように、バリア
高さφ８は金属及び半導体の種類によって異なシ、更に
半導体の導電型、濃度によっても異なる。

（発明が解決しようとする問題点〕第３図のショットキー・ダイオードでは、低濃度Ｎ型半
導体領域３側がマイナス端子、金属７側がグラス端子に
なっている。

ここで面積Ｓが１００μｍ”のショットキー・ダイオー
ドを考えよう。金属７がＡｔ　、　Ｎ型半導体３がシリ
コンである場合、φ３の代表的な値としては前記文献よ
！ｌ＋ｏ、７２ｅｖが与えられるから、室温における飽
和電流Ｔ、は φＢ０．７２＝１００Ｘ１０　　Ｘ１２０Ｘ（３００）　ｅ＝８．７
Ｘ１０　　　（Ａ）となる。ここでＡ＊＝１２０（Ａ／α・Ｋ）と仮定した
。

従って７ヨツトキー・ダイオードに１ｍＡの電流を流す
と、（１）式より順方向電圧降下Ｖは＝０．４８　（Ｖ
）　　　　　　　（ｎ＝１とする）となる。この値はペ
ース・コレクタ間のＰＮ接合における電圧降下の値よシ
もずっと小さいが、更に小さくできれば、上述のように
ペース・コレクタ間に蓄積されるキャリアを少なくする
ことができる。

そこで本発明の目的は、バリア高さφ３を小さくしたシ
ョットキー・ダイオードを用いることによシ、ＮＰＮ　
）ランジスタのスイッチング動作を高速化することであ
る。

［発明の構成コ（問題点を解決するだめの手段と作用）前記文献からも
分かるように、従来多くの金属と半導体の組み合わせに
おいて、Ｐ型半導体の方がＮ型半導体に比べて小さなバ
リア高さφ８を与えることが知られている。しかし通常
ＮＰＮ　）ランジスタはＮ型エピタキシャル層の中に形
成されるため、第３図のような構造が用いられてきた。

本発明ではバリア高さφ、を小さくし、以ってＮＰＮ　
）ランジスタのペース・コレクタ接合におけるキャリア
の蓄積を少なく抑えるため、ショットキー・バリアの半
導体側に低濃度Ｐ型層が用いられる構成としたものであ
る。

（実施例）以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例の構成を示す断面図であシ、まずＰ型基板
２１上にＰ型エピタキシャル層２３が、これと基板２１
間にＮ＋埋込層２２が形成される。Ｐ型エピタキシャル
層２３の濃度は例え＃″１′１０　〜１０傭　　である
。このＰ型エピタキシャル層の表面から例えばイオン注
入法によ！７Ｎ型不純物を導入し、拡散によってＮウェ
ル層２４を形成する。このＮウェル層２４はＮＰＮ　）
ランジスタのコレクタとなる。Ｎウェル層２４の表面か
らＰ型不純物を拡散してペース領域２５を形成し、この
ペース領域２５にＮ＋エミッタ領域２６を形成する。ま
たＮウェルコレクタ領域の表面に耐オーミック・コンタ
クト領域２７を形成する。次に表面の絶縁膜２８を選択
的に開口する。更に金属例えばＡｔを被着し、これを所
定の形状にノ母ターニングすることによって金属層２９
１〜２９３を設ける。その際、低濃度Ｐ型エピタキシャ
ル層２３と金属層２９１との間にはショットキー・ダイ
オードＤが形成され、Ｐｉエピタキシャル層２３はプラ
ス側、金属層２９１はマイナス側となる。その際Ｐ型ベ
ース領域２５をＰ型エピタキシャル層２３と半導体内（
または表面でも可）で接続させ、かつシ１ットキー・ダ
イオードＤのマイナス側端子である金属層２９１を、コ
レクタＮ＋オーミック・コンタクト領域２７に短絡させ
ることによって第２図の回路を実現することができる。

上述したように、シ１ットキー・ダイオードＤが金属層
２９にとＰ型シリコン層２３との間に形成されているか
ら、バリア高さφ８は例えば前記文献に示されるように
０．５１Ｖとなる。前記と同様にして飽和電流Ｉ８を求
めると、一上！１　＝１００ｘｌＯｘ１２０ｘ（３００）２ｅ　　０°
２５８＝　１．９　Ｘ　１０−９（Ａ）となるから、このショットキー・ダイオードに１ｍＡの
電流を流した場合の順方向電圧降下Ｖは＝０．３４　（
Ｖ）となり、　ＮＰＮ　）ランジスタのペースψコレクタ間
に並列に接続することによってキャリア蓄積を小さくす
ることができ、スイッチング動作の高速化が図れるもの
である。

なお上記実施例では、ショットキー金属２９１としてア
ルミニウムを用いたが、これのみに限定されずＰｔ　＋
Ｔｉ　、Ｗ、Ｍｏ　、Ｐｄ　、Ａｕ　、Ｎｉ等、ショッ
トキー・ダイオードを形成できる金属であれば、どのよ
うな金属であってもよい等、本発明は種々の応用が可能
である。

［発明の効果］以上説明した如く本発明によれば、バリア高さφ、を小
さくしたショットキー・ダイオードを用いることによっ
て、パイーーラ集積回路の高速動作が可能となる半導体
装置が提供できるものである。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示す断面図、第２図
はショットキー・トランジスタを示す回路図、第３図は
同回路の構成を示す集積回路断面図である。２ノ・・・Ｐ型基板、２２・・・虻埋込層、２３・・・
Ｐ型エピタキシャル層、２４・・・Ｎウェル領域、２５
・・・Ｐ型ベース領域、２６・・・Ｎ型エミッタ領域、
２７・・・Ｎ＋コレクタ・コンタクト領域、２９１〜２
９３・・・金属層、Ｔ・・・ＮＰＮ　）ランジスタ、Ｄ
・・・ショットキｍ−ダイオード。

Claims

【特許請求の範囲】

（１）第１導電型半導体基体と、該基体上に形成された
第１導電型の低濃度第１領域と、前記基体と第１領域間
に形成された第２導電型の埋込層と、該埋込層上に形成
された第２導電型の第２領域と、該第２領域に形成され
た第１導電型の第３領域と、該第３領域に形成された第
２導電型の第４領域と、前記第２領域に形成された第２
導電型の高濃度オーミックコンタクト領域と、前記第１
領域上に形成されこれとショットキー・バリア・ダイオ
ードを形成する金属層とを具備し、前記第１領域上に形
成されたショットキー・バリア・ダイオードの金属側端
子と前記オーミックコンタクト領域を短絡させたことを
特徴とする半導体装置。
（２）前記半導体基板がシリコンであることを特徴とす
る特許請求の範囲第１項に記載の半導体装置。
（３）前記ショットキー・バリア・ダイオードを形成す
る金属層がＰｔ（白金）であることを特徴とする特許請
求の範囲第１項に記載の半導体装置。
（４）前記第１導電型がＰ型、前記第２導電型がＮ型で
あることを特徴とする特許請求の範囲第１項に記載の半
導体装置。