JP2953666B2

JP2953666B2 - 半導体装置及び電子装置

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Description

【発明の詳細な説明】［産業上の利用分野］本発明は、半導体装置、特にバイポーラトランジスタ
の構造、およびその応用例としての電子装置に関するも
のである。

［従来の技術］従来より、トンネル電流が流れる薄膜をエミッタに有
する例えばMIS構造のバイポーラトランジスタ（BPT）
や、マイクロ・クリスタル（μｃ）あるいはアモルファ
ス半導体をエミッタに用いたヘテロバイポーラトランジ
スタ（HBT）等が知られている。

この場合、前記BPTでは、トンネル電流が流れる薄膜
での電子と正孔のトンネル確率の差を利用して、ベース
からの正孔を前記薄膜で阻止することによりベース電流
の低減を図るようにしている。

［発明が解決しようとする課題］しかしながら、上記従来構造のMIS構造のBPTは、上記
ベース電流の低減を図る特性を得るためには、前記薄膜
は必要最小限の厚みが必要となり、その厚みが薄すぎる
と、正孔の阻止率が下がり、ベース電流の低減ができ
ず、その結果、エミッタの直列抵抗が増大してしまう。

また、正孔と電子の透過率の差が小さい場合には正孔
の阻止を充分に達成できない。さらに、この透過率の差
を利用することはnpn型トランジスタには適用できて
も、接合タイプの異なるpnp型トランジスタには適用す
ることができない。

他方、従来のμｃを用いたHBTでは、エミッタ・ベー
ス接合、すなわちμｃ−Siを用いたエミッタとベースと
の界面が不安定であり、ベース電流の低電流領域にあっ
ては、特に再結合電流が支配的となり、電流増幅率h_FE
が著しく低下してしまう。

また、従来のμｃ−Siでは熱処理を加えると、比較的
低温度、例えば450℃においても電流増幅率h_FEの低減が
生じる。かかる低減は、特に、Si界面におけるμｃ−Si
の粒径が増大したことによるバンドギャップの低下およ
びＨ（水素）の脱離等が原因であると考えられる。

本発明は、上記事情に鑑み、低電流領域でのベース電
流の増加を抑えることができ、コレクタ電流の広い領域
に渡って高い電流増幅率を保つことができ、npnおよびp
npのいずれのタイプの接合トランジスタにも適用できる
ようにした半導体装置、および、その応用例としての電
子装置を提供することを目的としている。

［課題を解決するための手段］上記目的は、第１伝導形のコレクタ領域と、第２導電
形のベース領域と、第１導電形のエミッタ領域とを備
え、該エミッタ領域上に設けられ、電子及び正孔のいず
れのキャリアについてもトンネル現象を生じさせる厚み
に設定されたトンネル電流を流し得る薄膜と、該薄膜に
積層され、少なくとも前記エミッタ領域の材料より広い
禁制帯幅を有する半導体材料層とを形成したことを特徴
とする半導体装置によって達成される。

上記特徴において、前記エミッタ領域は、前記ベース
領域から注入される少数キャリアの拡散長よりも薄い厚
みに設定されていることが好ましい。また、前記広い禁
制帯幅を有する半導体材料層上に、その禁制帯幅に比べ
て狭い禁制帯幅を有する半導体層を積層させていること
が望ましい。さらに、前記広い禁制帯幅を有する半導体
材料は、μｃ−Si、GaAs及びSiCから選択された材料が
好適である。またさらに、前記広い禁制帯幅を有する半
導体材料の結晶形態は、アモルファス、多結晶及び単結
晶から選ばれることが好ましい。そして、前記薄膜の厚
さは50Å以下が望ましく、前記薄膜は、SiO₂、Si₃N₄、S
iC、Al₂O₃から選ばれた材料が好適である。

また、上述した半導体装置を、少なくとも光電変換素
子として用いることを特徴とする電子装置に適用するこ
とができる。

［作用］電子及び正孔のいずれのキャリアについてもトンネル
現象を生じさせる厚みに設定されたトンネル電流を流し
得る薄膜が、n⁺エミッタ領域上に形成され、さらに該薄
膜上に、エミッタ領域の材料より広い禁制帯幅を有する
半導体材料層を形成したので、該半導体材料層により、
npn型BPTの場合、正孔の流入が阻止され、ベース電流の
低減が図れる。

エミッタ領域上に作成された薄膜の膜厚は通常50
［Å］以下であるが、その膜厚は薄い方がよい。より薄
い方がエミッタにおける直列抵抗下がり、正孔も電子と
同様にトンネル現象を生じさせる。

エミッタ・ベース接合が、単結晶中に作成されると、
微少電流領域におけるベース電流の増加を抑えることが
できる。

［実施例］第１図は本発明の半導体装置に係る第１実施例であ
る。

同図において、１はシリコン基板であり、該基板１
は、リン（Ｐ）、ヒ素（As）、アンチモン（Sb）等の不
純物をドープしてｎ形としたもの、あるいはボロン
（Ｂ）、アルミニウム（Al）、ガリウム（Ga）等の不純
物をドープしてｐ形としたものから成る。

２はn⁺埋め込み領域であり、該n⁺埋め込み領域２は、
例えば不純物濃度10¹⁶〜10²⁰［cm^-3］から成るものであ
る。

３はコレクタ領域の一部としてのｎ形領域であり、該
ｎ形領域３は、エピタキシャル技術等で形成された、不
純物濃度の低いもの（例えば10¹³〜５×10¹⁷［cm^-3］程
度のもの）から成る。

４はベース領域としてのｐ形領域であり、該ｐ形領域
４は、例えば不純物濃度10¹⁵〜10²⁰［cm^-3］のものから
成る。

５はP⁺領域であり、該P⁺領域５はベース抵抗を下げる
ために、例えば不純物濃度10¹⁷〜10²⁰［cm^-3］のものか
ら成る。

６はn⁺エミッタ領域である。

７はn⁺領域であり、該n⁺領域は、コレクタ抵抗を下げ
るべく、後記コレクタ電極202と前記埋め込み領域２と
を接続するものである。

８は半導体材料層であり、該半導体材料層８は、ベー
スから注入されたキャリアを阻止するべく、前記エミッ
タ領域６の材料に比べて禁制帯の幅が広い禁制帯を有す
るものから成る。

30は薄膜であり、該薄膜30はトンネル電流を流すため
の薄い絶縁材料から成る。

101,102,103は、電極、素子間、配線間を分離するた
めの絶縁膜である。

200、201、および202は夫々エミッタ電極、ベース電
極、およびコレクタ電極であり、各電極200、201、202
は、金属、シリサイド等により形成される。

なお、前記薄膜30は極めて薄く形成することができ、
電子、正孔の両方共通過させ（正孔を阻止する必要はな
い）、エミッタ抵抗を低減させる。また、前記半導体材
料層８は、広い禁制帯幅を有する材料から成るので、ベ
ースから注入された少数キャリアを阻止する。

第２図は、第１図のＡ−Ａ′断面における電位図を示
す。

同図中、W_Bはベースの中性領域幅、W_EOはエミッタの
中性領域幅、δは薄膜30の厚みを示している。

前記薄膜30の最も特徴的な機能は、前記半導体材料層
８とエミッタ領域６の単結晶を分離し、該半導体材料層
８の安定化を図ることにある。すなわち、エミッタ・ベ
ース・コレクタの各領域がSiを基体とする場合、広い禁
制帯幅を有する半導体層８として、マイクロクリスタル
（μｃ）禁制帯Siを選定すると、前記薄膜30が形成され
ていない場合、該μｃ−Siの形成後の熱処理により、結
晶形態が変化し、電流増幅率h_FEの低下を招来させる。

他方、半導体材料層８として、GaAsのポリ結晶を選定
すると、GaあるいはAsは基板材料となるSiにとって不純
物であるので、その導電特性を変化させる。つまり、薄
膜30は不純物の拡散を阻止することができ、仮に阻止す
ることができなくても、その減退をさせることができ
る。

なお、前記半導体材料層８として、SiC等も用いるこ
とができる。また、半導体材料層８の結晶形態は、アモ
ルファス、多結晶、単結晶のいずれであっても適用でき
る。

上記のように、トンネル現象を生じさせる薄膜30とし
ては、SiO₂,Si₃N₄,Al₂O₃等、化学的に安定な材料が望ま
しい。なお、絶縁物に限らずSiC等の半導体でももちろ
んよい。

また薄膜30は、本質的には、基板材料のエネルギーギ
ャップと同等あるいは狭くてもよい。この場合には第２
図に示すようなトンネルの障壁は存在しなくなる。

次に、上記トンネル現象について述べる。第２図に示
すエミッタ領域E_Rに半導体材料層８から電子が通過する
場合、第３図に示すような障壁ポテンシャルのモデルに
て説明することができる。ここで、φ_Ｂを障壁高さ、ａ
を障壁幅とすると、有効質量ｍ^＊を有するエネルギーＥ
の電子のトンネル確率T_tは、シュレーディンガーの波動
方程式により、となる。

但し、である。

ここで、φ_Ｂ≫E,βａ≪１とすると、となる。なお、次に、電圧が印加されると、第３図（ｂ）に示すよう
に薄膜30に電位の傾きが生じ、トンネル確率T_tは上昇す
る。

ここで、全電子トンネル電流I_etを考察すると、なお、Ａは定数、T_tは前記（１）式のトンネル確率、
F_C1,F_C2は前記半導体材料層８とエミッタ領域E_Rの材料
のフェルミ・ディラック分布関数、n_C1,n_C2は該両材料
の伝導帯の状態密度を表わしている。

上記（３）式において、φ_Ｂ≫Ｅの場合は、薄膜30の
厚さに関係する項は積分の対象から外れて、 I_et∝exp（−２βａ）となり、薄膜30の厚みには、指数関数的効果が生ずるこ
とが理解できる。すなわち、電子トンネル電流I_etは厚
みが最も大きく貢献する。

上記（３）式で他に重量な項は、 F_C1（１−F_C1）の項であるが、この積の項を大にするには、薄膜30にkT
程度以上に相当する電圧が印加されればよく、例えば室
温で0.025V程度であればよい。

BPTの場合、前記薄膜30での電圧降下は、前記電圧値
程度であり、第３図（ｂ）に示すように、電圧印加時に
は、A,Bで示すような電子の存在確率がエネルギー的に
シフトし、半導体材料層８の側（第３図（ｂ）において
左側）の電子のエネルギーと同じエネルギーを有するエ
ネルギー帯には、エミッタ側（第３図（ｂ）において右
側）の電子が存在せず、電子の遷移は容易に行える。ま
た、薄膜30への電圧印加により障壁高さも若干減少す
る。

本発明においては、第２図で示すように、エミッタ領
域E_Rの厚みW_EOや濃度Ｎも、ベース電流を低減させるに
は、重要な要素となる。

通常、前記薄膜30は50［Å］以下であり、n⁺エミッタ
領域６の厚みに比較して小さいので、エミッタ・ベース
接合部から半導体材料層８までの距離W_Eは、 W_E≒W_EO＋δ …（３′）にて表され、ほとんどW_EOとなる。

一方、本発明において他の重要な要素、すなわちベー
スから注入される少数キャリアの阻止は、半導体材料層
８と薄膜30と界面で行われる。もちろん、薄膜30におけ
る電子と正孔のトンネル確率は電子の方が大であるの
で、正孔によるベース電流の低減効果は両者の重畳作用
として得られる。

次に、前記BPTの電流の構成成分について述べる。

コレクタ電流J_cは、近似的に下記の（４）式で表され
る。

ただし、電子の拡散距離はベース幅よりも長いものと
する。なお、N_Bはベース濃度、W_Bはベース幅、D_nは電子
の拡散距離、n_iはSiの真性キャリア密度、V_BEはベース
・エミッタ印加電圧である。

また、ベース電流は、エミッタから注入された電子の
ベース中での再結合電流J_Brecと、ベースからエミッタ
に注入される正孔の拡散電流J_Bdiffとから成る。

ここで、再結合電流J_Brecは、で表される。ただし、L_nは電子の拡散距離である。

従来のホモ接合形BPTではJ_Bdiffが主成分であり、高
電流利得はえられない。

従来のホモBPTにおける拡散電流J_Bdiff1は、正孔の拡
散長L_Pがエミッタ厚みW_Eより小の場合（ケース１）（L_P
≪W_E）で表される。

一方、高集積化に伴なうエミッタ接合の浅化がおこな
われると、L_P≫W_Eとなり（ケース２）拡散電流J_Bdiff2
は、で表される。従って、さらに拡散電流が大となり、BPT
の電流増幅率h_FEが減少する。

本発明の場合、ヘテロ界面での再結合速度を無視し得
る値にすると、拡散電流J_Bdiff3は下記の（８）式で表
される。（L_P≫W_E）本発明のBPTでは、前記ケース１において、従来のホ
モ接合形BPTに対して、拡散電流J_BdiffはW_E/L_P倍とな
る。

さらに、前記ケース２に対し、拡散電流J_Bdiffは（W_E
/L_P）^２倍となる。

このように、本実施例では拡散電流J_Bdiffを飛躍的に
減少させることができる。換言すれば、電流増幅率h_FE
を飛躍的に増加させることができる。

なお、従来のMIS構造BPTは、W_E＝０であるので拡散電
流J_Bdiffは存在しないが、他の電流成分が存在する。

第４図は、トランジスタの電流・電圧特性を模式的に
示したグラフであり、横軸はベース・エミッタ間の印加
電圧を、縦軸は対数表示したベース電流I_Bおよびコレク
タ電流I_Cを示している。本発明のBPTでは、コレクタ電
流I_Cとベース電流I_Bとがほぼ平行になり、微小電流領域
（H_P）においても、電流増幅率h_FE（≒I_C/I_B）は一定値
となるが、従来のMIS構造BPTでは、微小電流領域（H_O）
で過剰電流が流れる。

本発明に係るBPTのベース電流は、前記（５）式で示
される再結合電流が主となり、この場合の電流増幅率の
最大値h_FEmaxは、 h_FEmax＝２（L_n/W_B）^２ …（９）となり、ベース条件のみによってh_FEの上限が決まる。
なお、本発明によるh_FEは10000以上となる。

第５図は、前記n⁺エミッタ領域６における不純物濃度
と少数キャリア（正孔）の拡散距離L_Pおよび該少数キャ
リア（正孔）の寿命τ_Ｐとの関係を示すものである。こ
の関係から、エミッタ深さは、少なくとも正孔の拡散距
離の1/5程度にした方がよい。

次に、第１図に示した半導体装置の製造プロセスにつ
いて説明する。

所定の伝導形（ｐ型あるいはｎ型）の基板１に、As,S
b,P等をイオン注入（不純物拡散等でもよい）すること
により、不純物濃度が10¹⁵〜10¹⁹［cm^-3］のn⁺埋め込み
領域２を形成する。

エピタキシャル技術等により、不純物濃度が10¹⁴〜10
¹⁷［cm^-3］のｎ形領域３を形成する。

コレクタの抵抗を減少させるためのn⁺領域７（不純物
濃度が10¹⁷〜10²⁰［cm^-3］）を形成する。

素子分離用の絶縁膜102を、選択酸化法、あるいはCVD
法等により作成する。

活性領域中に、p⁺領域５及びベース領域であるｐ領域
４をイオン注入法等により形成する。

絶縁膜101にエミッタコンタクトを開口した後、As,S
b,P等をドープしたn⁺エミッタ領域（不純物濃度５×10
¹⁷〜５×10²⁰［cm^-3］）６をイオン注入法あるいは熱拡
散法により形成する。

薄膜30を、500℃〜650［℃］の低温による酸化若しく
は急速熱加速（RTA）による熱酸化によって作成する。

プラズマCVD法によりn⁺にドープしたマイクロクリス
タルSiを前記薄膜30上に堆積した後、パターニングす
る。

絶縁膜103を堆積し、これをアニールした後、コンタ
クトの開口を行なう。

電極200となるAl−Si（１％）をスパッタし、その
後、Al−Siのパターン化を行なう。

Al−Si電極のアロイ後、パッシベーション膜を形成す
る。

上記手順により、MIS構造BPTが完成する。

前記薄膜30としては、低温で容易に形成できることか
ら、シリコン酸化膜が最適であるが、シリコン窒化膜、
アルミナ膜等の絶縁膜であってもよい。

また、SiC等を用いて、トンネル形障壁となる構造と
してもよい。例えば、SiCは、Siと比べると、伝導帯エ
ネルギー差△E_V≒0.53［eV］、価電子帯差△E_C≒0.55
［eV］、バンドギャップE_g≒2.2［eV］程度であり、SiC
とSiとが共にｎ形で段階的に接合する場合には、半導体
／絶縁体接合とは異なる構造となる。

第６図（ａ）、（ｂ）、（ｃ）は、同一の伝導形（こ
の場合ｎ形）同志、すなわちアイソタイプのヘテロ接合
のバンド構造を示している。

第６図（ａ）は、ｎ形Siおよびｎ形SiCの接合を示す
ものであり、△E_C,△E_Vが夫々上下に表われ、伝導帯側
にはノッチと呼ばれる障壁φ_Ｗができる一方、価電子帯
側には、 △E_C＋△E_V−△E_f のエネルギー差が生ずる。

また、ｎ型Si、ｎ型SiC、およびｎ型Siを接合する
と、第６図（ｂ）に示すようなエネルギー準位となる。

そして、SiCを薄膜化するとSiC層は空乏化し絶縁物と
同様になり、第６図（ｃ）のようなエネルギー準位とな
る。

第６図（ｂ）に示すような構造でも本発明の効果を得
ることはできるが、第６図（ｃ）に示したような構造の
方が、より、電子電流を大きくすることができる。な
お、第６図では、SiCを用いた場合の例を示したが、他
の広い禁制帯幅の材料を用いてもよいことは明らかであ
る。

次に、第７図は、本発明の半導体装置に係る第２の実
施例に係る半導体装置を示すものである。本実施例で
は、エミッタ領域６がエピタキシャル成長によりベース
領域（ｐ形領域４）上に作成され、そのエミッタ領域６
上に、トンネル用の薄膜30が形成されている。かかる構
造にすると、上記（８）式においてW_E＝０となり、前記
最大電流増幅率h_FEmaxに近い電流増幅率を得ることが可
能でとなる。

次に、第８図は、本発明の半導体装置に係る第３実施
例を示すものであり、上記第１実施例において、薄膜30
上に半導体材料層８を形成し、該半導体材料層８上に該
半導体材料層８よりも禁制帯幅の狭い材料の半導体層10
を形成する。これにより、エミッタの金属とのオーミッ
ク抵抗を改善している。半導体材料層８がSiCであれ
ば、半導体層10はSi、半導体材料層８がSiであれば、半
導体層10はGe等がよい。

なお、半導体層10の伝導形は半導体材料層８と同じで
ある。

そして、第９図は上記実施例に係る半導体装置の応用
例としての電子装置の一実施例を示す回路図である。す
なわち、本出願人が特願昭62−321423号において開示し
た固体撮像装置に、上記実施例１に示したBPTを用いた
場合を示すものである。

すなわち、第９図において、エリアセンサーASのセン
サーセルC₁₁、C₁₂、…C_mnを構成するトランジスタTrは
上記第１実施例に示すMIS型BPTを用いる。

なお、第９図に示すエリアセンサーASをカラーカメラ
として使用する場合には、同一の光電変換素子の光情報
を複数回読み出す動作を行なう。この場合、同一素子か
ら複数回読み出すために、１回目読み出し時と２回目以
降の読み出し時の電気出力の比が問題となるが、この比
の値が小さくなったときには補正が必要となる。

上記１回目と２回目との読み出し出力の比を非破壊度
と定義すると、非破壊度は次式で表わされる。

非破壊度＝（C_tot×h_FE）／（C_tot×h_FE＋C_V）ここで、C_totは第９図に示すトランジスタTrのベース
に接続されている全容量を示し、ベース・コレクタ間容
量C_bcとC_oxにより決まる。また、C_VはVL₁…VL_nで示され
る読み出し線路の浮遊容量である。ただし、C_oxは回路
方式によっては存在しない場合もある。

従って、前記非破壊度は電流増幅率h_FEを大きくする
ことにより容易に改善できる。すなわち、h_FEを大きく
することにより非破壊度を大きくすることができる。

ここで、HD（High Division）対応、すなわちハイビ
ジョン対応のエリアセンサーでは、C_tot＝10［pF］,C_V
＝2.5［pF］であるので、例えば、非破壊度を0.90以上
とするためにはh_FEは2250以上必要となる。十分な非破
壊度を得るためには、h_FEは2000以上必要であると推測
される。

これに対し、従来、例えば、ホモ接合BPTでは、h_FEは
1000程度であるから、十分な非破壊度を得ることができ
ないが、本発明の半導体装置では、h_FEを十分大きくす
ることができるので、優れた非破壊度を得ることができ
る。

さらに、望ましくは、非破壊度は0.98以上であるとよ
い。この場合、h_FEは10000程度必要となるが、従来のホ
モ接合BPTでは、かかる値を得ることはできない。

なお、第９図に示す実施例においてはエリアセンサー
を例示したが、ラインセンサーにも応用できることは勿
論である。

［発明の効果］以上説明したように、本発明によれば次に示す効果が
えられる。

本発明に係る半導体装置は、第１伝導形のコレクタ領
域と、第２導電形のベース領域と、第１導電形のエミッ
タ領域とを備え、該エミッタ領域上に設けられ、電子及
び正孔のいずれのキャリアについてもトンネル現象を生
じさせる厚みに設定されたトンネル電流を流し得る薄膜
と、該薄膜に積層され、少なくとも前記エミッタ領域の
材料より広い禁制帯幅を有する半導体材料層とを形成し
たことにより、コレクタ電流の微小電流領域でベース電
流の増加を抑えることができ、コレクタ電流の広い領域
に渡って著しく高い電流増幅率を保ち、且つ、電流増幅
率のコレクタ電流に対する依存性を回避することができ
る。薄膜の介在により、広い禁制帯幅を有する半導体材
料層とエミッタ領域との干渉がなくなり、該半導体材料
層の安定化が図れる。特に、電子及び正孔のいずれのキ
ャリアについてもトンネル現象を生じさせる厚みに設定
されたトンネル電流を流し得る薄膜を用いたので、エミ
ッタ抵抗の低減を図ることができる。

また、前記エミッタ領域は、前記ベース領域から注入
される少数キャリアの拡散長よりも薄い厚みに設定され
る構成としたので、電流増幅率をさらに飛躍的に増大さ
せることができる。

さらに、前記広い禁制帯幅を有する半導体材料層上
に、その禁制帯幅に比べて狭い禁制帯幅を有する半導体
層を積層させる構成としたので、エミッタ領域の金属と
のオーミック抵抗をさらに低減することができる。

そして、エミッタ領域上に設けられ、電子及び正孔の
いずれのキャリアについてもトンネル現象を生じさせる
厚みに設定されたトンネル電流を流し得る薄膜を用いた
ことにより、前記広い禁制帯幅を有する半導体材料は、
その形成後に結晶形態の変化や不純物の拡散が生じない
ため、μｃ−Si、GaAs及びSiCから選択された材料を利
用することができる。同じ理由から、前記広い禁制帯幅
を有する半導体材料の結晶形態は、アモルファス、多結
晶及び単結晶のいずれであっても構わない。

また、前記薄膜の厚さを50Å以下とすることにより、
エミッタにおける直列抵抗が下がり、正孔も電子と同様
にトンネル現象を生じさせることができる。

このような薄膜としては、SiO₂、Si₃N₄、SiC、Al₂O₃
から選ばれた材料が化学的に安定なため好ましい。

本発明の電子装置は、上述した半導体装置を少なくと
も光電変換素子として用いているので、該光電変換素子
としてのトランジスタの電流増幅率を向上させ、且つ、
電流増幅率のコレクタ電流に対する依存性をなくすこと
ができ、もって、光入力に対する出力の線形性を保つこ
とができ、暗電流が少なく、且つ、高い信号／雑音比
（S/N比）を有する電子装置を提供することができる。

【図面の簡単な説明】

第１図は本発明の半導体装置に係る第１実施例を示す半
導体装置の断面図、第２図は第１図のＡ−Ａ′線に沿う電位を示す図、第３図（ａ）はトンネル膜を説明するための電位と距離
との関係を示す説明図、第３図（ｂ）はトンネル膜に相当の電圧を印加した場合
における電位と距離との関係を示す説明図、第４図は本発明に係るトランジスタと従来のトランジス
タとの電圧、電流の関係を比較するためのグラフ、第５図はエミッタ領域における不純物濃度と正孔の寿命
との関係を示すグラフ、第６図（ａ）はｎ型Siとｎ型SiCとの接合のエネルギー
準位を示す説明図、第６図（ｂ）はｎ型Si、ｎ型SiC、ｎ型Siとの接合のエ
ネルギー準位を示す説明図、第６図（ｃ）はｎ型Si、薄膜のｎ型SiC、ｎ型Siとの接
合のエネルギー準位を示す説明図、第７図は本発明の半導体装置に係る第２実施例を示す半
導体装置の断面図、第８図は本発明の半導体装置に係る第３実施例を示す半
導体装置の断面図、第９図は本発明に係る前記半導体装置を用いた電子装置
の一実施例を示す回路図である。（符号の説明）１……基板、２……埋込領域、３……ｎ型領域、４……ｐ型領域、５……P⁺領域、、６……n⁺エミッタ領域、７……n⁺領域、８……半導体材料層、 30……薄膜、 101,102,103……絶縁膜、 200……電極、 Tr……BPT（光電変換素子）。

フロントページの続き (56)参考文献特開昭59−101870（ＪＰ，Ａ) 特開昭64−77167（ＪＰ，Ａ) ＩｎｔｅｒｎａｔｉｏｎａｌＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓＭｅｅｔｉｎｇ，Ｗａｓｈｉｎｇｔｏｎ，Ｄｅｃ４−６，1978, ＩＥＥＥ，ＮｅｗＹｏｒｋ，ＵＳＡ，ｐｐ333−335，Ｈ．Ｃ．ｄｅＧｒａａｆｆｅｔａｌ．”ＴｈｅＳＩＳＴｕｎｎｅｌＥｍｉｔｔｅｒ"

Claims

(57)【特許請求の範囲】

【請求項１】第１伝導形のコレクタ領域と、第２導電形
のベース領域と、第１導電形のエミッタ領域とを備え、
該エミッタ領域上に設けられ、電子及び正孔のいずれの
キャリアについてもトンネル現象を生じさせる厚みに設
定されたトンネル電流を流し得る薄膜と、該薄膜に積層
され、少なくとも前記エミッタ領域の材料より広い禁制
帯幅を有する半導体材料層とを形成したことを特徴とす
る半導体装置。
【請求項２】前記エミッタ領域は、前記ベース領域から
注入される少数キャリアの拡散長よりも薄い厚みに設定
されていることを特徴とする請求項１に記載の半導体装
置。
【請求項３】前記広い禁制帯幅を有する半導体材料層上
に、その禁制帯幅に比べて狭い禁制帯幅を有する半導体
層を積層させていることを特徴とする請求項１または２
のいずれか１項に記載の半導体装置。
【請求項４】前記広い禁制帯幅を有する半導体材料は、
μｃ−Si、GaAs及びSiCから選択された材料を有するこ
とを特徴とする請求項１乃至３のいずれか１項に記載の
半導体装置。
【請求項５】前記広い禁制帯幅を有する半導体材料の結
晶形態は、アモルファス、多結晶及び単結晶から選ばれ
ることを特徴とする請求項１乃至３のいずれか１項に記
載の半導体装置。
【請求項６】前記薄膜の厚さは50Å以下であることを特
徴とする請求項１乃至５のいずれか１項に記載の半導体
装置。
【請求項７】前記薄膜は、SiO₂、Si₃N₄、SiC、Al₂O₃か
ら選ばれた材料で形成されていることを特徴とする請求
項１乃至６のいずれか１項に記載の半導体装置。
【請求項８】請求項１乃至請求項７のいずれか１項に記
載の半導体装置を、少なくとも光電変換素子として用い
ることを特徴とする電子装置。