JP3302742B2 - 横形ｐｎｐトランジスタの製造方法 - Google Patents
横形ｐｎｐトランジスタの製造方法Info
- Publication number
- JP3302742B2 JP3302742B2 JP31710792A JP31710792A JP3302742B2 JP 3302742 B2 JP3302742 B2 JP 3302742B2 JP 31710792 A JP31710792 A JP 31710792A JP 31710792 A JP31710792 A JP 31710792A JP 3302742 B2 JP3302742 B2 JP 3302742B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- collector
- type region
- type
- lateral pnp
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Bipolar Transistors (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、横形ＰＮＰトランジ
スタに関し、その集積度向上に関するものである。
スタに関し、その集積度向上に関するものである。
【０００２】
【従来の技術】バイポーラトランジスタは、２個のＰＮ
接合が相互に作用し合う程度に近接して配置された構造
をもつデバイスで、現在使用されている半導体デバイス
の中では、最も重要なものといえる。
接合が相互に作用し合う程度に近接して配置された構造
をもつデバイスで、現在使用されている半導体デバイス
の中では、最も重要なものといえる。
【０００３】図５に、従来の横形ＰＮＰトランジスタの
断面図を示す。このトランジスタは、Ｐ型基板５，Ｐ+
イオンの拡散層であるコレクタ領域２およびエミッタ領
域４，Ｎ-イオンのベース領域６1，Ｎ+イオンの拡散層
であるベース領域６2，Ｎ+埋め込み層（Ｂ／Ｌ）８を備
えている。また、各領域にはコレクタ電極１２，エミッ
タ電極１４，ベース電極１６が取り付けられ、これら
が、トランジスタの端子となって外部回路に接続され
る。
断面図を示す。このトランジスタは、Ｐ型基板５，Ｐ+
イオンの拡散層であるコレクタ領域２およびエミッタ領
域４，Ｎ-イオンのベース領域６1，Ｎ+イオンの拡散層
であるベース領域６2，Ｎ+埋め込み層（Ｂ／Ｌ）８を備
えている。また、各領域にはコレクタ電極１２，エミッ
タ電極１４，ベース電極１６が取り付けられ、これら
が、トランジスタの端子となって外部回路に接続され
る。
【０００４】コレクタ，エミッタ間電圧ＶCEが印加され
た活性領域ではエミッタ電流ＩEの大部分がコレクタ電
流ＩCとなって流れ、一部分がベース電流ＩBとなってコ
レクタ領域２とエミッタ領域４との間に形成されるＮ-
イオンのベース領域６1、Ｎ+埋め込み層８，Ｎ+イオン
のベース領域６2を通って流れる。
た活性領域ではエミッタ電流ＩEの大部分がコレクタ電
流ＩCとなって流れ、一部分がベース電流ＩBとなってコ
レクタ領域２とエミッタ領域４との間に形成されるＮ-
イオンのベース領域６1、Ｎ+埋め込み層８，Ｎ+イオン
のベース領域６2を通って流れる。
【０００５】これにより、わずかなベース電流ＩBによ
り大きなコレクタ電流ＩCを制御できることになり、電
流増幅作用が得られる。
り大きなコレクタ電流ＩCを制御できることになり、電
流増幅作用が得られる。
【０００６】図６に、ベース電流ＩBにおけるＶCEに対
するコレクタ電流ＩCの変化特性を示す。横軸をＶCE，
縦軸をＩCとしている。ベース電流ＩBに対するコレクタ
電流ＩCの増幅率は、電流増幅率ｈFE＝ＩC／ＩBで表わ
される。
するコレクタ電流ＩCの変化特性を示す。横軸をＶCE，
縦軸をＩCとしている。ベース電流ＩBに対するコレクタ
電流ＩCの増幅率は、電流増幅率ｈFE＝ＩC／ＩBで表わ
される。
【０００７】従来は、このような横形ＰＮＰトランジス
タが用いられていた。
タが用いられていた。
【０００８】
【発明が解決しようとする課題】しかしながら、従来の
横形ＰＮＰトランジスタにおいては、次のような問題点
があった。
横形ＰＮＰトランジスタにおいては、次のような問題点
があった。
【０００９】トランジスタは、本来ＶCEに対してＩCが
一定であること、すなわち静特性がよいことが望まし
い。しかし、一般的な横形ＰＮＰトランジスタ構造で
は、図７に示すように、コレクタ領域２のＰ+イオン濃
度よりベース領域６1のＮ-イオン濃度の方が薄いなどの
理由により、コレクタ接合２０の空乏層ＤＲがベース領
域６1側に伸び、実効的なベース幅Ｌ2が狭くなる場合が
ある（エミッタ接合部の空乏層伸びはほとんど無い）。
このような場合、トランジスタ特性（図６参照）が点線
のように、ＶCEに対してＩCの変化が大になり、静特性
が悪くなるという問題があった。
一定であること、すなわち静特性がよいことが望まし
い。しかし、一般的な横形ＰＮＰトランジスタ構造で
は、図７に示すように、コレクタ領域２のＰ+イオン濃
度よりベース領域６1のＮ-イオン濃度の方が薄いなどの
理由により、コレクタ接合２０の空乏層ＤＲがベース領
域６1側に伸び、実効的なベース幅Ｌ2が狭くなる場合が
ある（エミッタ接合部の空乏層伸びはほとんど無い）。
このような場合、トランジスタ特性（図６参照）が点線
のように、ＶCEに対してＩCの変化が大になり、静特性
が悪くなるという問題があった。
【００１０】また、トランジスタの集積度を上げるため
に、コレクタ領域２，エミッタ領域４間の距離Ｌ1を狭
くすればするほど、コレクタ接合２０の空乏層ＤＲの幅
Ｗに対してベース幅Ｌ2が狭くなる割合が大きくなるの
で、静特性が顕著に悪くなる。すなわちトランジスタの
集積度を向上することが困難であるという問題があっ
た。
に、コレクタ領域２，エミッタ領域４間の距離Ｌ1を狭
くすればするほど、コレクタ接合２０の空乏層ＤＲの幅
Ｗに対してベース幅Ｌ2が狭くなる割合が大きくなるの
で、静特性が顕著に悪くなる。すなわちトランジスタの
集積度を向上することが困難であるという問題があっ
た。
【００１１】この発明は、上記の問題点を解決して、静
特性がよくて集積度の高い横形ＰＮＰトランジスタを提
供することを目的とする。
特性がよくて集積度の高い横形ＰＮＰトランジスタを提
供することを目的とする。
【００１２】
【課題を解決するための手段】本願請求項１の横型ＰＮ
Ｐトランジスタの製造方法は、第１のＰ型領域及び第３
のＰ型領域がコレクタを形成し、第２のＰ型領域がエミ
ッタ領域を形成し、さらにＮ型領域がベース領域を形成
する横型ＰＮＰトランジスタの製造方法において、マス
クを用いて前記第１のＰ型領域を形成し、 回転斜めイ
オン注入方式により、前記マスクを用いて、前記第１の
Ｐ型領域の外側に、当該第１のＰ型領域より不純物濃度
を薄くした第３のＰ型領域を形成すること、を特徴とす
る。
Ｐトランジスタの製造方法は、第１のＰ型領域及び第３
のＰ型領域がコレクタを形成し、第２のＰ型領域がエミ
ッタ領域を形成し、さらにＮ型領域がベース領域を形成
する横型ＰＮＰトランジスタの製造方法において、マス
クを用いて前記第１のＰ型領域を形成し、 回転斜めイ
オン注入方式により、前記マスクを用いて、前記第１の
Ｐ型領域の外側に、当該第１のＰ型領域より不純物濃度
を薄くした第３のＰ型領域を形成すること、を特徴とす
る。
【００１３】
【００１４】
【作用】請求項１の横型ＰＮＰトランジスタの製造方法
は、第１のＰ型領域の外側に、第１のＰ型領域より不純
物濃度を薄くした第３のＰ型領域を形成している。従っ
て、Ｐ型領域接合の空乏層を第３のＰ型領域へも伸ばし
て、Ｎ型領域側への伸びを抑えることにより、Ｎ型領域
幅が狭くなることを防止することができる。
は、第１のＰ型領域の外側に、第１のＰ型領域より不純
物濃度を薄くした第３のＰ型領域を形成している。従っ
て、Ｐ型領域接合の空乏層を第３のＰ型領域へも伸ばし
て、Ｎ型領域側への伸びを抑えることにより、Ｎ型領域
幅が狭くなることを防止することができる。
【００１５】さらに、第３のＰ型領域は、回転斜めイオ
ン注入方式により形成されている。従って、第３のＰ型
領域は、第１のＰ型領域と同一マスクにて形成すること
ができる。
ン注入方式により形成されている。従って、第３のＰ型
領域は、第１のＰ型領域と同一マスクにて形成すること
ができる。
【００１６】
【実施例】図１に、この発明の一実施例による横形ＰＮ
Ｐトランジスタの断面図を示す。
Ｐトランジスタの断面図を示す。
【００１７】このトランジスタ１０は、Ｐ型基板５，第
１のＰ型領域であるコレクタ領域（Ｐ+イオン）２1，第
２のＰ型領域であるエミッタ領域（Ｐ+イオン）４1，第
３のＰ型領域であるコレクタ領域（Ｐ-イオン）２2およ
びエミッタ領域（Ｐ-イオン）４2，Ｎ型領域であるベー
ス領域（Ｎ-イオン）６1，ベース領域（Ｎ+イオン）
６2，Ｎ+埋め込み層（Ｂ／Ｌ）８を備えている。また、
各領域にはコレクタ電極１２，エミッタ電極１４，ベー
ス電極１６が取り付けられ、これらが、トランジスタ１
０の端子となって外部回路に接続される。
１のＰ型領域であるコレクタ領域（Ｐ+イオン）２1，第
２のＰ型領域であるエミッタ領域（Ｐ+イオン）４1，第
３のＰ型領域であるコレクタ領域（Ｐ-イオン）２2およ
びエミッタ領域（Ｐ-イオン）４2，Ｎ型領域であるベー
ス領域（Ｎ-イオン）６1，ベース領域（Ｎ+イオン）
６2，Ｎ+埋め込み層（Ｂ／Ｌ）８を備えている。また、
各領域にはコレクタ電極１２，エミッタ電極１４，ベー
ス電極１６が取り付けられ、これらが、トランジスタ１
０の端子となって外部回路に接続される。
【００１８】ここで、図２に、トランジスタ１０のコレ
クタ接合の状態を示す。本発明のトランジスタ１０にお
いては、コレクタ領域（Ｐ+イオン）２の外側に、コレ
クタ領域（Ｐ-イオン）２1が形成されており、エミッタ
領域（Ｐ+イオン）４の外側に、エミッタ領域（Ｐ-イオ
ン）４1が形成されている。
クタ接合の状態を示す。本発明のトランジスタ１０にお
いては、コレクタ領域（Ｐ+イオン）２の外側に、コレ
クタ領域（Ｐ-イオン）２1が形成されており、エミッタ
領域（Ｐ+イオン）４の外側に、エミッタ領域（Ｐ-イオ
ン）４1が形成されている。
【００１９】これと同時に、コレクタ領域２1，エミッ
タ領域４1のＰ-イオン（不純物）濃度が、コレクタ領域
２，エミッタ領域４のＰ+イオン（不純物）濃度より薄
く形成されている。
タ領域４1のＰ-イオン（不純物）濃度が、コレクタ領域
２，エミッタ領域４のＰ+イオン（不純物）濃度より薄
く形成されている。
【００２０】従って、コレクタ接合３０は、コレクタ領
域（Ｐ-イオン）２1とベース領域（Ｎ-イオン）６1との
接合になっている。そして、この接合部３０に空乏層Ｄ
Ｒがつくられている。
域（Ｐ-イオン）２1とベース領域（Ｎ-イオン）６1との
接合になっている。そして、この接合部３０に空乏層Ｄ
Ｒがつくられている。
【００２１】これにより、空乏層ＤＲ（幅Ｗは一定）
は、イオン濃度が薄いコレクタ領域２1へ（Ａ方向）の
伸びが大きくなり、このＡ方向の伸びが大きくなる分、
ベース領域６1へ（Ｂ方向）の伸びが抑えられることに
なる（ほとんど伸びない）。すなわち、図６の従来例
（Ｐ+イオンのコレクタ領域２とＮ-イオンのベース領域
６1とが接合）に比較して、空乏層ＤＲのＢ方向への伸
びが抑えられることにより、ベース幅Ｌ2が狭くなるこ
とを防止することができる。
は、イオン濃度が薄いコレクタ領域２1へ（Ａ方向）の
伸びが大きくなり、このＡ方向の伸びが大きくなる分、
ベース領域６1へ（Ｂ方向）の伸びが抑えられることに
なる（ほとんど伸びない）。すなわち、図６の従来例
（Ｐ+イオンのコレクタ領域２とＮ-イオンのベース領域
６1とが接合）に比較して、空乏層ＤＲのＢ方向への伸
びが抑えられることにより、ベース幅Ｌ2が狭くなるこ
とを防止することができる。
【００２２】このように、このトランジスタ１０は、Ｐ
+イオンのコレクタ領域２とＮ-イオンのベース領域６1
との間にイオン濃度が薄いコレクタ領域２1を形成する
ことにより、空乏層ＤＲのベース領域６1への伸びを抑
えるようにしている。これにより、ベース幅Ｌ2が狭く
なることが防止されるので、静特性がよくて集積度の高
い横形ＰＮＰトランジスタを提供することが可能とな
る。
+イオンのコレクタ領域２とＮ-イオンのベース領域６1
との間にイオン濃度が薄いコレクタ領域２1を形成する
ことにより、空乏層ＤＲのベース領域６1への伸びを抑
えるようにしている。これにより、ベース幅Ｌ2が狭く
なることが防止されるので、静特性がよくて集積度の高
い横形ＰＮＰトランジスタを提供することが可能とな
る。
【００２３】次に、この横形ＰＮＰトランジスタ１０の
製造工程について説明する。図３〜図４に、このトラン
ジスタ１０の製造フローを示す。
製造工程について説明する。図３〜図４に、このトラン
ジスタ１０の製造フローを示す。
【００２４】まず、図３において、Ｐ型シリコン基板５
に、酸化膜をマスクに用いる（フォトエッチング）方法
により、Ｎ型の不純物（例えばヒ素，アンチモン）を熱
拡散させてＮ+埋め込み層（Ｂ／Ｌ）８を形成する。そ
して、同様にＰ型の不純物（例えばボロン）を熱拡散さ
せて素子分離領域５０を形成する（図３ａ）。
に、酸化膜をマスクに用いる（フォトエッチング）方法
により、Ｎ型の不純物（例えばヒ素，アンチモン）を熱
拡散させてＮ+埋め込み層（Ｂ／Ｌ）８を形成する。そ
して、同様にＰ型の不純物（例えばボロン）を熱拡散さ
せて素子分離領域５０を形成する（図３ａ）。
【００２５】次に、気相成長（エピタキシャル）によ
り、Ｎ-層を成長させる。その後、フォトエッチング方
法を用いて、Ｎ型の不純物を熱拡散させてＤｅｅｐＮ+
層５２を形成する（図３ｂ）。
り、Ｎ-層を成長させる。その後、フォトエッチング方
法を用いて、Ｎ型の不純物を熱拡散させてＤｅｅｐＮ+
層５２を形成する（図３ｂ）。
【００２６】次に、フォトエッチング方法を用いて、熱
酸化法により素子分離用酸化膜５４を形成する。そし
て、同様に、Ｎ型の不純物を熱拡散させてベースＮ+層
６2を形成する（図３ｃ）。
酸化法により素子分離用酸化膜５４を形成する。そし
て、同様に、Ｎ型の不純物を熱拡散させてベースＮ+層
６2を形成する（図３ｃ）。
【００２７】次に、フォトエッチング方法を用いて、Ｐ
型の不純物を熱拡散させてコレクタＰ+層２，エミッタ
Ｐ+層４を形成する。そして、これと同一のマスクによ
るフォトエッチング方法を用いて、回転斜めイオン注入
方式により、コレクタＰ+層２の外側にコレクタＰ-層２
1，エミッタＰ+層４の外側にエミッタＰ-層４1を形成す
る。なお、トランジスタの特性によって、注入角度αは
１０°〜４０°に設定される（図４ａ）。
型の不純物を熱拡散させてコレクタＰ+層２，エミッタ
Ｐ+層４を形成する。そして、これと同一のマスクによ
るフォトエッチング方法を用いて、回転斜めイオン注入
方式により、コレクタＰ+層２の外側にコレクタＰ-層２
1，エミッタＰ+層４の外側にエミッタＰ-層４1を形成す
る。なお、トランジスタの特性によって、注入角度αは
１０°〜４０°に設定される（図４ａ）。
【００２８】次に、基板５全面にＣＶＤ法により層間膜
５６を形成する。そして、コンタクトホール５８を開口
する（図４ｂ）。
５６を形成する。そして、コンタクトホール５８を開口
する（図４ｂ）。
【００２９】次に、開口部にアルミニウムを蒸着させて
メタル配線６０を形成する（図４ｃ）。その後、基板５
全面に保護膜６２を形成する。
メタル配線６０を形成する（図４ｃ）。その後、基板５
全面に保護膜６２を形成する。
【００３０】なお、この実施例では、図４ａにおいて、
Ｐ-拡散層２1，４1をＰ+拡散層２，４と同一マスクにて
形成しているが、別マスクにて前工程で形成してもよ
い。
Ｐ-拡散層２1，４1をＰ+拡散層２，４と同一マスクにて
形成しているが、別マスクにて前工程で形成してもよ
い。
【００３１】
【発明の効果】請求項１の横型ＰＮＰトランジスタの製
造方法は、第１のＰ型（コレクタ）領域の外側に、第１
のＰ型領域より不純物濃度を薄くした第３のＰ型（コレ
クタ）領域を形成している。従って、Ｐ型領域接合の空
乏層を第３のＰ型領域へも伸ばして、Ｎ型（ベース）領
域側への伸びを抑えることにより、Ｎ型領域幅が狭くな
ることを防止することができる。これにより、静特性が
良くて集積度の高い横型ＰＮＰトランジスタを提供する
ことができる。
造方法は、第１のＰ型（コレクタ）領域の外側に、第１
のＰ型領域より不純物濃度を薄くした第３のＰ型（コレ
クタ）領域を形成している。従って、Ｐ型領域接合の空
乏層を第３のＰ型領域へも伸ばして、Ｎ型（ベース）領
域側への伸びを抑えることにより、Ｎ型領域幅が狭くな
ることを防止することができる。これにより、静特性が
良くて集積度の高い横型ＰＮＰトランジスタを提供する
ことができる。
【００３２】さらに、第３のＰ型領域は、回転斜めイオ
ン注入方式により形成されている。従って、第３のＰ型
領域は、第１のＰ型領域と同一マスクにて形成すること
ができ、製造工程を簡略化することができる。これによ
り、静特性が良くて集積度の高い横型ＰＮＰトランジス
タを提供することができる。
ン注入方式により形成されている。従って、第３のＰ型
領域は、第１のＰ型領域と同一マスクにて形成すること
ができ、製造工程を簡略化することができる。これによ
り、静特性が良くて集積度の高い横型ＰＮＰトランジス
タを提供することができる。
【図１】この発明の一実施例による横形ＰＮＰトランジ
スタの断面図を示す。
スタの断面図を示す。
【図２】上記の横形ＰＮＰトランジスタのコレクタ接合
の状態を示す図である。
の状態を示す図である。
【図３】上記の横形ＰＮＰトランジスタの製造フローを
示す図である。
示す図である。
【図４】上記の横形ＰＮＰトランジスタの製造フローを
示す図である。
示す図である。
【図５】従来の横形ＰＮＰトランジスタの断面図を示
す。
す。
【図６】トランジスタ特性を示す図である。
【図７】コレクタ接合部の空乏層を示す図である。
２・・・コレクタ領域（第１のＰ型領域） ４・・・エミッタ領域（第２のＰ型領域） ２1・・・コレクタ領域（第３のＰ型領域） ４1・・・エミッタ領域 ５・・・Ｐ形基板 ６1・・・ベース領域（Ｎ型領域） ＤＲ・・・コレクタ接合の空乏層
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/331 H01L 29/73
Claims (1)
- 【請求項１】第１のＰ型領域及び第３のＰ型領域がコレ
クタを形成し、第２のＰ型領域がエミッタ領域を形成
し、さらにＮ型領域がベース領域を形成する横型ＰＮＰ
トランジスタの製造方法において、 マスクを用いて前記第１のＰ型領域を形成し、 回転斜めイオン注入方式により、前記マスクを用いて、
前記第１のＰ型領域の外側に、当該第１のＰ型領域より
不純物濃度を薄くした第３のＰ型領域を形成すること、 を特徴とする横型ＰＮＰトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31710792A JP3302742B2 (ja) | 1992-11-26 | 1992-11-26 | 横形ｐｎｐトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31710792A JP3302742B2 (ja) | 1992-11-26 | 1992-11-26 | 横形ｐｎｐトランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06163564A JPH06163564A (ja) | 1994-06-10 |
| JP3302742B2 true JP3302742B2 (ja) | 2002-07-15 |
Family
ID=18084523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31710792A Expired - Fee Related JP3302742B2 (ja) | 1992-11-26 | 1992-11-26 | 横形ｐｎｐトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3302742B2 (ja) |
-
1992
- 1992-11-26 JP JP31710792A patent/JP3302742B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06163564A (ja) | 1994-06-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3226613A (en) | High voltage semiconductor device | |
| US5308776A (en) | Method of manufacturing SOI semiconductor device | |
| JPH0212926A (ja) | Ｎ形半導体材料の基板上に互に絶縁され且つ垂直方向の電流の流れを有するｐｎｐおよびｎｐｎトランジスタを有する集積回路を形成する方法 | |
| US3786318A (en) | Semiconductor device having channel preventing structure | |
| US5719432A (en) | Semiconductor device including bipolar transistor with improved current concentration characteristics | |
| US5763931A (en) | Semiconductor device with SOI structure and fabrication method thereof | |
| JP3302742B2 (ja) | 横形ｐｎｐトランジスタの製造方法 | |
| US3614560A (en) | Improved surface barrier transistor | |
| JPS6199373A (ja) | 半導体装置 | |
| US7101750B2 (en) | Semiconductor device for integrated injection logic cell and process for fabricating the same | |
| JP2953666B2 (ja) | 半導体装置及び電子装置 | |
| JPS59169177A (ja) | 半導体装置 | |
| JP2813518B2 (ja) | 抵抗内蔵型トランジスタ | |
| US4905070A (en) | Semiconductor device exhibiting no degradation of low current gain | |
| JP3129586B2 (ja) | 縦型バイポーラトランジスタ | |
| US3959810A (en) | Method for manufacturing a semiconductor device and the same | |
| JP2648027B2 (ja) | Ｉｉｌ型半導体装置 | |
| JP2910453B2 (ja) | バイポーラ型半導体装置 | |
| JP3068733B2 (ja) | 半導体装置の製造方法 | |
| JPS6246072B2 (ja) | ||
| JPH05166820A (ja) | 半導体装置およびその製造方法 | |
| JP2002222938A (ja) | 半導体装置 | |
| JPS62160761A (ja) | 半導体装置 | |
| JPH05109745A (ja) | 半導体装置 | |
| JPH0575035A (ja) | 半導体集積回路装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |