JPH05166820A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH05166820A JPH05166820A JP3330197A JP33019791A JPH05166820A JP H05166820 A JPH05166820 A JP H05166820A JP 3330197 A JP3330197 A JP 3330197A JP 33019791 A JP33019791 A JP 33019791A JP H05166820 A JPH05166820 A JP H05166820A
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- Japan
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- emitter
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Abstract
(57)【要約】
【目的】 横形のバイポーラトランジスタのベース幅の
縮小と素子面積を低減する。 【構成】 Ｎ-形エピ成長層からなるベース領域３を有
するＰ-形のＳｉ基板１の所定領域に、Ｐ+形のエミッタ
領域５とエミッタ領域５に対向したＰ+形のコレクタ領
域６を備え、エミッタ領域５に接合するベース領域３に
高濃度のＮ形の活性ベース領域１０を設けた。 【効果】 ベース幅を縮小してもコレクタ接合から広が
る空乏層は高濃度の活性ベース領域１０で抑制されるの
でパンチスルー耐圧は向上する。
縮小と素子面積を低減する。 【構成】 Ｎ-形エピ成長層からなるベース領域３を有
するＰ-形のＳｉ基板１の所定領域に、Ｐ+形のエミッタ
領域５とエミッタ領域５に対向したＰ+形のコレクタ領
域６を備え、エミッタ領域５に接合するベース領域３に
高濃度のＮ形の活性ベース領域１０を設けた。 【効果】 ベース幅を縮小してもコレクタ接合から広が
る空乏層は高濃度の活性ベース領域１０で抑制されるの
でパンチスルー耐圧は向上する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置、特に横型
のバイポーラトランジスタの構造とその製造方法に関す
る。
のバイポーラトランジスタの構造とその製造方法に関す
る。
【０００２】
【従来の技術】一般に、バイポーラ型の集積回路（以下
ＩＣと略す）でＰＮＰ形トランジスタを構成する場合、
横型のバイポーラトランジスタ（以下Ｌ−ＰＮＰＴｒと
略す）が広く使われている。
ＩＣと略す）でＰＮＰ形トランジスタを構成する場合、
横型のバイポーラトランジスタ（以下Ｌ−ＰＮＰＴｒと
略す）が広く使われている。
【０００３】以下に従来のＩＣについて説明する。図４
は従来のＬ−ＰＮＰＴｒの断面構造図である。図４にお
いて、１はＰ- 形単結晶シリコン基板（以下Ｓｉ基板と
略す）、２はＮ+形の埋め込み層、３はＮ-形エピ成長層
からなるＬ−ＰＮＰＴｒのベース領域、４はＰ+形拡散
層からなる分離領域、５，６はそれぞれＰ+形拡散層か
らなるＬ−ＰＮＰＴｒのエミッタ領域とコレクタ領域、
７はＮ+形拡散層からなるＬ−ＰＮＰＴｒのベースコン
タクト領域、８は表面保護膜、９は金属配線である。
は従来のＬ−ＰＮＰＴｒの断面構造図である。図４にお
いて、１はＰ- 形単結晶シリコン基板（以下Ｓｉ基板と
略す）、２はＮ+形の埋め込み層、３はＮ-形エピ成長層
からなるＬ−ＰＮＰＴｒのベース領域、４はＰ+形拡散
層からなる分離領域、５，６はそれぞれＰ+形拡散層か
らなるＬ−ＰＮＰＴｒのエミッタ領域とコレクタ領域、
７はＮ+形拡散層からなるＬ−ＰＮＰＴｒのベースコン
タクト領域、８は表面保護膜、９は金属配線である。
【０００４】以上のように構成された従来のＩＣでは、
通常のＮＰＮＴｒを構成する要素に何も工程を付加する
ことなくＬ−ＰＮＰＴｒを一体化できる。
通常のＮＰＮＴｒを構成する要素に何も工程を付加する
ことなくＬ−ＰＮＰＴｒを一体化できる。
【０００５】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、以下に述べる課題を有していた。まずＬ
−ＰＮＰＴｒの電流増幅率（以下ｈFEと略す）やカット
オフ周波数（以下ｆTと略す）を向上するにはベース幅
を縮小しなくてはならないが、ベース領域の不純物濃度
が低いためにコレクタ接合の空乏層がエミッタ側に容易
に広がり、コレクタ−エミッタ間のパンチスルー耐圧が
低下、すなわちＬ−ＰＮＰＴｒの耐圧劣化が性能向上の
障害になる。
来の構成では、以下に述べる課題を有していた。まずＬ
−ＰＮＰＴｒの電流増幅率（以下ｈFEと略す）やカット
オフ周波数（以下ｆTと略す）を向上するにはベース幅
を縮小しなくてはならないが、ベース領域の不純物濃度
が低いためにコレクタ接合の空乏層がエミッタ側に容易
に広がり、コレクタ−エミッタ間のパンチスルー耐圧が
低下、すなわちＬ−ＰＮＰＴｒの耐圧劣化が性能向上の
障害になる。
【０００６】またベース濃度が低いために、ベース領域
の表面で反転層（チャンネル）ができ易く、コレクタ−
エミッタ間にリーク電流を生じて耐圧の劣化およびｈFE
の増加を招くことになる。この問題を解決するために
は、エミッタ金属配線をコレクタ領域上まで拡張して寄
生ＭＯＳ効果を抑制し、反転層の形成を防ぐことが効果
的であるが、Ｌ−ＰＮＰＴｒの素子面積が大きくなりＩ
Ｃの価格が増加する問題がある。
の表面で反転層（チャンネル）ができ易く、コレクタ−
エミッタ間にリーク電流を生じて耐圧の劣化およびｈFE
の増加を招くことになる。この問題を解決するために
は、エミッタ金属配線をコレクタ領域上まで拡張して寄
生ＭＯＳ効果を抑制し、反転層の形成を防ぐことが効果
的であるが、Ｌ−ＰＮＰＴｒの素子面積が大きくなりＩ
Ｃの価格が増加する問題がある。
【０００７】本発明は上記従来の課題を解決するもの
で、簡易な構成でＬ−ＰＮＰＴｒの性能向上と素子面積
の低減を可能にする半導体装置およびその製造方法を提
供することを目的とする。
で、簡易な構成でＬ−ＰＮＰＴｒの性能向上と素子面積
の低減を可能にする半導体装置およびその製造方法を提
供することを目的とする。
【０００８】
【課題を解決するための手段】この目的を達成するため
に本発明の半導体装置は、一方導電形のベース領域を有
する半導体基板と、半導体基板の所定領域に形成された
他方導電型のエミッタ領域と、エミッタ領域に対向して
形成された他方導電型のコレクタ領域とを備え、エミッ
タ領域と接合するベース領域にそのベース領域よりも高
濃度の一方導電型の活性ベース領域が形成されてなる構
成を有している。
に本発明の半導体装置は、一方導電形のベース領域を有
する半導体基板と、半導体基板の所定領域に形成された
他方導電型のエミッタ領域と、エミッタ領域に対向して
形成された他方導電型のコレクタ領域とを備え、エミッ
タ領域と接合するベース領域にそのベース領域よりも高
濃度の一方導電型の活性ベース領域が形成されてなる構
成を有している。
【０００９】また本発明の半導体装置は、上記の構成に
加えて、エミッタ領域を取り囲むベース領域上に絶縁膜
と導体膜が積層形成され、前記導体膜の一部と接続した
エミッタ金属配線を有している。
加えて、エミッタ領域を取り囲むベース領域上に絶縁膜
と導体膜が積層形成され、前記導体膜の一部と接続した
エミッタ金属配線を有している。
【００１０】また本発明の製造方法は、半導体基板に絶
縁膜を形成する工程と、半導体基板の所定領域にエミッ
タ拡散窓を有する半導体膜を形成する工程と、エミッタ
拡散窓を通してベース領域にそのベース領域よりも高濃
度の一方導電型の活性ベース領域を選択的に形成する工
程と、半導体膜を拡散マスクにしてエミッタ領域および
コレクタ領域を選択的に形成するとともに半導体膜に不
純物を拡散して導体膜となす工程と、半導体基板上に表
面保護膜を形成する工程と、表面保護膜にエミッタ拡散
窓より大きなコンタクト窓を開口する工程と、エミッタ
領域に接続するとともに導体膜の一部に接続する金属配
線を形成する工程とを有している。
縁膜を形成する工程と、半導体基板の所定領域にエミッ
タ拡散窓を有する半導体膜を形成する工程と、エミッタ
拡散窓を通してベース領域にそのベース領域よりも高濃
度の一方導電型の活性ベース領域を選択的に形成する工
程と、半導体膜を拡散マスクにしてエミッタ領域および
コレクタ領域を選択的に形成するとともに半導体膜に不
純物を拡散して導体膜となす工程と、半導体基板上に表
面保護膜を形成する工程と、表面保護膜にエミッタ拡散
窓より大きなコンタクト窓を開口する工程と、エミッタ
領域に接続するとともに導体膜の一部に接続する金属配
線を形成する工程とを有している。
【００１１】
【作用】この構成によって、ベース幅を縮小してもコレ
クタ接合から広がる空乏層は高濃度の活性ベース領域で
抑制されるので、コレクターエミッタ間のパンチスルー
耐圧は向上する。
クタ接合から広がる空乏層は高濃度の活性ベース領域で
抑制されるので、コレクターエミッタ間のパンチスルー
耐圧は向上する。
【００１２】また、エミッタ領域を取り囲むベース領域
上に絶縁膜と導体膜が積層形成され、この導体膜の一部
と接続したエミッタ金属配線を有する構成では、ベース
領域上の導体膜はエミッタ金属配線と同電位であるから
寄生ＭＯＳ効果は抑制され、コレクターエミッタ間のリ
ーク電流は防止されるので、耐圧の劣化およびｈFEの増
加は生じない。
上に絶縁膜と導体膜が積層形成され、この導体膜の一部
と接続したエミッタ金属配線を有する構成では、ベース
領域上の導体膜はエミッタ金属配線と同電位であるから
寄生ＭＯＳ効果は抑制され、コレクターエミッタ間のリ
ーク電流は防止されるので、耐圧の劣化およびｈFEの増
加は生じない。
【００１３】また本発明における半導体装置の製造方法
では、基準となる半導体膜を拡散マスクにして活性ベー
ス領域、エミッタ領域およびコレクタ領域が自己整合的
に形成され、半導体膜自身も導体膜となった後エミッタ
金属配線に接続されるので、簡易な構成にてベース幅の
縮小と素子面積の低減を実現できる。
では、基準となる半導体膜を拡散マスクにして活性ベー
ス領域、エミッタ領域およびコレクタ領域が自己整合的
に形成され、半導体膜自身も導体膜となった後エミッタ
金属配線に接続されるので、簡易な構成にてベース幅の
縮小と素子面積の低減を実現できる。
【００１４】
【実施例】以下本発明の一実施例について、図面を参照
しながら説明する。図１は本発明の第１の実施例におけ
るＬ−ＰＮＰＴｒを有するバイポーラ型ＩＣの断面図で
ある。図１において、図４に示す従来例と同一箇所には
同一符号を付して説明を省略する。なお１０はＮ形拡散
層からなるＬ−ＰＮＰＴｒの活性ベース領域である。
しながら説明する。図１は本発明の第１の実施例におけ
るＬ−ＰＮＰＴｒを有するバイポーラ型ＩＣの断面図で
ある。図１において、図４に示す従来例と同一箇所には
同一符号を付して説明を省略する。なお１０はＮ形拡散
層からなるＬ−ＰＮＰＴｒの活性ベース領域である。
【００１５】図１に示すように、Ｌ−ＰＮＰＴｒのエミ
ッタ領域５とベース領域３の間にはベース領域３よりも
不純物濃度が高いＮ形拡散層からなる活性ベース領域１
０を設けている。この構造により、Ｌ−ＰＮＰＴｒのｈ
FEやｆTの向上を図るためにベース幅を縮小してもコレ
クタ接合から広がる空乏層は活性ベース領域１０で抑制
されるために、エミッタ領域５に達することはない。そ
のためにコレクタ−エミッタ間のパンチスルー耐圧は向
上する。すなわち、ベース幅を縮小してもパンチスルー
耐圧は劣化しない。
ッタ領域５とベース領域３の間にはベース領域３よりも
不純物濃度が高いＮ形拡散層からなる活性ベース領域１
０を設けている。この構造により、Ｌ−ＰＮＰＴｒのｈ
FEやｆTの向上を図るためにベース幅を縮小してもコレ
クタ接合から広がる空乏層は活性ベース領域１０で抑制
されるために、エミッタ領域５に達することはない。そ
のためにコレクタ−エミッタ間のパンチスルー耐圧は向
上する。すなわち、ベース幅を縮小してもパンチスルー
耐圧は劣化しない。
【００１６】次に本発明の第２の実施例における半導体
装置について、図２を参照しながら説明する。図２は本
発明の第２の実施例におけるＬ−ＰＮＰＴｒを有するバ
イポーラ型ＩＣの断面図である。図２において、図４に
示す従来例と同一箇所には同一符号を付して説明を省略
する。なお１１はシリコン酸化膜、１２は多結晶シリコ
ン膜、１３は表面保護膜である。
装置について、図２を参照しながら説明する。図２は本
発明の第２の実施例におけるＬ−ＰＮＰＴｒを有するバ
イポーラ型ＩＣの断面図である。図２において、図４に
示す従来例と同一箇所には同一符号を付して説明を省略
する。なお１１はシリコン酸化膜、１２は多結晶シリコ
ン膜、１３は表面保護膜である。
【００１７】図２に示すように第２の実施例では、Ｌ−
ＰＮＰＴｒのベース領域３の上にシリコン酸化膜１１を
介して多結晶シリコン膜１２を形成している。この構造
により、Ｌ−ＰＮＰＴｒの素子面積の縮小を図るために
エミッタ領域５の金属配線９を短縮してもベース領域３
の上の多結晶シリコン膜１２は金属配線９と同電位であ
るため寄生ＭＯＳ効果は抑制され、ベース領域３の表面
に反転層は形成されない。そのためにコレクタ−エミッ
タ間のリーク電流は防止される。すなわち、素子面積を
縮小してもリーク電流に起因する耐圧の劣化およびｈFE
の増加は生じない。
ＰＮＰＴｒのベース領域３の上にシリコン酸化膜１１を
介して多結晶シリコン膜１２を形成している。この構造
により、Ｌ−ＰＮＰＴｒの素子面積の縮小を図るために
エミッタ領域５の金属配線９を短縮してもベース領域３
の上の多結晶シリコン膜１２は金属配線９と同電位であ
るため寄生ＭＯＳ効果は抑制され、ベース領域３の表面
に反転層は形成されない。そのためにコレクタ−エミッ
タ間のリーク電流は防止される。すなわち、素子面積を
縮小してもリーク電流に起因する耐圧の劣化およびｈFE
の増加は生じない。
【００１８】次に本発明の半導体装置の製造方法につい
て、図３を参照しながら説明する。図３（ａ）〜（ｄ）
は本発明の一実施例におけるＬ−ＰＮＰＴｒを有するバ
イポーラ型ＩＣの製造方法を示す工程断面図である。図
３において、図２と同一箇所には同一符号を付して説明
を省略した。なお１４はエミッタ拡散窓、１５はレジス
ト膜、１６はレジスト膜である。
て、図３を参照しながら説明する。図３（ａ）〜（ｄ）
は本発明の一実施例におけるＬ−ＰＮＰＴｒを有するバ
イポーラ型ＩＣの製造方法を示す工程断面図である。図
３において、図２と同一箇所には同一符号を付して説明
を省略した。なお１４はエミッタ拡散窓、１５はレジス
ト膜、１６はレジスト膜である。
【００１９】まず図３（ａ）に示すように、Ｐ-形のＳ
ｉ基板１に周知の技術を用いてＮ+形の埋め込み層２と
ベース領域３となるＮ-形エピ成長層を順次形成した
後、このＳｉ基板１の分離領域４となるＰ+形拡散層を
形成する。次に熱酸化によりＳｉ基板１の表面に絶縁膜
であるシリコン酸化膜（以下ＳｉＯ2膜と略す）１１を
薄く形成した後、減圧ＣＶＤ法にてＳｉＯ2膜１１の上
に多結晶シリコン膜（以下Ｐｏｌｙ−Ｓｉ膜と略す）１
２を積層形成する。そして、ホトエッチ技術を用いてこ
のＳｉ基板１の所定領域にエミッタ拡散窓１４を有する
Ｐｏｌｙ−Ｓｉ膜１２を形成する。その後、ホトエッチ
技術を用いてエミッタ拡散窓１４とＰｏｌｙ−Ｓｉ膜１
２の一部を露出したレジスト膜１５を形成する。そし
て、このレジスト膜１５を注入マスクにしエミッタ拡散
窓１４を通してりん（Ｐ）を選択的にイオン注入する。
次に図３（ｂ）に示すように、Ｓｉ基板１に熱処理を施
し、ベース領域３のりんを拡散して活性ベース領域１０
となる高濃度のＮ形拡散層を形成する。次にホトエッチ
技術を用いてＰｏｌｙ−Ｓｉ膜１２を含んだ所定領域
（コレクタ領域になる）を開口したレジスト膜１６を形
成する。次にレジスト膜１６を注入マスクにしてボロン
（Ｂ）をイオン注入する。このイオン注入により、ボロ
ンがＰｏｌｙ−Ｓｉ膜１２に注入されると同時にＰｏｌ
ｙ−Ｓｉ膜１２を注入マスクにしてベース領域３である
Ｎ-形エピ層にも選択的に注入される。次に図３（ｃ）
に示すように、ＣＶＤ法によりＳｉ基板１の上に表面保
護膜１３になるＳｉＯ2膜を堆積する。次にＳｉ基板１
に熱処理を施し、ベース領域３のボロンを拡散してエミ
ッタ領域５になるＰ+形拡散層およびコレクタ領域６に
なるＰ+形拡散層を形成する。またこの時Ｐｏｌｙ−Ｓ
ｉ膜１２は注入されたボロンが熱処理で活性化されて導
体膜１２となる。次に図３（ｄ）に示すように、周知の
ホトエッチ技術を用いて表面保護膜１３にコンタクト窓
を開口する。この時、エミッタ領域５の上にはエミッタ
拡散窓１４よりも大きなコンタクト窓を設けて、導体膜
１２の一部を露出するようにる。次にアルミ合金配線
（Ａｌ−Ｓｉ）からなる金属配線９を形成してＬ−ＰＮ
ＰＴｒを一体化したＩＣが構成される。
ｉ基板１に周知の技術を用いてＮ+形の埋め込み層２と
ベース領域３となるＮ-形エピ成長層を順次形成した
後、このＳｉ基板１の分離領域４となるＰ+形拡散層を
形成する。次に熱酸化によりＳｉ基板１の表面に絶縁膜
であるシリコン酸化膜（以下ＳｉＯ2膜と略す）１１を
薄く形成した後、減圧ＣＶＤ法にてＳｉＯ2膜１１の上
に多結晶シリコン膜（以下Ｐｏｌｙ−Ｓｉ膜と略す）１
２を積層形成する。そして、ホトエッチ技術を用いてこ
のＳｉ基板１の所定領域にエミッタ拡散窓１４を有する
Ｐｏｌｙ−Ｓｉ膜１２を形成する。その後、ホトエッチ
技術を用いてエミッタ拡散窓１４とＰｏｌｙ−Ｓｉ膜１
２の一部を露出したレジスト膜１５を形成する。そし
て、このレジスト膜１５を注入マスクにしエミッタ拡散
窓１４を通してりん（Ｐ）を選択的にイオン注入する。
次に図３（ｂ）に示すように、Ｓｉ基板１に熱処理を施
し、ベース領域３のりんを拡散して活性ベース領域１０
となる高濃度のＮ形拡散層を形成する。次にホトエッチ
技術を用いてＰｏｌｙ−Ｓｉ膜１２を含んだ所定領域
（コレクタ領域になる）を開口したレジスト膜１６を形
成する。次にレジスト膜１６を注入マスクにしてボロン
（Ｂ）をイオン注入する。このイオン注入により、ボロ
ンがＰｏｌｙ−Ｓｉ膜１２に注入されると同時にＰｏｌ
ｙ−Ｓｉ膜１２を注入マスクにしてベース領域３である
Ｎ-形エピ層にも選択的に注入される。次に図３（ｃ）
に示すように、ＣＶＤ法によりＳｉ基板１の上に表面保
護膜１３になるＳｉＯ2膜を堆積する。次にＳｉ基板１
に熱処理を施し、ベース領域３のボロンを拡散してエミ
ッタ領域５になるＰ+形拡散層およびコレクタ領域６に
なるＰ+形拡散層を形成する。またこの時Ｐｏｌｙ−Ｓ
ｉ膜１２は注入されたボロンが熱処理で活性化されて導
体膜１２となる。次に図３（ｄ）に示すように、周知の
ホトエッチ技術を用いて表面保護膜１３にコンタクト窓
を開口する。この時、エミッタ領域５の上にはエミッタ
拡散窓１４よりも大きなコンタクト窓を設けて、導体膜
１２の一部を露出するようにる。次にアルミ合金配線
（Ａｌ−Ｓｉ）からなる金属配線９を形成してＬ−ＰＮ
ＰＴｒを一体化したＩＣが構成される。
【００２０】本実施例の製造方法によれば、基準となる
エミッタ拡散窓１４を有するＰｏｌｙ−Ｓｉ膜１２を形
成した後、これを拡散マスクにして２回の選択拡散を施
すことによりベース領域３に活性ベース領域１０および
エミッタ領域５を順次自己整合的に形成できる。したが
って、通常の製造技術を用いてエミッタ領域５に接合す
る活性ベース領域１０の幅を狭くしかも精度良く形成で
きるので、Ｌ−ＰＮＰＴｒのベース幅を縮小できる。そ
して、エミッタ領域５を形成する際に、拡散マスクに用
いたＰｏｌｙ−Ｓｉ膜１２自身が導体膜となり、しかも
ベース領域３の上にＳｉＯ2膜１１を介して自己整合的
に形成できる。したがって、工程を付加することなくベ
ース領域３の上だけに導体膜１２を無駄なくしかもその
幅を小さく形成できるので、Ｌ−ＰＮＰＴｒの素子面積
を縮小できる。
エミッタ拡散窓１４を有するＰｏｌｙ−Ｓｉ膜１２を形
成した後、これを拡散マスクにして２回の選択拡散を施
すことによりベース領域３に活性ベース領域１０および
エミッタ領域５を順次自己整合的に形成できる。したが
って、通常の製造技術を用いてエミッタ領域５に接合す
る活性ベース領域１０の幅を狭くしかも精度良く形成で
きるので、Ｌ−ＰＮＰＴｒのベース幅を縮小できる。そ
して、エミッタ領域５を形成する際に、拡散マスクに用
いたＰｏｌｙ−Ｓｉ膜１２自身が導体膜となり、しかも
ベース領域３の上にＳｉＯ2膜１１を介して自己整合的
に形成できる。したがって、工程を付加することなくベ
ース領域３の上だけに導体膜１２を無駄なくしかもその
幅を小さく形成できるので、Ｌ−ＰＮＰＴｒの素子面積
を縮小できる。
【００２１】なお、以上の実施例はバイポーラ型ＩＣを
用いて説明したが、デジタル混載型のバイポーラ・ＣＭ
ＯＳ型ＩＣに一体化するＬ−ＰＮＰＴｒに適用しても同
様の効果が得られるのは言うまでもない。
用いて説明したが、デジタル混載型のバイポーラ・ＣＭ
ＯＳ型ＩＣに一体化するＬ−ＰＮＰＴｒに適用しても同
様の効果が得られるのは言うまでもない。
【００２２】また、以上の実施例はＰＮＰ形の横形トラ
ンジスタについて説明したが、ＮＰＮ形の横形トランジ
スタに適用しても同様の効果が得られるのは言うまでも
ない。
ンジスタについて説明したが、ＮＰＮ形の横形トランジ
スタに適用しても同様の効果が得られるのは言うまでも
ない。
【００２３】
【発明の効果】以上のように本発明は、エミッタに接合
する高濃度の活性ベース領域とベース領域の絶縁膜上に
導体膜を設けることにより、横形トランジスタのベース
幅の縮小と素子面積の低減を達成でき、しかも簡易な構
成で製造できるので、横形トランジスタの性能向上と価
格の低減が可能な優れた半導体装置を実現できるもので
ある。
する高濃度の活性ベース領域とベース領域の絶縁膜上に
導体膜を設けることにより、横形トランジスタのベース
幅の縮小と素子面積の低減を達成でき、しかも簡易な構
成で製造できるので、横形トランジスタの性能向上と価
格の低減が可能な優れた半導体装置を実現できるもので
ある。
【図１】本発明の第１の実施例における半導体装置の断
面図
面図
【図２】本発明の第２の実施例における半導体装置の断
面図
面図
【図３】（ａ）〜（ｄ）は本発明の一実施例における半
導体装置の製造方法を示す工程断面図
導体装置の製造方法を示す工程断面図
【図４】従来の半導体装置の断面図
１ Ｓｉ基板（半導体基板） ３ ベース領域 ５ エミッタ領域 ６ コレクタ領域 １０ 活性ベース領域
Claims (4)
- 【請求項１】 一方導電形のベース領域を有する半導体
基板と、前記半導体基板の一主面の所定領域に形成され
た他方導電形のエミッタ領域と、前記エミッタ領域に対
向して形成された他方導電形のコレクタ領域とを備え、
前記エミッタ領域と接合するベース領域にそのベース領
域よりも高濃度の一方導電形の活性ベース領域が形成さ
れてなる半導体装置。 - 【請求項２】 一方導電形のベース領域を有する半導体
基板と、前記半導体基板の一主面の所定領域に形成され
た他方導電形のエミッタ領域と、前記エミッタ領域に対
向して形成された他方導電形のコレクタ領域とを備え、
前記エミッタ領域を取り囲むベース領域上に絶縁膜と導
体膜が積層形成され、前記導体膜の一部がエミッタ金属
配線に接続されてなる半導体装置。 - 【請求項３】 一方導電形のベース領域を有する半導体
基板に絶縁膜を形成する工程と、前記絶縁膜が形成され
た半導体基板の所定領域にエミッタ拡散窓を有する半導
体膜を形成する工程と、前記エミッタ拡散窓を通して前
記ベース領域にそのベース領域よりも高濃度の一方導電
形の活性ベース領域を選択的に形成する工程と、前記半
導体膜を拡散マスクにしてエミッタ領域およびコレクタ
領域を選択的に形成するととともに前記半導体膜に不純
物を拡散して導体膜となす工程と、前記半導体基板上に
表面保護膜を形成する工程と、前記表面保護膜に前記エ
ミッタ拡散窓より大きなコンタクト窓を開口する工程
と、前記エミッタ領域に接続するとともに前記導体膜の
一部に接続する金属配線を形成する工程とを有する半導
体装置の製造方法。 - 【請求項４】 半導体膜が多結晶シリコン膜である請求
項３記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3330197A JPH05166820A (ja) | 1991-12-13 | 1991-12-13 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3330197A JPH05166820A (ja) | 1991-12-13 | 1991-12-13 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05166820A true JPH05166820A (ja) | 1993-07-02 |
Family
ID=18229922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3330197A Pending JPH05166820A (ja) | 1991-12-13 | 1991-12-13 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05166820A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020083107A (ko) * | 2001-04-25 | 2002-11-01 | 산켄덴키 가부시키가이샤 | 경사 베이스 영역을 갖는 횡형 트랜지스터, 반도체집적회로 및 그 제조방법 |
| JP2005191388A (ja) * | 2003-12-26 | 2005-07-14 | Mitsumi Electric Co Ltd | ラテラルｐｎｐトランジスタ |
-
1991
- 1991-12-13 JP JP3330197A patent/JPH05166820A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020083107A (ko) * | 2001-04-25 | 2002-11-01 | 산켄덴키 가부시키가이샤 | 경사 베이스 영역을 갖는 횡형 트랜지스터, 반도체집적회로 및 그 제조방법 |
| JP2005191388A (ja) * | 2003-12-26 | 2005-07-14 | Mitsumi Electric Co Ltd | ラテラルｐｎｐトランジスタ |
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