JPH11251240A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH11251240A JPH11251240A JP4698098A JP4698098A JPH11251240A JP H11251240 A JPH11251240 A JP H11251240A JP 4698098 A JP4698098 A JP 4698098A JP 4698098 A JP4698098 A JP 4698098A JP H11251240 A JPH11251240 A JP H11251240A
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Abstract
(57)【要約】
【課題】 Ｊ−ＦＥＴの相互コンダクタンスの向上と耐
圧低下の防止を両立した上で、バイポーラトランジスタ
とＪ−ＦＥの集積化を可能にした半導体装置を提供す
る。 【解決手段】 Ｊ−ＦＥＴの上部ゲート領域になるＰ形
拡散層１５ｂはバイポーラトランジスタの活性ベースに
なるＰ形拡散層１５ａと同時に浅く形成する。チャンネ
ル領域になるＮ-形半導体層４は十分に厚いので、相互
コンダクタンスは向上できる。そして、チャンネル領域
と基板間のＰＮ接合は互いに低濃度なので耐圧低下を防
止できる。
圧低下の防止を両立した上で、バイポーラトランジスタ
とＪ−ＦＥの集積化を可能にした半導体装置を提供す
る。 【解決手段】 Ｊ−ＦＥＴの上部ゲート領域になるＰ形
拡散層１５ｂはバイポーラトランジスタの活性ベースに
なるＰ形拡散層１５ａと同時に浅く形成する。チャンネ
ル領域になるＮ-形半導体層４は十分に厚いので、相互
コンダクタンスは向上できる。そして、チャンネル領域
と基板間のＰＮ接合は互いに低濃度なので耐圧低下を防
止できる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＩＣ等の半導体装
置内に集積化される接合型電界効果トランジスタ（以
下、Ｊ−ＦＥＴと略す）、およびその製造方法に関する
ものである。
置内に集積化される接合型電界効果トランジスタ（以
下、Ｊ−ＦＥＴと略す）、およびその製造方法に関する
ものである。
【０００２】
【従来の技術】一般に、テレビ、ラジオなどの受信機
や、携帯電話などの通信機器には、バイポーラ型ＩＣが
広く用いられている。近年、利用する電波の周波数が高
まる一方で、ＩＣの多機能化が進められており、超高周
波用のＮＰＮトランジスタ（以下、ＮＰＮＴｒと略す）
を集積化したＩＣの高耐圧化を図るために、同じＩＣ内
にＪ−ＦＥＴを集積化した超高周波用のＩＣが開発され
ている。
や、携帯電話などの通信機器には、バイポーラ型ＩＣが
広く用いられている。近年、利用する電波の周波数が高
まる一方で、ＩＣの多機能化が進められており、超高周
波用のＮＰＮトランジスタ（以下、ＮＰＮＴｒと略す）
を集積化したＩＣの高耐圧化を図るために、同じＩＣ内
にＪ−ＦＥＴを集積化した超高周波用のＩＣが開発され
ている。
【０００３】超高周波用ＮＰＮＴｒと横型のＪ−ＦＥＴ
を集積化したＩＣについては、先行例として特開平４−
２９１９５２号公報に示されたものがあり、以下に説明
する。図８は従来のＩＣの断面構造図であり、ＮＰＮＴ
ｒの形成領域２４とＪ−ＦＥＴの形成領域２５とは素子
分離領域３３で分離されている。そして、ＮＰＮＴｒの
形成領域２４には、半導体基板３２の上層にコレクタ拡
散層３５を形成し、その上に形成されたエピタキシャル
層３１に分離領域３８を挟んでベース拡散層３６とコレ
クタウォール拡散層３９とを形成し、ベース拡散層３６
の上層の一部にエミッタ拡散層３７を形成する。
を集積化したＩＣについては、先行例として特開平４−
２９１９５２号公報に示されたものがあり、以下に説明
する。図８は従来のＩＣの断面構造図であり、ＮＰＮＴ
ｒの形成領域２４とＪ−ＦＥＴの形成領域２５とは素子
分離領域３３で分離されている。そして、ＮＰＮＴｒの
形成領域２４には、半導体基板３２の上層にコレクタ拡
散層３５を形成し、その上に形成されたエピタキシャル
層３１に分離領域３８を挟んでベース拡散層３６とコレ
クタウォール拡散層３９とを形成し、ベース拡散層３６
の上層の一部にエミッタ拡散層３７を形成する。
【０００４】一方、Ｊ−ＦＥＴの形成領域２５には、半
導体基板３２の上層に下部ゲート拡散層４０を形成し、
それに接続するチャンネル形成領域４１をエピタキシャ
ル層３１に形成し、その上面に上部ゲート拡散層４２を
形成して、それらの両側にソース拡散層４３とドレイン
拡散層４４を形成する。
導体基板３２の上層に下部ゲート拡散層４０を形成し、
それに接続するチャンネル形成領域４１をエピタキシャ
ル層３１に形成し、その上面に上部ゲート拡散層４２を
形成して、それらの両側にソース拡散層４３とドレイン
拡散層４４を形成する。
【０００５】以上のように構成された従来のＩＣでは、
ＮＰＮＴｒを形成するために必要な拡散工程に、Ｐ+形
下部ゲート拡散層４０を形成するための工程と、Ｎ形チ
ャンネル形成領域４１を形成するための工程とを追加す
ることによって、高耐圧で高相互コンダクタンスを有す
るＪ−ＦＥＴの集積化を実現している。
ＮＰＮＴｒを形成するために必要な拡散工程に、Ｐ+形
下部ゲート拡散層４０を形成するための工程と、Ｎ形チ
ャンネル形成領域４１を形成するための工程とを追加す
ることによって、高耐圧で高相互コンダクタンスを有す
るＪ−ＦＥＴの集積化を実現している。
【０００６】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では以下に述べる課題を有していた。
来の構成では以下に述べる課題を有していた。
【０００７】従来例では、Ｊ−ＦＥＴの上部ゲート拡散
層４２はＮＰＮＴｒの外部ベースになるベース拡散層３
６と同一工程で形成されるので活性ベース領域（エミッ
タ拡散層３７直下のベース領域）に比べて深くなる。そ
の上、ドレイン電流を効果的に制御するために下部ゲー
ト拡散層４０も設けているので、上下のゲートに挟まれ
たチャンネル形成領域４１の厚さは元のエピタキシャル
層３１に比べておよそ半分程度に狭くなっている。Ｊ−
ＦＥＴの相互コンダクタンスは、チャンネル領域の厚さ
とその不純物濃度に比例する関係にある。従って、この
ようにチャンネル領域が狭くなった場合には、不純物濃
度を元のエピタキシャル層３１に比べて高くし、相互コ
ンダクタンスの低下を防止する必要がある。しかし、チ
ャンネル領域の不純物濃度を高くすると、ゲート−チャ
ンネル（およびドレイン）間の耐圧が低下する。
層４２はＮＰＮＴｒの外部ベースになるベース拡散層３
６と同一工程で形成されるので活性ベース領域（エミッ
タ拡散層３７直下のベース領域）に比べて深くなる。そ
の上、ドレイン電流を効果的に制御するために下部ゲー
ト拡散層４０も設けているので、上下のゲートに挟まれ
たチャンネル形成領域４１の厚さは元のエピタキシャル
層３１に比べておよそ半分程度に狭くなっている。Ｊ−
ＦＥＴの相互コンダクタンスは、チャンネル領域の厚さ
とその不純物濃度に比例する関係にある。従って、この
ようにチャンネル領域が狭くなった場合には、不純物濃
度を元のエピタキシャル層３１に比べて高くし、相互コ
ンダクタンスの低下を防止する必要がある。しかし、チ
ャンネル領域の不純物濃度を高くすると、ゲート−チャ
ンネル（およびドレイン）間の耐圧が低下する。
【０００８】また、ドレイン拡散層４４はＮＰＮＴｒの
コレクタウォール拡散層３９と同一工程で形成するの
で、エピタキシャル層３１より深くなり半導体基板３２
に達している。この場合、このドレイン−基板（ボトム
ゲート）間の耐圧は平坦なエピタキシャル層−基板間の
耐圧よりも相当に低くなる。つまり、従来の構成では相
互コンダクタンスを向上するという利点を有す反面、Ｊ
−ＦＥＴの耐圧を低下するという欠点を有する。
コレクタウォール拡散層３９と同一工程で形成するの
で、エピタキシャル層３１より深くなり半導体基板３２
に達している。この場合、このドレイン−基板（ボトム
ゲート）間の耐圧は平坦なエピタキシャル層−基板間の
耐圧よりも相当に低くなる。つまり、従来の構成では相
互コンダクタンスを向上するという利点を有す反面、Ｊ
−ＦＥＴの耐圧を低下するという欠点を有する。
【０００９】本発明の目的は、上記従来の問題点を解決
するもので、Ｊ−ＦＥＴの相互コンダクタンスの向上と
耐圧低下を防止することが可能な半導体装置およびその
製造方法を提供することである。
するもので、Ｊ−ＦＥＴの相互コンダクタンスの向上と
耐圧低下を防止することが可能な半導体装置およびその
製造方法を提供することである。
【００１０】
【課題を解決するための手段】この目的を達成するため
に請求項１に記載の本発明の半導体装置は、チャンネル
領域になる一方導電形の半導体層を一主面に有する半導
体基板と、前記半導体層内の所定領域に形成され上部ゲ
ート領域になる他方導電形の第１の拡散層と、前記第１
の拡散層を挟んだ両側に形成されソース領域およびドレ
イン領域になる一方導電形の第２の拡散層とを備えた接
合型電界効果トランジスタを集積化する半導体装置であ
って、前記半導体基板に形成されるバイポーラ型トラン
ジスタの活性ベース領域と同一の拡散層で前記上部ゲー
ト領域を構成している。
に請求項１に記載の本発明の半導体装置は、チャンネル
領域になる一方導電形の半導体層を一主面に有する半導
体基板と、前記半導体層内の所定領域に形成され上部ゲ
ート領域になる他方導電形の第１の拡散層と、前記第１
の拡散層を挟んだ両側に形成されソース領域およびドレ
イン領域になる一方導電形の第２の拡散層とを備えた接
合型電界効果トランジスタを集積化する半導体装置であ
って、前記半導体基板に形成されるバイポーラ型トラン
ジスタの活性ベース領域と同一の拡散層で前記上部ゲー
ト領域を構成している。
【００１１】この構成によれば、バイポーラ型トランジ
スタの活性ベース領域と同様に上部ゲート領域の第１の
拡散層は浅くなり、上部ゲート領域下のチャンネル領域
の実効的な半導体層が厚くなるので、耐圧の低下を防止
した上で相互コンダクタンスを大きくできる。
スタの活性ベース領域と同様に上部ゲート領域の第１の
拡散層は浅くなり、上部ゲート領域下のチャンネル領域
の実効的な半導体層が厚くなるので、耐圧の低下を防止
した上で相互コンダクタンスを大きくできる。
【００１２】また、請求項３に記載の本発明の半導体装
置は、一方導電形の半導体層を一主面に有する半導体基
板と、前記半導体層内の所定領域に形成され上部ゲート
領域になる他方導電形で第１の拡散層と、前記第１の拡
散層の両側に形成されソース領域およびドレイン領域に
なる一方導電形の第２の拡散層と、少なくとも前記第１
の拡散層より下に位置して前記半導体層内でチャンネル
領域になる前記半導体層よりも高濃度な一方導電形の第
３の拡散層とを備えた接合型電界効果トランジスタを集
積化する半導体装置であって、前記半導体基板上に形成
されるバイポーラ型トランジスタの活性ベース領域の直
下に接して形成される埋め込みコレクタ領域と同一の拡
散層で前記チャンネル領域を構成している。
置は、一方導電形の半導体層を一主面に有する半導体基
板と、前記半導体層内の所定領域に形成され上部ゲート
領域になる他方導電形で第１の拡散層と、前記第１の拡
散層の両側に形成されソース領域およびドレイン領域に
なる一方導電形の第２の拡散層と、少なくとも前記第１
の拡散層より下に位置して前記半導体層内でチャンネル
領域になる前記半導体層よりも高濃度な一方導電形の第
３の拡散層とを備えた接合型電界効果トランジスタを集
積化する半導体装置であって、前記半導体基板上に形成
されるバイポーラ型トランジスタの活性ベース領域の直
下に接して形成される埋め込みコレクタ領域と同一の拡
散層で前記チャンネル領域を構成している。
【００１３】この構成によれば、超高周波バイポーラ型
トランジスタの埋め込みコレクタ領域と同様に、少なく
とも上部ゲート領域より下に位置する第３の拡散層は半
導体層よりも高濃度になり、上部ゲート領域下の実効的
なチャンネル領域の不純物濃度は高くなるが、この第３
の拡散層の下には低濃度の半導体層があるので耐圧低下
を防止した上でその相互コンダクタンスは向上する。
トランジスタの埋め込みコレクタ領域と同様に、少なく
とも上部ゲート領域より下に位置する第３の拡散層は半
導体層よりも高濃度になり、上部ゲート領域下の実効的
なチャンネル領域の不純物濃度は高くなるが、この第３
の拡散層の下には低濃度の半導体層があるので耐圧低下
を防止した上でその相互コンダクタンスは向上する。
【００１４】そして、請求項５に記載の本発明の製造方
法は、他方導電形の半導体基板の一主面に一方導電形の
半導体層を形成する工程と、前記半導体層の所定深さに
チャンネル領域になる前記半導体層よりも高濃度な一方
導電形の第３の拡散層を形成する工程と、前記半導体層
の所定領域に上部ゲート領域になる他方導電形で第１の
拡散層を形成する工程と、前記第１の拡散層を挟んだ両
側にソースおよびドレイン領域になる一方導電形の第２
の拡散層を形成する工程とによって接合型電界効果トラ
ンジスタを集積化する半導体装置の製造方法であって、
前記チャンネル領域は前記半導体基板上に形成されるバ
イポーラ型トランジスタの活性ベース領域の直下に埋め
込みコレクタ領域を形成する第３の拡散層と同一工程で
形成され、前記上部ゲート領域は前記バイポーラ型トラ
ンジスタの活性ベース領域になる第１の拡散層と同一工
程で形成される構成である。
法は、他方導電形の半導体基板の一主面に一方導電形の
半導体層を形成する工程と、前記半導体層の所定深さに
チャンネル領域になる前記半導体層よりも高濃度な一方
導電形の第３の拡散層を形成する工程と、前記半導体層
の所定領域に上部ゲート領域になる他方導電形で第１の
拡散層を形成する工程と、前記第１の拡散層を挟んだ両
側にソースおよびドレイン領域になる一方導電形の第２
の拡散層を形成する工程とによって接合型電界効果トラ
ンジスタを集積化する半導体装置の製造方法であって、
前記チャンネル領域は前記半導体基板上に形成されるバ
イポーラ型トランジスタの活性ベース領域の直下に埋め
込みコレクタ領域を形成する第３の拡散層と同一工程で
形成され、前記上部ゲート領域は前記バイポーラ型トラ
ンジスタの活性ベース領域になる第１の拡散層と同一工
程で形成される構成である。
【００１５】本発明の構成によれば、超高周波バイポー
ラ型トランジスタの埋め込みコレクタ領域や活性ベース
領域の形成と同時に、Ｊ−ＦＥＴの実効的なチャンネル
領域の第３の拡散層や上部ゲート領域の第１の拡散層を
形成できるので、少なくとも上部ゲート領域より下に位
置する第３の拡散層は本来の半導体層よりも高濃度にな
り、しかも上部ゲート領域の第１の拡散層は浅くなる。
したがって、上部ゲート領域下の実効的なチャンネル領
域の不純物濃度は高く、しかも第３の拡散層の下には低
濃度の半導体層があるので耐圧低下を防止した上でその
相互コンダクタンスは向上する。つまり、超高周波用の
バイポーラ型トランジスタと同一の製造工程で製造で
き、高耐圧でしかも高相互コンダクタンスを有する横型
のＪ−ＦＥＴを集積化できる。
ラ型トランジスタの埋め込みコレクタ領域や活性ベース
領域の形成と同時に、Ｊ−ＦＥＴの実効的なチャンネル
領域の第３の拡散層や上部ゲート領域の第１の拡散層を
形成できるので、少なくとも上部ゲート領域より下に位
置する第３の拡散層は本来の半導体層よりも高濃度にな
り、しかも上部ゲート領域の第１の拡散層は浅くなる。
したがって、上部ゲート領域下の実効的なチャンネル領
域の不純物濃度は高く、しかも第３の拡散層の下には低
濃度の半導体層があるので耐圧低下を防止した上でその
相互コンダクタンスは向上する。つまり、超高周波用の
バイポーラ型トランジスタと同一の製造工程で製造で
き、高耐圧でしかも高相互コンダクタンスを有する横型
のＪ−ＦＥＴを集積化できる。
【００１６】
【発明の実施の形態】以下、本発明の第１の実施形態に
ついて、図１を参照しながら説明する。
ついて、図１を参照しながら説明する。
【００１７】図１は本発明の第１の実施形態における横
型のＪ−ＦＥＴを集積化したＩＣの断面構造図を示すも
のである。図１において、１はＰ-形単結晶シリコン基
板（以下、半導体基板と略す）、２はＮＰＮＴｒのＮ+
形コレクタ埋め込み層、３はＰ+形チャンネルストッパ
ー層（以下、チャンスト層と略す）、４はＮＰＮＴｒの
コレクタおよびＪ−ＦＥＴのチャンネル領域になるＮ-
形エピタキシャル層（以下、半導体層と略す）、５は分
離領域のシリコン酸化膜（以下、ＳｉＯ2膜と略す）、
６はＮＰＮＴｒのコレクタウォールになるＮ+形拡散
層、７はＮＰＮＴｒのベース引き出し電極になるＰ+形
の多結晶シリコン膜、８は層間絶縁膜になるＣＶＤ−Ｓ
ｉＯ2膜、９は表面保護膜になるＳｉＯ2膜、１０はＮＰ
ＮＴｒの外部ベースになるＰ+形拡散層、１１は耐湿性
を改善するための表面保護膜になるシリコン窒化膜（以
下、Ｓｉ3Ｎ4膜と略す）、１２は超高周波ＮＰＮＴｒの
自己整合形成に使用するためのサイドウォールを形成す
る多結晶シリコン膜、１４ａはＮＰＮＴｒのエミッタ電
極になる多結晶シリコン膜、１４ｂはＮＰＮＴｒのコレ
クタ電極になる多結晶シリコン膜、１４ｃはＪ−ＦＥＴ
のゲート電極になる多結晶シリコン膜、１４ｄはＪ−Ｆ
ＥＴのソースおよびドレイン電極になる多結晶シリコン
膜、１５ａはＮＰＮＴｒの活性ベースになるＰ形拡散
層、１５ｂはＪ−ＦＥＴの上部ゲートになるＰ形拡散
層、１６ａはＮＰＮＴｒのエミッタ領域になるＮ+形拡
散層、１６ｂはＮＰＮＴｒのコレクタコンタクト領域に
なるＮ+形拡散層、１６ｃはＪ−ＦＥＴのソースおよび
ドレインになるＮ+形拡散層、１７は層間絶縁膜になる
ＣＶＤ−ＳｉＯ2膜、１８は金属配線になるアルミニウ
ム合金配線（Ａｌ−Ｓｉ−Ｃｕ）である。
型のＪ−ＦＥＴを集積化したＩＣの断面構造図を示すも
のである。図１において、１はＰ-形単結晶シリコン基
板（以下、半導体基板と略す）、２はＮＰＮＴｒのＮ+
形コレクタ埋め込み層、３はＰ+形チャンネルストッパ
ー層（以下、チャンスト層と略す）、４はＮＰＮＴｒの
コレクタおよびＪ−ＦＥＴのチャンネル領域になるＮ-
形エピタキシャル層（以下、半導体層と略す）、５は分
離領域のシリコン酸化膜（以下、ＳｉＯ2膜と略す）、
６はＮＰＮＴｒのコレクタウォールになるＮ+形拡散
層、７はＮＰＮＴｒのベース引き出し電極になるＰ+形
の多結晶シリコン膜、８は層間絶縁膜になるＣＶＤ−Ｓ
ｉＯ2膜、９は表面保護膜になるＳｉＯ2膜、１０はＮＰ
ＮＴｒの外部ベースになるＰ+形拡散層、１１は耐湿性
を改善するための表面保護膜になるシリコン窒化膜（以
下、Ｓｉ3Ｎ4膜と略す）、１２は超高周波ＮＰＮＴｒの
自己整合形成に使用するためのサイドウォールを形成す
る多結晶シリコン膜、１４ａはＮＰＮＴｒのエミッタ電
極になる多結晶シリコン膜、１４ｂはＮＰＮＴｒのコレ
クタ電極になる多結晶シリコン膜、１４ｃはＪ−ＦＥＴ
のゲート電極になる多結晶シリコン膜、１４ｄはＪ−Ｆ
ＥＴのソースおよびドレイン電極になる多結晶シリコン
膜、１５ａはＮＰＮＴｒの活性ベースになるＰ形拡散
層、１５ｂはＪ−ＦＥＴの上部ゲートになるＰ形拡散
層、１６ａはＮＰＮＴｒのエミッタ領域になるＮ+形拡
散層、１６ｂはＮＰＮＴｒのコレクタコンタクト領域に
なるＮ+形拡散層、１６ｃはＪ−ＦＥＴのソースおよび
ドレインになるＮ+形拡散層、１７は層間絶縁膜になる
ＣＶＤ−ＳｉＯ2膜、１８は金属配線になるアルミニウ
ム合金配線（Ａｌ−Ｓｉ−Ｃｕ）である。
【００１８】以上の構成によれば、Ｊ−ＦＥＴの上部ゲ
ート領域になるＰ形拡散層１５ｂが超高周波用のＮＰＮ
Ｔｒの活性ベースになるＰ形拡散層１５ａと同様に約
０．１〜０．２μｍ程度の深さに浅く形成できる。こう
すると、ＮＰＮＴｒの高周波特性である遮断周波数（以
下、ｆTと略す）が向上するため、エピ厚を約１μｍ程
度に薄くしても、上部ゲート領域下のチャンネル領域に
なるＮ-形半導体層４は十分に厚いので、Ｊ−ＦＥＴの
相互コンダクタンス（以下、ｇｍと略す）を向上するこ
とができる。また、Ｐ形拡散層１５ｂは浅く、Ｎ-形半
導体層４の不純物濃度も低いのでその接合容量は小さ
い。したがって、Ｊ−ＦＥＴのゲート入力容量も低減で
きる。
ート領域になるＰ形拡散層１５ｂが超高周波用のＮＰＮ
Ｔｒの活性ベースになるＰ形拡散層１５ａと同様に約
０．１〜０．２μｍ程度の深さに浅く形成できる。こう
すると、ＮＰＮＴｒの高周波特性である遮断周波数（以
下、ｆTと略す）が向上するため、エピ厚を約１μｍ程
度に薄くしても、上部ゲート領域下のチャンネル領域に
なるＮ-形半導体層４は十分に厚いので、Ｊ−ＦＥＴの
相互コンダクタンス（以下、ｇｍと略す）を向上するこ
とができる。また、Ｐ形拡散層１５ｂは浅く、Ｎ-形半
導体層４の不純物濃度も低いのでその接合容量は小さ
い。したがって、Ｊ−ＦＥＴのゲート入力容量も低減で
きる。
【００１９】そして、Ｊ−ＦＥＴのチャンネル領域と基
板（バックゲート）間のＰＮ接合は、従来例で設けてい
た不純物濃度の高い拡散層は無く、互いに低濃度のＰ-
形半導体基板１とＮ-形半導体層４で構成しているの
で、ドレインに高い電圧を印加してもドレイン−基板間
の空乏層は十分に広がり、電界の集中が緩和され、耐圧
の低下を防止することができる。
板（バックゲート）間のＰＮ接合は、従来例で設けてい
た不純物濃度の高い拡散層は無く、互いに低濃度のＰ-
形半導体基板１とＮ-形半導体層４で構成しているの
で、ドレインに高い電圧を印加してもドレイン−基板間
の空乏層は十分に広がり、電界の集中が緩和され、耐圧
の低下を防止することができる。
【００２０】次に、本発明の第２の実施形態について、
図２を参照しながら説明する。図２は本発明の第２の実
施形態における横型のＪ−ＦＥＴを集積化したＩＣの断
面構造図を示すものである。図２において、第１の実施
形態の図１と共通の要素は同じ番号を用いており、１は
Ｐ-形半導体基板、２はＮＰＮＴｒのＮ+形コレクタ埋め
込み層、３はＰ+形チャンスト層、４はＮＰＮＴｒのコ
レクタおよびＪ−ＦＥＴのチャンネル領域になるＮ-形
半導体層、５は分離領域のＳｉＯ2膜、６はＮＰＮＴｒ
のコレクタウォールになるＮ+形拡散層、７はＮＰＮＴ
ｒのベース引き出し電極になるＰ+形多結晶シリコン
膜、８は層間絶縁膜になるＣＶＤ−ＳｉＯ2膜、９は表
面保護膜になるＳｉＯ2膜、１０はＮＰＮＴｒの外部ベ
ースになるＰ+形拡散層、１１は耐湿性を改善するため
の表面保護膜になるＳｉ3Ｎ4膜、１２は超高周波ＮＰＮ
Ｔｒを自己整合的に形成するためのスペーサーになるサ
イドウォールの多結晶シリコン膜、１３ａと１３ｂはＮ
ＰＮＴｒの埋め込みコレクタ領域およびＪ−ＦＥＴの実
効的なチャンネル領域になるＮ形拡散層、１４ａはＮＰ
ＮＴｒのエミッタ電極になる多結晶シリコン膜、１４ｂ
はＮＰＮＴｒのコレクタ電極になる多結晶シリコン膜、
１４ｃはＪ−ＦＥＴのゲート電極になる多結晶シリコン
膜、１４ｄはＪ−ＦＥＴのソースおよびドレイン電極に
なる多結晶シリコン膜、１５ａはＮＰＮＴｒの活性ベー
スになるＰ形拡散層、１５ｂはＪ−ＦＥＴの上部ゲート
になるＰ形拡散層、１６ａはＮＰＮＴｒのエミッタ領域
になるＮ+形拡散層、１６ｂはコレクタコンタクト領域
になるＮ+形拡散層、１６ｃはＪ−ＦＥＴのソースおよ
びドレインになるＮ+形拡散層、１７は層間絶縁膜にな
るＣＶＤ−ＳｉＯ2膜、１８は金属配線になるアルミニ
ウム合金配線（Ａｌ−Ｓｉ−Ｃｕ）である。
図２を参照しながら説明する。図２は本発明の第２の実
施形態における横型のＪ−ＦＥＴを集積化したＩＣの断
面構造図を示すものである。図２において、第１の実施
形態の図１と共通の要素は同じ番号を用いており、１は
Ｐ-形半導体基板、２はＮＰＮＴｒのＮ+形コレクタ埋め
込み層、３はＰ+形チャンスト層、４はＮＰＮＴｒのコ
レクタおよびＪ−ＦＥＴのチャンネル領域になるＮ-形
半導体層、５は分離領域のＳｉＯ2膜、６はＮＰＮＴｒ
のコレクタウォールになるＮ+形拡散層、７はＮＰＮＴ
ｒのベース引き出し電極になるＰ+形多結晶シリコン
膜、８は層間絶縁膜になるＣＶＤ−ＳｉＯ2膜、９は表
面保護膜になるＳｉＯ2膜、１０はＮＰＮＴｒの外部ベ
ースになるＰ+形拡散層、１１は耐湿性を改善するため
の表面保護膜になるＳｉ3Ｎ4膜、１２は超高周波ＮＰＮ
Ｔｒを自己整合的に形成するためのスペーサーになるサ
イドウォールの多結晶シリコン膜、１３ａと１３ｂはＮ
ＰＮＴｒの埋め込みコレクタ領域およびＪ−ＦＥＴの実
効的なチャンネル領域になるＮ形拡散層、１４ａはＮＰ
ＮＴｒのエミッタ電極になる多結晶シリコン膜、１４ｂ
はＮＰＮＴｒのコレクタ電極になる多結晶シリコン膜、
１４ｃはＪ−ＦＥＴのゲート電極になる多結晶シリコン
膜、１４ｄはＪ−ＦＥＴのソースおよびドレイン電極に
なる多結晶シリコン膜、１５ａはＮＰＮＴｒの活性ベー
スになるＰ形拡散層、１５ｂはＪ−ＦＥＴの上部ゲート
になるＰ形拡散層、１６ａはＮＰＮＴｒのエミッタ領域
になるＮ+形拡散層、１６ｂはコレクタコンタクト領域
になるＮ+形拡散層、１６ｃはＪ−ＦＥＴのソースおよ
びドレインになるＮ+形拡散層、１７は層間絶縁膜にな
るＣＶＤ−ＳｉＯ2膜、１８は金属配線になるアルミニ
ウム合金配線（Ａｌ−Ｓｉ−Ｃｕ）である。
【００２１】以上のように構成された第２の実施形態に
よれば、Ｊ−ＦＥＴの上部ゲート領域より下に位置する
Ｎ-形半導体層４内に実効的なチャンネル領域になるＮ
形拡散層１３ｂが超高周波ＮＰＮＴｒの埋め込みコレク
タ領域になるＮ形拡散層１３ａと同様に約０．２〜０．
５μｍ程度の深さに形成できる。この場合、ＮＰＮＴｒ
のベース広がり効果（カーク効果）を抑制してＮＰＮＴ
ｒのｆTの向上を図るために、埋め込みコレクタのＮ形
拡散層１３ａの不純物濃度はＮ-形半導体層４の不純物
濃度（約５〜１０×１０15ｃｍ-3程度）よりも約５〜２
０倍高くしている。こうすると、実効的なチャンネル領
域のＮ形拡散層１３ｂはＮ-形半導体層４よりも不純物
濃度は高くなり、しかも第１の実施形態と同様にこの実
効的なチャンネル領域のＮ形拡散層１３ｂ下のＮ-形半
導体層４は十分に厚いので、Ｊ−ＦＥＴのｇｍを大幅に
向上することができる。
よれば、Ｊ−ＦＥＴの上部ゲート領域より下に位置する
Ｎ-形半導体層４内に実効的なチャンネル領域になるＮ
形拡散層１３ｂが超高周波ＮＰＮＴｒの埋め込みコレク
タ領域になるＮ形拡散層１３ａと同様に約０．２〜０．
５μｍ程度の深さに形成できる。この場合、ＮＰＮＴｒ
のベース広がり効果（カーク効果）を抑制してＮＰＮＴ
ｒのｆTの向上を図るために、埋め込みコレクタのＮ形
拡散層１３ａの不純物濃度はＮ-形半導体層４の不純物
濃度（約５〜１０×１０15ｃｍ-3程度）よりも約５〜２
０倍高くしている。こうすると、実効的なチャンネル領
域のＮ形拡散層１３ｂはＮ-形半導体層４よりも不純物
濃度は高くなり、しかも第１の実施形態と同様にこの実
効的なチャンネル領域のＮ形拡散層１３ｂ下のＮ-形半
導体層４は十分に厚いので、Ｊ−ＦＥＴのｇｍを大幅に
向上することができる。
【００２２】そして、このようにＮ形拡散層１３ｂとＰ
-形半導体基板１の間は離れているので（この例では、
約０．５μｍ程度）、Ｊ−ＦＥＴのチャンネル領域と基
板（バックゲート）間のＰＮ接合は互いに低濃度のＰ-
形半導体基板１とＮ-形半導体層４で構成される。した
がって、第１の実施形態と同様にして、ドレイン−基板
間の耐圧低下を防止することができる。
-形半導体基板１の間は離れているので（この例では、
約０．５μｍ程度）、Ｊ−ＦＥＴのチャンネル領域と基
板（バックゲート）間のＰＮ接合は互いに低濃度のＰ-
形半導体基板１とＮ-形半導体層４で構成される。した
がって、第１の実施形態と同様にして、ドレイン−基板
間の耐圧低下を防止することができる。
【００２３】次に、本発明の第３の実施形態について、
図３を参照しながら説明する。図３は本発明の第３の実
施形態における横型のＪ−ＦＥＴを一体化したＩＣの断
面構造図を示すものである。図３において、第１乃至第
２の実施形態の図１および図２と共通の要素は同じ番号
を用いており、１はＰ-形半導体基板、２はＮＰＮＴｒ
のＮ+形コレクタ埋め込み層、３はＰ+形チャンスト層、
４はＮＰＮＴｒのコレクタおよびＪ−ＦＥＴのチャンネ
ル領域になるＮ-形半導体層、５は分離領域のＳｉＯ
2膜、６はＮＰＮＴｒのコレクタウォールおよびＪ−Ｆ
ＥＴのソース領域になるＮ+形拡散層、７はＮＰＮＴｒ
のベース引き出し電極になるＰ+形多結晶シリコン膜、
８は層間絶縁膜になるＣＶＤ−ＳｉＯ2膜、９は表面保
護膜になるＳｉＯ2膜、１０はＮＰＮＴｒの外部ベース
になるＰ+形拡散層、１１は耐湿性を改善するための表
面保護膜になるＳｉ3Ｎ4膜、１２は超高周波ＮＰＮＴｒ
を形成するためのスペーサーになるサイドウォールの多
結晶シリコン膜、１３ａはＮＰＮＴｒの埋め込みコレク
タ領域になるＮ形拡散層、１３ｂはＪ−ＦＥＴの実効的
なチャンネル領域になるＮ形拡散層、１４ａはＮＰＮＴ
ｒのエミッタ電極になる多結晶シリコン膜、１４ｃはＪ
−ＦＥＴのゲート電極になる多結晶シリコン膜、１４ｄ
はＪ−ＦＥＴのドレイン電極になる多結晶シリコン膜、
１５ａはＮＰＮＴｒの活性ベースになるＰ形拡散層、１
５ｂはＪ−ＦＥＴの上部ゲートになるＰ形拡散層、１６
ａはＮＰＮＴｒのエミッタ領域になるＮ+形拡散層、１
６ｃはＪ−ＦＥＴのドレインになるＮ+形拡散層、１７
は層間絶縁膜になるＣＶＤ−ＳｉＯ2膜、１８は金属配
線になるアルミニウム合金配線（Ａｌ−Ｓｉ−Ｃｕ）で
ある。
図３を参照しながら説明する。図３は本発明の第３の実
施形態における横型のＪ−ＦＥＴを一体化したＩＣの断
面構造図を示すものである。図３において、第１乃至第
２の実施形態の図１および図２と共通の要素は同じ番号
を用いており、１はＰ-形半導体基板、２はＮＰＮＴｒ
のＮ+形コレクタ埋め込み層、３はＰ+形チャンスト層、
４はＮＰＮＴｒのコレクタおよびＪ−ＦＥＴのチャンネ
ル領域になるＮ-形半導体層、５は分離領域のＳｉＯ
2膜、６はＮＰＮＴｒのコレクタウォールおよびＪ−Ｆ
ＥＴのソース領域になるＮ+形拡散層、７はＮＰＮＴｒ
のベース引き出し電極になるＰ+形多結晶シリコン膜、
８は層間絶縁膜になるＣＶＤ−ＳｉＯ2膜、９は表面保
護膜になるＳｉＯ2膜、１０はＮＰＮＴｒの外部ベース
になるＰ+形拡散層、１１は耐湿性を改善するための表
面保護膜になるＳｉ3Ｎ4膜、１２は超高周波ＮＰＮＴｒ
を形成するためのスペーサーになるサイドウォールの多
結晶シリコン膜、１３ａはＮＰＮＴｒの埋め込みコレク
タ領域になるＮ形拡散層、１３ｂはＪ−ＦＥＴの実効的
なチャンネル領域になるＮ形拡散層、１４ａはＮＰＮＴ
ｒのエミッタ電極になる多結晶シリコン膜、１４ｃはＪ
−ＦＥＴのゲート電極になる多結晶シリコン膜、１４ｄ
はＪ−ＦＥＴのドレイン電極になる多結晶シリコン膜、
１５ａはＮＰＮＴｒの活性ベースになるＰ形拡散層、１
５ｂはＪ−ＦＥＴの上部ゲートになるＰ形拡散層、１６
ａはＮＰＮＴｒのエミッタ領域になるＮ+形拡散層、１
６ｃはＪ−ＦＥＴのドレインになるＮ+形拡散層、１７
は層間絶縁膜になるＣＶＤ−ＳｉＯ2膜、１８は金属配
線になるアルミニウム合金配線（Ａｌ−Ｓｉ−Ｃｕ）で
ある。
【００２４】以上のように構成された第３の実施形態に
よれば、第１乃至第２の実施形態と同様にして、Ｊ−Ｆ
ＥＴの耐圧低下を防止した上で、Ｊ−ＦＥＴのｇｍを向
上することができる。その上、ソース領域はコレクタウ
ォールを兼ねたＮ+形拡散層６で構成されるので、ソー
ス領域の寄生抵抗が低減され、Ｊ−ＦＥＴの専有面積当
たりの出力電流を増大することができる。同じ電流能力
のＪ−ＦＥＴを構成するのであれば、Ｊ−ＦＥＴの専有
面積を小さくすることが可能であり、集積化したＩＣを
小型化することができる。
よれば、第１乃至第２の実施形態と同様にして、Ｊ−Ｆ
ＥＴの耐圧低下を防止した上で、Ｊ−ＦＥＴのｇｍを向
上することができる。その上、ソース領域はコレクタウ
ォールを兼ねたＮ+形拡散層６で構成されるので、ソー
ス領域の寄生抵抗が低減され、Ｊ−ＦＥＴの専有面積当
たりの出力電流を増大することができる。同じ電流能力
のＪ−ＦＥＴを構成するのであれば、Ｊ−ＦＥＴの専有
面積を小さくすることが可能であり、集積化したＩＣを
小型化することができる。
【００２５】次に、本発明の第４の実施形態である横型
のＪ−ＦＥＴを集積化したＩＣの製造方法について、図
４を参照しながら説明する。図４〜図７は図２に示した
ＩＣの製造方法を示す工程断面図である。（ａ）Ｐ-形
半導体基板１に周知の技術を用いて、Ｎ+形コレクタ埋
め込み層２とＰ+形チャンスト層３を順次形成した後、
この半導体基板にＮ-形半導体層４を成長する（例え
ば、比抵抗は約０．８Ω−ｃｍでエピ厚は約１μｍ程
度）。そして、リセスＬＯＣＯＳ法により所定領域を選
択酸化してＳｉＯ2膜５を形成後、ＮＰＮＴｒのコレク
タ取り出し領域にコレクタウォールのＮ+形拡散層６を
形成する。
のＪ−ＦＥＴを集積化したＩＣの製造方法について、図
４を参照しながら説明する。図４〜図７は図２に示した
ＩＣの製造方法を示す工程断面図である。（ａ）Ｐ-形
半導体基板１に周知の技術を用いて、Ｎ+形コレクタ埋
め込み層２とＰ+形チャンスト層３を順次形成した後、
この半導体基板にＮ-形半導体層４を成長する（例え
ば、比抵抗は約０．８Ω−ｃｍでエピ厚は約１μｍ程
度）。そして、リセスＬＯＣＯＳ法により所定領域を選
択酸化してＳｉＯ2膜５を形成後、ＮＰＮＴｒのコレク
タ取り出し領域にコレクタウォールのＮ+形拡散層６を
形成する。
【００２６】次に、Ｎ-形半導体層４の表面を露出させ
た後に、この半導体基板１上に多結晶シリコン膜７を堆
積し、この多結晶シリコン膜７にボロンをイオン注入し
た後、層間絶縁膜になるＣＶＤ−ＳｉＯ2膜８を堆積す
る。その後、ホトエッチ技術を用いて、ＮＰＮＴｒの活
性領域になる開口部Ａとベース引き出し電極になるＰ +
形多結晶シリコン膜７を選択的に形成する。この時、Ｊ
−ＦＥＴの形成領域ＢのＣＶＤ−ＳｉＯ2膜８と多結晶
シリコン膜７は順次除去される（図４を参照）。（ｂ）
次に、図４に示す半導体基板１を（例えば１０００℃の
温度で）熱酸化させると、開口部Ａとコレクタ取り出し
領域とＪ−ＦＥＴの形成領域Ｂに表面保護膜になるＳｉ
Ｏ2膜９を形成する。この時、Ｐ+形多結晶シリコン膜７
にドープしたボロンが半導体基板１に拡散され、ＮＰＮ
Ｔｒの外部ベースになるＰ+形拡散層１０が形成され
る。その後、この半導体基板１上にＳｉ3Ｎ4膜１１と多
結晶シリコン膜１２を順次堆積する。このＳｉ3Ｎ4膜１
１は、表面保護膜でＮＰＮＴｒの耐湿性を改善するため
に形成する。そして、この多結晶シリコン膜１２をエッ
チバックして開口部ＡのＰ+形多結晶シリコン膜７の側
壁に、超高周波ＮＰＮＴｒのスペーサーになるサイドウ
ォールの多結晶シリコン膜１２を自己整合的に形成す
る。それと同時に、Ｊ−ＦＥＴの形成領域Ｂの多結晶シ
リコン膜１２を除去する（図５を参照）。（ｃ）次に、
図５に示す半導体基板１にリンをイオン注入すると（例
えば、１５０〜２００ｋｅＶで１〜５×１０12ｃｍ-2程
度）Ｐ+形多結晶シリコン膜７がマスクになり、開口部
Ａ直下のＮ-形半導体層４内にＮＰＮＴｒの埋め込みコ
レクタ領域になるＮ形拡散層１３ａが自己整合的に形成
される。この時、Ｊ−ＦＥＴの形成領域ＢのＮ-形半導
体層４内には実効的なチャンネル領域になるＮ形拡散層
１３ｂが約０．２〜０．５μｍ程度の深さに自己整合的
に形成される。
た後に、この半導体基板１上に多結晶シリコン膜７を堆
積し、この多結晶シリコン膜７にボロンをイオン注入し
た後、層間絶縁膜になるＣＶＤ−ＳｉＯ2膜８を堆積す
る。その後、ホトエッチ技術を用いて、ＮＰＮＴｒの活
性領域になる開口部Ａとベース引き出し電極になるＰ +
形多結晶シリコン膜７を選択的に形成する。この時、Ｊ
−ＦＥＴの形成領域ＢのＣＶＤ−ＳｉＯ2膜８と多結晶
シリコン膜７は順次除去される（図４を参照）。（ｂ）
次に、図４に示す半導体基板１を（例えば１０００℃の
温度で）熱酸化させると、開口部Ａとコレクタ取り出し
領域とＪ−ＦＥＴの形成領域Ｂに表面保護膜になるＳｉ
Ｏ2膜９を形成する。この時、Ｐ+形多結晶シリコン膜７
にドープしたボロンが半導体基板１に拡散され、ＮＰＮ
Ｔｒの外部ベースになるＰ+形拡散層１０が形成され
る。その後、この半導体基板１上にＳｉ3Ｎ4膜１１と多
結晶シリコン膜１２を順次堆積する。このＳｉ3Ｎ4膜１
１は、表面保護膜でＮＰＮＴｒの耐湿性を改善するため
に形成する。そして、この多結晶シリコン膜１２をエッ
チバックして開口部ＡのＰ+形多結晶シリコン膜７の側
壁に、超高周波ＮＰＮＴｒのスペーサーになるサイドウ
ォールの多結晶シリコン膜１２を自己整合的に形成す
る。それと同時に、Ｊ−ＦＥＴの形成領域Ｂの多結晶シ
リコン膜１２を除去する（図５を参照）。（ｃ）次に、
図５に示す半導体基板１にリンをイオン注入すると（例
えば、１５０〜２００ｋｅＶで１〜５×１０12ｃｍ-2程
度）Ｐ+形多結晶シリコン膜７がマスクになり、開口部
Ａ直下のＮ-形半導体層４内にＮＰＮＴｒの埋め込みコ
レクタ領域になるＮ形拡散層１３ａが自己整合的に形成
される。この時、Ｊ−ＦＥＴの形成領域ＢのＮ-形半導
体層４内には実効的なチャンネル領域になるＮ形拡散層
１３ｂが約０．２〜０．５μｍ程度の深さに自己整合的
に形成される。
【００２７】次に、ホトエッチ技術を用いてＳｉ3Ｎ4膜
１１を選択的に除去する。そして、ＮＰＮＴｒの形成領
域には、開口部Ａ内にエミッタ形成窓Ｃとコレクタ取り
出し領域にコレクタ形成窓Ｄを選択的に開口する。その
一方で、Ｊ−ＦＥＴの形成領域には、ゲート形成窓Ｅと
ソースおよびドレイン形成窓Ｆを選択的に開口する。そ
して、それぞれの形成窓Ｃ〜Ｆ内のＳｉＯ2膜９を除去
してＮ-形半導体層４の表面を露出させた後に、この半
導体基板１に多結晶シリコン膜１４を例えば３００ｎｍ
程度堆積する。その後、ホトエッチ技術を用いてそれぞ
れの形成窓Ｃ〜Ｆ上にＮＰＮＴＲのエミッタ電極とコレ
クタ電極、およびＪ−ＦＥＴのゲート電極、ソース電
極、ドレイン電極になる多結晶シリコン膜１４ａ〜１４
ｄを選択的に形成する（図６を参照）。（ｄ）次に、図
６に示す多結晶シリコン膜１４ａと多結晶シリコン膜１
４ｃに選択的にボロンをイオン注入（例えば、１０〜３
０ｋｅＶで１〜５×１０13ｃｍ-2の条件）した後、この
半導体基板１を例えば９５０℃で熱処理する。こうする
と、多結晶シリコン膜１４中にドープしたボロンが半導
体基板１に拡散され、エミッタ形成窓Ｃから拡散された
Ｐ型拡散層１５ａがＮＰＮＴｒの活性ベースになり、ゲ
ート形成窓Ｅから拡散されたＰ型拡散層１５ｂがＪ−Ｆ
ＥＴの上部ゲート領域になる。
１１を選択的に除去する。そして、ＮＰＮＴｒの形成領
域には、開口部Ａ内にエミッタ形成窓Ｃとコレクタ取り
出し領域にコレクタ形成窓Ｄを選択的に開口する。その
一方で、Ｊ−ＦＥＴの形成領域には、ゲート形成窓Ｅと
ソースおよびドレイン形成窓Ｆを選択的に開口する。そ
して、それぞれの形成窓Ｃ〜Ｆ内のＳｉＯ2膜９を除去
してＮ-形半導体層４の表面を露出させた後に、この半
導体基板１に多結晶シリコン膜１４を例えば３００ｎｍ
程度堆積する。その後、ホトエッチ技術を用いてそれぞ
れの形成窓Ｃ〜Ｆ上にＮＰＮＴＲのエミッタ電極とコレ
クタ電極、およびＪ−ＦＥＴのゲート電極、ソース電
極、ドレイン電極になる多結晶シリコン膜１４ａ〜１４
ｄを選択的に形成する（図６を参照）。（ｄ）次に、図
６に示す多結晶シリコン膜１４ａと多結晶シリコン膜１
４ｃに選択的にボロンをイオン注入（例えば、１０〜３
０ｋｅＶで１〜５×１０13ｃｍ-2の条件）した後、この
半導体基板１を例えば９５０℃で熱処理する。こうする
と、多結晶シリコン膜１４中にドープしたボロンが半導
体基板１に拡散され、エミッタ形成窓Ｃから拡散された
Ｐ型拡散層１５ａがＮＰＮＴｒの活性ベースになり、ゲ
ート形成窓Ｅから拡散されたＰ型拡散層１５ｂがＪ−Ｆ
ＥＴの上部ゲート領域になる。
【００２８】その後、多結晶シリコン膜１４ａ，１４ｂ
そして１４ｄに選択的にヒ素をイオン注入（例えば、４
０〜８０ｋｅＶで５〜１０×１０15ｃｍ-2の条件）した
後、この半導体基板１を例えば９００℃で熱処理する。
こうすると、多結晶シリコン膜１４中にドープしたヒ素
が半導体基板１に拡散され、エミッタ形成窓Ｃから拡散
されたＮ+形拡散層１６ａがＮＰＮＴｒのエミッタ領域
になり、コレクタ形成窓Ｄから拡散されたＮ+形拡散層
１６ｂがＮＰＮＴｒのコレクタコンタクト領域になり、
ソースおよびドレイン形成窓Ｆから拡散された２つのＮ
+形拡散層１６ｃがソース領域およびドレイン領域にな
る（図７を参照）。
そして１４ｄに選択的にヒ素をイオン注入（例えば、４
０〜８０ｋｅＶで５〜１０×１０15ｃｍ-2の条件）した
後、この半導体基板１を例えば９００℃で熱処理する。
こうすると、多結晶シリコン膜１４中にドープしたヒ素
が半導体基板１に拡散され、エミッタ形成窓Ｃから拡散
されたＮ+形拡散層１６ａがＮＰＮＴｒのエミッタ領域
になり、コレクタ形成窓Ｄから拡散されたＮ+形拡散層
１６ｂがＮＰＮＴｒのコレクタコンタクト領域になり、
ソースおよびドレイン形成窓Ｆから拡散された２つのＮ
+形拡散層１６ｃがソース領域およびドレイン領域にな
る（図７を参照）。
【００２９】次に、周知の技術を用いて、この半導体基
板１上に層間絶縁膜になるＣＶＤ−ＳｉＯ2膜１７を堆
積してコンタクト窓を開口した後、金属配線１８を形成
する。すると、図２に示した本実施形態、即ちＪ−ＦＥ
ＴとＮＰＮＴｒを集積化したＩＣを構成できる。
板１上に層間絶縁膜になるＣＶＤ−ＳｉＯ2膜１７を堆
積してコンタクト窓を開口した後、金属配線１８を形成
する。すると、図２に示した本実施形態、即ちＪ−ＦＥ
ＴとＮＰＮＴｒを集積化したＩＣを構成できる。
【００３０】以上に説明した本実施形態の製造方法によ
れば、超高周波ＮＰＮＴｒ用の製造工程に何の工程も追
加しないで、埋め込みコレクタ領域のＮ形拡散層１３ａ
や活性ベースのＰ形拡散層１５ａの形成と同時に、Ｊ−
ＦＥＴの実効的なチャンネル領域のＮ形拡散層１３ｂや
上部ゲート領域のＰ形拡散層１５ｂを形成できるので、
第２の実施形態で説明したように、実効的なチャンネル
領域のＮ形拡散層１３ｂはＮ-形半導体層４よりも不純
物濃度は高くなる。しかも、この実効的なチャンネル領
域のＮ形拡散層１３ｂ下のＮ-形半導体層４は十分に厚
いので、Ｊ−ＦＥＴのｇｍを大幅に向上することができ
る。
れば、超高周波ＮＰＮＴｒ用の製造工程に何の工程も追
加しないで、埋め込みコレクタ領域のＮ形拡散層１３ａ
や活性ベースのＰ形拡散層１５ａの形成と同時に、Ｊ−
ＦＥＴの実効的なチャンネル領域のＮ形拡散層１３ｂや
上部ゲート領域のＰ形拡散層１５ｂを形成できるので、
第２の実施形態で説明したように、実効的なチャンネル
領域のＮ形拡散層１３ｂはＮ-形半導体層４よりも不純
物濃度は高くなる。しかも、この実効的なチャンネル領
域のＮ形拡散層１３ｂ下のＮ-形半導体層４は十分に厚
いので、Ｊ−ＦＥＴのｇｍを大幅に向上することができ
る。
【００３１】そして、Ｊ−ＦＥＴのチャンネル領域と基
板（バックゲート）間のＰＮ接合は互いに低濃度のＰ-
形半導体基板１とＮ-形半導体層４で構成されるので、
ドレインに高い電圧を印加しても、ドレイン−基板間の
空乏層は十分に広がるため、電界は緩和され、耐圧の低
下を防止することができる。つまり、超高周波ＮＰＮＴ
ｒと同一の製造工程でしかも通常の製造技術を用いて、
高耐圧を維持したまま高ｇｍを有する横型のＪ−ＦＥＴ
を集積化できる。
板（バックゲート）間のＰＮ接合は互いに低濃度のＰ-
形半導体基板１とＮ-形半導体層４で構成されるので、
ドレインに高い電圧を印加しても、ドレイン−基板間の
空乏層は十分に広がるため、電界は緩和され、耐圧の低
下を防止することができる。つまり、超高周波ＮＰＮＴ
ｒと同一の製造工程でしかも通常の製造技術を用いて、
高耐圧を維持したまま高ｇｍを有する横型のＪ−ＦＥＴ
を集積化できる。
【００３２】なお、上述の各々の実施形態では、バイポ
ーラ型ＩＣを例にして説明したが、アナログ・デジタル
混載型のバイポーラ・ＣＭＯＳ型ＩＣに適用しても同様
の効果が得られるのは言うまでもない。また、分離領域
はリセスＬＯＣＯＳ法で形成したＳｉＯ2膜を用いて説
明したが、通常のＬＯＣＯＳ分離やＰＮ接合分離を用い
たＩＣに適用しても同様の効果が得られるのは言うまで
もない。さらに、活性ベースおよび上部ゲート領域にな
るＰ形拡散層を形成する手段として、予めドープした多
結晶シリコン膜から不純物拡散する手段を用いて説明し
たが、イオン注入でＰ形拡散層を形成したＩＣに適用し
ても同様の効果が得られるのは言うまでもない。
ーラ型ＩＣを例にして説明したが、アナログ・デジタル
混載型のバイポーラ・ＣＭＯＳ型ＩＣに適用しても同様
の効果が得られるのは言うまでもない。また、分離領域
はリセスＬＯＣＯＳ法で形成したＳｉＯ2膜を用いて説
明したが、通常のＬＯＣＯＳ分離やＰＮ接合分離を用い
たＩＣに適用しても同様の効果が得られるのは言うまで
もない。さらに、活性ベースおよび上部ゲート領域にな
るＰ形拡散層を形成する手段として、予めドープした多
結晶シリコン膜から不純物拡散する手段を用いて説明し
たが、イオン注入でＰ形拡散層を形成したＩＣに適用し
ても同様の効果が得られるのは言うまでもない。
【００３３】
【発明の効果】以上のように本発明は横型のＪ−ＦＥＴ
を集積化したＩＣにおいて、Ｎ-形半導体層よりも不純
物濃度が高い実効的なチャンネル領域になるＮ形拡散層
を設けて、しかも上部ゲート領域下のチャンネル領域の
Ｎ-形半導体層は十分に厚いので、Ｊ−ＦＥＴの相互コ
ンダクタンスの向上と、耐圧低下の防止とを両立するこ
とができ、しかもＮＰＮＴｒと同一の製造工程で何の工
程も付加しないで通常の製造技術を用いて製造できるの
で、簡易な構成で性能向上と低価格化が可能な優れた半
導体装置を実現できるものである。
を集積化したＩＣにおいて、Ｎ-形半導体層よりも不純
物濃度が高い実効的なチャンネル領域になるＮ形拡散層
を設けて、しかも上部ゲート領域下のチャンネル領域の
Ｎ-形半導体層は十分に厚いので、Ｊ−ＦＥＴの相互コ
ンダクタンスの向上と、耐圧低下の防止とを両立するこ
とができ、しかもＮＰＮＴｒと同一の製造工程で何の工
程も付加しないで通常の製造技術を用いて製造できるの
で、簡易な構成で性能向上と低価格化が可能な優れた半
導体装置を実現できるものである。
【図１】本発明の第１の実施形態における半導体装置の
断面構造図
断面構造図
【図２】本発明の第２の実施形態における半導体装置の
断面構造図
断面構造図
【図３】本発明の第３の実施形態における半導体装置の
断面構造図
断面構造図
【図４】本発明の第４の実施形態における半導体装置の
製造方法を示す工程断面図
製造方法を示す工程断面図
【図５】本発明の第４の実施形態における半導体装置の
製造方法を示す工程断面図
製造方法を示す工程断面図
【図６】本発明の第４の実施形態における半導体装置の
製造方法を示す工程断面図
製造方法を示す工程断面図
【図７】本発明の第４の実施形態における半導体装置の
製造方法を示す工程断面図
製造方法を示す工程断面図
【図８】従来の半導体装置の断面構造図
１ Ｐ-形の半導体基板 ２ Ｎ+形のコレクタ埋め込み層 ３ チャンネルストッパー層 ４ Ｎ-形の半導体層 ５ 分離領域用のシリコン酸化膜 ６ 第４のＮ+形拡散層 ７ ベース引き出し電極用の多結晶シリコン膜 １３ 第３のＮ形拡散層 １４ 多結晶シリコン膜 １５ 第１のＰ形拡散層 １６ 第２のＮ+形拡散層 １８ 金属配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/808
Claims (6)
- 【請求項１】 チャンネル領域になる一方導電形の半導
体層を一主面に有する半導体基板と、前記半導体層内の
所定領域に形成され上部ゲート領域になる他方導電形の
第１の拡散層と、前記第１の拡散層を挟んだ両側に形成
されソース領域およびドレイン領域になる一方導電形の
第２の拡散層とを備えた接合型電界効果トランジスタを
集積化する半導体装置であって、 前記半導体基板に形成されるバイポーラ型トランジスタ
の活性ベース領域と同一の拡散層で前記上部ゲート領域
を構成した半導体装置。 - 【請求項２】 バイポーラ型トランジスタの活性ベース
領域が、前記バイポーラ型トランジスタのエミッタ電極
用の多結晶シリコン膜内に予め導入された他方導電形の
不純物を拡散して形成される第１の拡散層であることを
特徴とする請求項１記載の半導体装置。 - 【請求項３】 一方導電形の半導体層を一主面に有する
半導体基板と、前記半導体層内の所定領域に形成され上
部ゲート領域になる他方導電形で第１の拡散層と、前記
第１の拡散層の両側に形成されソース領域およびドレイ
ン領域になる一方導電形の第２の拡散層と、少なくとも
前記第１の拡散層より下に位置して前記半導体層内でチ
ャンネル領域になる前記半導体層よりも高濃度な一方導
電形の第３の拡散層とを備えた接合型電界効果トランジ
スタを集積化する半導体装置であって、前記半導体基板
上に形成されるバイポーラ型トランジスタの活性ベース
領域の直下に接して形成される埋め込みコレクタ領域と
同一の拡散層で前記チャンネル領域を構成した半導体装
置。 - 【請求項４】 上部ゲート領域に隣接したソース領域に
第２の拡散層よりも深く高濃度の一方導電形不純物で形
成され、かつバイポーラ型トランジスタのコレクタウォ
ール領域と同一の拡散層で形成される第４の拡散層を備
えた請求項１乃至３記載の半導体装置。 - 【請求項５】 他方導電形の半導体基板の一主面に一方
導電形の半導体層を形成する工程と、前記半導体層の所
定深さにチャンネル領域になる前記半導体層よりも高濃
度な一方導電形の第３の拡散層を形成する工程と、前記
半導体層の所定領域に上部ゲート領域になる他方導電形
で第１の拡散層を形成する工程と、前記第１の拡散層を
挟んだ両側にソースおよびドレイン領域になる一方導電
形の第２の拡散層を形成する工程とによって接合型電界
効果トランジスタを集積化する半導体装置の製造方法で
あって、 前記チャンネル領域は前記半導体基板上に形成されるバ
イポーラ型トランジスタの活性ベース領域の直下に埋め
込みコレクタ領域を形成する第３の拡散層と同一工程で
形成され、 前記上部ゲート領域は前記バイポーラ型トランジスタの
活性ベース領域になる第１の拡散層と同一工程で形成さ
れる半導体装置の製造方法。 - 【請求項６】 バイポーラ型トランジスタの活性ベース
領域を構成する他方導電形の第１の拡散層が、前記バイ
ポーラ型トランジスタのエミッタ電極になる多結晶シリ
コン膜から他方導電形の不純物を拡散して形成される請
求項５記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4698098A JPH11251240A (ja) | 1998-02-27 | 1998-02-27 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4698098A JPH11251240A (ja) | 1998-02-27 | 1998-02-27 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11251240A true JPH11251240A (ja) | 1999-09-17 |
Family
ID=12762389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4698098A Pending JPH11251240A (ja) | 1998-02-27 | 1998-02-27 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11251240A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6337089B1 (en) | 1998-02-06 | 2002-01-08 | Seiwa Kasei Company, Limited | Microcapsule containing core material and method for producing the same |
| JP2014017487A (ja) * | 2012-07-10 | 2014-01-30 | Freescale Semiconductor Inc | 高降伏電圧を有するバイポーラトランジスタ |
-
1998
- 1998-02-27 JP JP4698098A patent/JPH11251240A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6337089B1 (en) | 1998-02-06 | 2002-01-08 | Seiwa Kasei Company, Limited | Microcapsule containing core material and method for producing the same |
| JP2014017487A (ja) * | 2012-07-10 | 2014-01-30 | Freescale Semiconductor Inc | 高降伏電圧を有するバイポーラトランジスタ |
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|---|---|---|---|
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