JPH05291569A - 絶縁ゲート型ｆｅｔ及びその製造方法 - Google Patents
絶縁ゲート型ｆｅｔ及びその製造方法Info
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- JPH05291569A JPH05291569A JP8917992A JP8917992A JPH05291569A JP H05291569 A JPH05291569 A JP H05291569A JP 8917992 A JP8917992 A JP 8917992A JP 8917992 A JP8917992 A JP 8917992A JP H05291569 A JPH05291569 A JP H05291569A
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Abstract
(57)【要約】
【構成】 Ｐ型シリコン基板１上にゲート酸化膜２及び
ゲート電極３を形成した後、ソース、ドレイン方向に平
行で、ソース側及びドレイン側の２方向から、注入角度
θを３０〜６０°で、加速エネルギーを１００〜２００
ｋｅＶで、ドーズ量を１×１０12〜１×１０13／ｃｍ2
でボロンをイオン注入し、パンチスルーストッパー層４
を形成する。次に、従来技術により、イオン注入により
低濃度Ｎ型不純物層５を形成後、ゲート電極部側面にサ
イドウォール６を設け、次に、イオン注入により、ソー
ス、ドレイン領域となる高濃度Ｎ型不純物層７を形成す
る。 【効果】 接合耐圧の低下を防げ、且つ、空乏層が伸び
やすくするため電界集中は緩和され、ホットキャリアに
対しても強く、接合容量の低い半導体装置が得られる。
ゲート電極３を形成した後、ソース、ドレイン方向に平
行で、ソース側及びドレイン側の２方向から、注入角度
θを３０〜６０°で、加速エネルギーを１００〜２００
ｋｅＶで、ドーズ量を１×１０12〜１×１０13／ｃｍ2
でボロンをイオン注入し、パンチスルーストッパー層４
を形成する。次に、従来技術により、イオン注入により
低濃度Ｎ型不純物層５を形成後、ゲート電極部側面にサ
イドウォール６を設け、次に、イオン注入により、ソー
ス、ドレイン領域となる高濃度Ｎ型不純物層７を形成す
る。 【効果】 接合耐圧の低下を防げ、且つ、空乏層が伸び
やすくするため電界集中は緩和され、ホットキャリアに
対しても強く、接合容量の低い半導体装置が得られる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、更に詳しくは、微細絶縁ゲート型ＦＥＴ
及びその製造方法に関するものである。
造方法に関し、更に詳しくは、微細絶縁ゲート型ＦＥＴ
及びその製造方法に関するものである。
【０００２】
【従来の技術】図４は、従来のパンチスルーを抑制する
ための層（以下パンチスルーストッパー層という。）を
有する絶縁ゲート型ＦＥＴの製造工程を示している。以
下、図４を用いて従来の絶縁ゲート型ＦＥＴの製造工程
について説明する。
ための層（以下パンチスルーストッパー層という。）を
有する絶縁ゲート型ＦＥＴの製造工程を示している。以
下、図４を用いて従来の絶縁ゲート型ＦＥＴの製造工程
について説明する。
【０００３】まず、Ｐ型シリコン基板１に熱酸化により
シリコン酸化膜２を膜厚８０〜１６０Å程度形成した
後、リンがドープされたポリシリコン膜３をＣＶＤ法に
より膜厚３０００〜４０００Å程度堆積させる（図４
（ａ））。
シリコン酸化膜２を膜厚８０〜１６０Å程度形成した
後、リンがドープされたポリシリコン膜３をＣＶＤ法に
より膜厚３０００〜４０００Å程度堆積させる（図４
（ａ））。
【０００４】次に、既知のフォトリソグラフィー及びエ
ッチング技術により、ゲート電極のパターニングを行
い、その後、Ｐ型不純物であるボロンを２０〜６０°の
傾き（θ）を持たせて、加速エネルギーを２０〜５０ｋ
ｅＶで、ドーズ量を１×１０12〜１×１０13／ｃｍ2で
回転イオン注入し、パンチスルーストッパー層４となる
高濃度Ｐ型不純物層（Ｈｏｌｄ層）を形成する（図４
（ｂ））。
ッチング技術により、ゲート電極のパターニングを行
い、その後、Ｐ型不純物であるボロンを２０〜６０°の
傾き（θ）を持たせて、加速エネルギーを２０〜５０ｋ
ｅＶで、ドーズ量を１×１０12〜１×１０13／ｃｍ2で
回転イオン注入し、パンチスルーストッパー層４となる
高濃度Ｐ型不純物層（Ｈｏｌｄ層）を形成する（図４
（ｂ））。
【０００５】次に、Ｐ型シリコン基板１全面にリンを注
入角度θを０°で加速エネルギー２０〜６０ｋｅＶで、
ドーズ量１×１０13〜１×１０14／ｃｍ2で、イオン注
入することにより、パンチスルーストッパー層４内のＰ
型シリコン基板１表面に、ＬＤＤ構造におけるＮ-層、
即ち低濃度Ｎ型不純物層５を形成する（図４（ｃ））。
入角度θを０°で加速エネルギー２０〜６０ｋｅＶで、
ドーズ量１×１０13〜１×１０14／ｃｍ2で、イオン注
入することにより、パンチスルーストッパー層４内のＰ
型シリコン基板１表面に、ＬＤＤ構造におけるＮ-層、
即ち低濃度Ｎ型不純物層５を形成する（図４（ｃ））。
【０００６】次に、シリコン酸化膜２及びポリシリコン
膜３の側面にサイドウォール６を形成し、その後Ｐ型シ
リコン基板１全面にヒ素を注入角度θを０〜７°で加速
エネルギーを４０〜８０ｋｅＶで、ドーズ量を１×１０
15〜５×１０15／ｃｍ2で、イオン注入することによ
り、ソース，ドレイン層となる高濃度Ｎ型不純物層７を
低濃度Ｎ型不純物層５より深い位置に形成する（図４
（ｄ））。
膜３の側面にサイドウォール６を形成し、その後Ｐ型シ
リコン基板１全面にヒ素を注入角度θを０〜７°で加速
エネルギーを４０〜８０ｋｅＶで、ドーズ量を１×１０
15〜５×１０15／ｃｍ2で、イオン注入することによ
り、ソース，ドレイン層となる高濃度Ｎ型不純物層７を
低濃度Ｎ型不純物層５より深い位置に形成する（図４
（ｄ））。
【０００７】
【発明が解決しようとする課題】上記工程により、絶縁
ゲート型ＦＥＴにおけるパンチスルーストッパー層４を
形成するため、パンチスルーストッパー層４である高濃
度Ｐ型不純物層と高濃度Ｎ型不純物層５とが接してお
り、上記２層間の接合耐圧が著しく低下する。また、ド
レイン近傍の接合部では、電界が集中し、ホットキャリ
アが発生しやすく、絶縁ゲート型ＦＥＴの信頼性を低下
させることになる。
ゲート型ＦＥＴにおけるパンチスルーストッパー層４を
形成するため、パンチスルーストッパー層４である高濃
度Ｐ型不純物層と高濃度Ｎ型不純物層５とが接してお
り、上記２層間の接合耐圧が著しく低下する。また、ド
レイン近傍の接合部では、電界が集中し、ホットキャリ
アが発生しやすく、絶縁ゲート型ＦＥＴの信頼性を低下
させることになる。
【０００８】本発明は、パンチスルーストッパー層とド
レイン領域との間に基板と同じ導電型でパンチスルース
トッパー層より低い不純物濃度の領域を設けることによ
って、ショートチャネル効果を抑制し、且つ接合耐圧の
低下を防ぎ、且つ耐ホットキャリア性の向上した絶縁ゲ
ート型ＦＥＴを提供することを目的とする。
レイン領域との間に基板と同じ導電型でパンチスルース
トッパー層より低い不純物濃度の領域を設けることによ
って、ショートチャネル効果を抑制し、且つ接合耐圧の
低下を防ぎ、且つ耐ホットキャリア性の向上した絶縁ゲ
ート型ＦＥＴを提供することを目的とする。
【０００９】
【課題を解決するための手段】請求項１記載の本発明
は、半導体基板又はウェル領域にパンチスルーストッパ
ー層を有する絶縁ゲート型ＦＥＴにおいて、前記パンチ
スルーストッパー層とドレイン領域との間に前記半導体
基板又はウェル領域と同じ導電型で、且つパンチスルー
ストッパー層より低い不純物濃度を有する領域が設けら
れていることを特徴とするものである。
は、半導体基板又はウェル領域にパンチスルーストッパ
ー層を有する絶縁ゲート型ＦＥＴにおいて、前記パンチ
スルーストッパー層とドレイン領域との間に前記半導体
基板又はウェル領域と同じ導電型で、且つパンチスルー
ストッパー層より低い不純物濃度を有する領域が設けら
れていることを特徴とするものである。
【００１０】また、請求項２記載の本発明は、半導体基
板又はウェル領域にパンチスルーストッパー層を有する
絶縁ゲート型ＦＥＴにおいて、前記パンチスルーストッ
パー層とドレイン領域及びソース領域との間に前記半導
体基板又はウェル領域と同じ導電型で、且つパンチスル
ーストッパー層より低い不純物濃度を有する領域が設け
られていることを特徴とするものである。
板又はウェル領域にパンチスルーストッパー層を有する
絶縁ゲート型ＦＥＴにおいて、前記パンチスルーストッ
パー層とドレイン領域及びソース領域との間に前記半導
体基板又はウェル領域と同じ導電型で、且つパンチスル
ーストッパー層より低い不純物濃度を有する領域が設け
られていることを特徴とするものである。
【００１１】また、請求項３記載の本発明は、上記半導
体基板又はウェル領域上に、ゲート絶縁膜及びゲート電
極を形成した後、所定の角度で、且つ所定の加速エネル
ギーで、且つドレイン領域となる側からソース領域とな
る側へ前記半導体基板又はウェル領域と同じ導電型の不
純物をイオン注入し、パンチスルーストッパー層を形成
することを特徴とするものである。
体基板又はウェル領域上に、ゲート絶縁膜及びゲート電
極を形成した後、所定の角度で、且つ所定の加速エネル
ギーで、且つドレイン領域となる側からソース領域とな
る側へ前記半導体基板又はウェル領域と同じ導電型の不
純物をイオン注入し、パンチスルーストッパー層を形成
することを特徴とするものである。
【００１２】更に、請求項４記載の本発明は、上記半導
体基板又はウェル領域上に、ゲート絶縁膜及びゲート電
極を形成した後、所定の角度で、且つ所定の加速エネル
ギーで、且つドレイン領域となる側からソース領域とな
る側へ及び前記ソース領域となる側から前記ドレイン領
域となる側へ前記半導体基板又はウェル領域と同じ導電
型の不純物をイオン注入し、パンチスルーストッパー層
を形成することを特徴とするものである。
体基板又はウェル領域上に、ゲート絶縁膜及びゲート電
極を形成した後、所定の角度で、且つ所定の加速エネル
ギーで、且つドレイン領域となる側からソース領域とな
る側へ及び前記ソース領域となる側から前記ドレイン領
域となる側へ前記半導体基板又はウェル領域と同じ導電
型の不純物をイオン注入し、パンチスルーストッパー層
を形成することを特徴とするものである。
【００１３】
【作用】上記本発明を用いることにより、ドレイン領域
近傍には、基板と同じ導電型で且つ同じ不純物濃度とな
る領域が形成されているため、空乏層が伸びやすく、電
界集中は緩和され、寄生容量も低くなる。
近傍には、基板と同じ導電型で且つ同じ不純物濃度とな
る領域が形成されているため、空乏層が伸びやすく、電
界集中は緩和され、寄生容量も低くなる。
【００１４】
【実施例】以下、一実施例に基づいて、本発明について
詳細に説明する。
詳細に説明する。
【００１５】図１は、本発明の一実施例のソース側及び
ドレイン側の２方向からイオン注入を行った場合の絶縁
ゲート型ＦＥＴ断面を示し、図２は、図１に示す絶縁ゲ
ート型ＦＥＴの製造工程を示す。図１において、ソース
層７ａ及びドレイン層７ｂとなる高濃度Ｎ型不純物層７
が、Ｐ型シリコン基板１と同じ導電型で、且つほぼ同じ
不純物濃度の領域８を介して、パンチスルーストッパー
層４に囲まれた構造になっている。図１において、２は
シリコン酸化膜、３はポリシリコン膜、５は低濃度Ｎ型
不純物層、６はサイドウォールを示す。
ドレイン側の２方向からイオン注入を行った場合の絶縁
ゲート型ＦＥＴ断面を示し、図２は、図１に示す絶縁ゲ
ート型ＦＥＴの製造工程を示す。図１において、ソース
層７ａ及びドレイン層７ｂとなる高濃度Ｎ型不純物層７
が、Ｐ型シリコン基板１と同じ導電型で、且つほぼ同じ
不純物濃度の領域８を介して、パンチスルーストッパー
層４に囲まれた構造になっている。図１において、２は
シリコン酸化膜、３はポリシリコン膜、５は低濃度Ｎ型
不純物層、６はサイドウォールを示す。
【００１６】次に、図２を用いて、本発明の一実施例の
構造工程を説明する。まず、Ｐ型シリコン基板１の表面
上に、８５０〜９５０℃の熱酸化により、８０〜１６０
Åのシリコン酸化膜２を形成し、そのシリコン酸化膜２
上にリンがドープされたポリシリコン膜３をＣＶＤ法を
用いて膜厚が３０００〜４０００Åになるように形成す
る（図２（ａ））。
構造工程を説明する。まず、Ｐ型シリコン基板１の表面
上に、８５０〜９５０℃の熱酸化により、８０〜１６０
Åのシリコン酸化膜２を形成し、そのシリコン酸化膜２
上にリンがドープされたポリシリコン膜３をＣＶＤ法を
用いて膜厚が３０００〜４０００Åになるように形成す
る（図２（ａ））。
【００１７】次に、既知のフォトリソグラフィ及びエッ
チング技術を用いて、ゲート部を形成する。その後、Ｐ
型不純物であるボロンを注入角度θを３０〜６０°で、
加速エネルギーを１００〜２００ｋｅＶで、ドーズ量を
１×１０12〜１×１０13／ｃｍ2をドレイン層７ｂとな
る領域からソース層７ａとなる領域へ及びソース層７ａ
となる領域からドレイン層７ｂとなる領域への２方向か
らイオン注入を行い、パンチスルーストッパー層４を形
成する（図２（ｂ））。
チング技術を用いて、ゲート部を形成する。その後、Ｐ
型不純物であるボロンを注入角度θを３０〜６０°で、
加速エネルギーを１００〜２００ｋｅＶで、ドーズ量を
１×１０12〜１×１０13／ｃｍ2をドレイン層７ｂとな
る領域からソース層７ａとなる領域へ及びソース層７ａ
となる領域からドレイン層７ｂとなる領域への２方向か
らイオン注入を行い、パンチスルーストッパー層４を形
成する（図２（ｂ））。
【００１８】注入角度θが３０°より小さいと、パンチ
スルーストッパー層４が、イオン注入した側のソース層
７ａ又はドレイン層７ｂに接する又は、十分な接合耐圧
が得られない程度に接近することになり、また、注入角
度θが６０°より大きいと、パンチスルーストッパー層
４が、イオン注入した側と反対側のソース層７ａ又はド
レイン層７ｂに接する、又は十分な接合耐圧が得られな
い程度に接近することになる場合が多い。また、加速エ
ネルギーが１００ｋｅＶ以下の場合には、上記と同様
に、パンチスルーストッパー層４が、イオン注入側のソ
ース層７ａ又はドレイン層７ｂに接する、又は十分な接
合耐圧が得られない程度に接近することになり、加速エ
ネルギーが２００ｋｅＶより大きい場合には、チャネル
層部分に、パンチスルーストッパー層４が形成されない
場合が多い。
スルーストッパー層４が、イオン注入した側のソース層
７ａ又はドレイン層７ｂに接する又は、十分な接合耐圧
が得られない程度に接近することになり、また、注入角
度θが６０°より大きいと、パンチスルーストッパー層
４が、イオン注入した側と反対側のソース層７ａ又はド
レイン層７ｂに接する、又は十分な接合耐圧が得られな
い程度に接近することになる場合が多い。また、加速エ
ネルギーが１００ｋｅＶ以下の場合には、上記と同様
に、パンチスルーストッパー層４が、イオン注入側のソ
ース層７ａ又はドレイン層７ｂに接する、又は十分な接
合耐圧が得られない程度に接近することになり、加速エ
ネルギーが２００ｋｅＶより大きい場合には、チャネル
層部分に、パンチスルーストッパー層４が形成されない
場合が多い。
【００１９】次に、リン又はヒ素を注入角度θを０°
で、加速エネルギーを２０〜６０ｋｅＶで、ドーズ量を
１×１０13〜１×１０14／ｃｍ2でイオン注入すること
により、ＬＤＤ構造におけるＮ-層となる低濃度Ｎ型不
純物層５を形成する（図２（ｃ））。
で、加速エネルギーを２０〜６０ｋｅＶで、ドーズ量を
１×１０13〜１×１０14／ｃｍ2でイオン注入すること
により、ＬＤＤ構造におけるＮ-層となる低濃度Ｎ型不
純物層５を形成する（図２（ｃ））。
【００２０】その後、ＣＶＤ法により、シリコン酸化膜
を形成した後、エッチバックによりゲート部側面にサイ
ドウォール６を形成し、次に、ヒ素を注入角度θを０〜
７°で、加速エネルギーを４０〜８０ｋｅＶで、ドーズ
量１×１０15〜５×１０15／ｃｍ2でイオン注入するこ
とにより、ソース層及びドレイン層となる高濃度Ｎ型不
純物層１７ａ，１７ｂを形成する（図２（ｄ））。
を形成した後、エッチバックによりゲート部側面にサイ
ドウォール６を形成し、次に、ヒ素を注入角度θを０〜
７°で、加速エネルギーを４０〜８０ｋｅＶで、ドーズ
量１×１０15〜５×１０15／ｃｍ2でイオン注入するこ
とにより、ソース層及びドレイン層となる高濃度Ｎ型不
純物層１７ａ，１７ｂを形成する（図２（ｄ））。
【００２１】以上、ソース層７ａ側及びドレイン層７ｂ
側の２方向からイオン注入した場合を示したが、図３の
本発明の他の実施例の構造断面図に示すように、ドレイ
ン層７ｂ側からのみイオン注入した場合にも同様に接合
耐圧の低下防止、耐ホットキャリア性の向上が図れる。
また、Ｐ型シリコン基板１上にゲート部を形成している
が、Ｐ型シリコン基板１上に形成されたＰウェル上にゲ
ート部を形成した場合も適用可能であり、またＮ型シリ
コン基板等を用いた場合も適用可能である。また、ゲー
ト絶縁膜として、シリコン酸化膜２を用いたが、他の絶
縁膜を用いても実施可能である。
側の２方向からイオン注入した場合を示したが、図３の
本発明の他の実施例の構造断面図に示すように、ドレイ
ン層７ｂ側からのみイオン注入した場合にも同様に接合
耐圧の低下防止、耐ホットキャリア性の向上が図れる。
また、Ｐ型シリコン基板１上にゲート部を形成している
が、Ｐ型シリコン基板１上に形成されたＰウェル上にゲ
ート部を形成した場合も適用可能であり、またＮ型シリ
コン基板等を用いた場合も適用可能である。また、ゲー
ト絶縁膜として、シリコン酸化膜２を用いたが、他の絶
縁膜を用いても実施可能である。
【００２２】
【発明の効果】以上、詳細に説明した様に、本発明を用
いることにより、ドレイン層が基板又はウェル領域と同
じ導電型で、パンチスルーストッパー層より低い不純物
濃度の領域を介して、パンチスルーストッパー層に囲ま
れているため、接合耐圧の低下が防止でき、且つ空乏層
が伸びやすくなるため電界集中は緩和され、ホットキャ
リアに対しても強く、接合容量も低下するため、従来よ
り高速化された半導体装置が製造可能となる。
いることにより、ドレイン層が基板又はウェル領域と同
じ導電型で、パンチスルーストッパー層より低い不純物
濃度の領域を介して、パンチスルーストッパー層に囲ま
れているため、接合耐圧の低下が防止でき、且つ空乏層
が伸びやすくなるため電界集中は緩和され、ホットキャ
リアに対しても強く、接合容量も低下するため、従来よ
り高速化された半導体装置が製造可能となる。
【００２３】また、ドレイン層一方からのみイオン注入
した場合に比べ、ソース層側及びドレイン層側の２方向
からイオン注入した場合、チャネル中央部に形成された
パンチスルーストッパー層の不純物濃度は高くなり、ま
た、ソース層、ドレイン層が特定されることがない。
した場合に比べ、ソース層側及びドレイン層側の２方向
からイオン注入した場合、チャネル中央部に形成された
パンチスルーストッパー層の不純物濃度は高くなり、ま
た、ソース層、ドレイン層が特定されることがない。
【００２４】以上のことより、微細化及び高速化を促進
することができ、しかも、信頼性の高いデバイスを提供
することが出来る。
することができ、しかも、信頼性の高いデバイスを提供
することが出来る。
【図１】本発明の一実施例の構造断面図である。
【図２】本発明の一実施例の製造工程図である。
【図３】本発明の他の実施例の構造断面図である。
【図４】従来の絶縁ゲート型ＦＥＴの製造工程図であ
る。
る。
【符号の説明】 １ Ｐ型シリコン基板 ２ シリコン酸化膜 ３ ポリシリコン膜 ４ パンチスルーストッパー層 ５ 低濃度Ｎ型不純物層 ６ サイドウォール ７ 高濃度Ｎ型不純物層 ８ シリコン基板１とほぼ同じ不純物濃度を有するＰ型
領域
領域
Claims (4)
- 【請求項１】 半導体基板又はウェル領域にパンチスル
ーストッパー層を有する絶縁ゲート型ＦＥＴにおいて、 前記パンチスルーストッパー層とドレイン領域との間に
前記半導体基板又はウェル領域と同じ導電型で、且つパ
ンチスルーストッパー層より低い不純物濃度を有する領
域が設けられていることを特徴とする絶縁ゲート型ＦＥ
Ｔ。 - 【請求項２】 半導体基板又はウェル領域にパンチスル
ーストッパー層を有する絶縁ゲート型ＦＥＴにおいて、 前記パンチスルーストッパー層とドレイン領域及びソー
ス領域との間に前記半導体基板又はウェル領域と同じ導
電型で、且つパンチスルーストッパー層より低い不純物
濃度を有する領域が設けられていることを特徴とする絶
縁ゲート型ＦＥＴ。 - 【請求項３】 上記半導体基板又はウェル領域上に、ゲ
ート絶縁膜及びゲート電極を形成した後、所定の角度
で、且つ所定の加速エネルギーで、且つドレイン領域と
なる側からソース領域となる側へ前記半導体基板又はウ
ェル領域と同じ導電型の不純物をイオン注入し、パンチ
スルーストッパー層を形成することを特徴とする、請求
項１記載の絶縁ゲート型ＦＥＴの製造方法。 - 【請求項４】 上記半導体基板又はウェル領域上に、ゲ
ート絶縁膜及びゲート電極を形成した後、所定の角度
で、且つ所定の加速エネルギーで、且つドレイン領域と
なる側からソース領域となる側へ及び前記ソース領域と
なる側から前記ドレイン領域となる側へ前記半導体基板
又はウェル領域と同じ導電型の不純物をイオン注入し、
パンチスルーストッパー層を形成することを特徴とす
る、請求項２記載の絶縁ゲート型ＦＥＴの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8917992A JPH05291569A (ja) | 1992-04-10 | 1992-04-10 | 絶縁ゲート型ｆｅｔ及びその製造方法 |
| US07/969,325 US5466957A (en) | 1991-10-31 | 1992-10-29 | Transistor having source-to-drain nonuniformly-doped channel and method for fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8917992A JPH05291569A (ja) | 1992-04-10 | 1992-04-10 | 絶縁ゲート型ｆｅｔ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05291569A true JPH05291569A (ja) | 1993-11-05 |
Family
ID=13963536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8917992A Pending JPH05291569A (ja) | 1991-10-31 | 1992-04-10 | 絶縁ゲート型ｆｅｔ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05291569A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007214495A (ja) * | 2006-02-13 | 2007-08-23 | Oki Electric Ind Co Ltd | 半導体装置および半導体装置の製造方法 |
| US7687855B2 (en) | 1998-02-12 | 2010-03-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having impurity region |
-
1992
- 1992-04-10 JP JP8917992A patent/JPH05291569A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7687855B2 (en) | 1998-02-12 | 2010-03-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having impurity region |
| JP2007214495A (ja) * | 2006-02-13 | 2007-08-23 | Oki Electric Ind Co Ltd | 半導体装置および半導体装置の製造方法 |
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