JP2682426B2 - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
- Publication number
- JP2682426B2 JP2682426B2 JP5348272A JP34827293A JP2682426B2 JP 2682426 B2 JP2682426 B2 JP 2682426B2 JP 5348272 A JP5348272 A JP 5348272A JP 34827293 A JP34827293 A JP 34827293A JP 2682426 B2 JP2682426 B2 JP 2682426B2
- Authority
- JP
- Japan
- Prior art keywords
- conductivity type
- buried layer
- type
- source
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳトランジスタを含
む半導体集積回路装置に関し、特にＭＯＳトランジスタ
の特性を改善した半導体集積回路装置およびその製造方
法に関する。
む半導体集積回路装置に関し、特にＭＯＳトランジスタ
の特性を改善した半導体集積回路装置およびその製造方
法に関する。
【０００２】
【従来の技術】従来の半導体集積回路装置に使用されて
いるＭＯＳトランジスタの一例を図５に示す。ここでは
ＰチャネルＭＯＳトランジスタを示しており、Ｐ型シリ
コン基板２１にＮ型ウェル２２を形成し、かつフィール
ド酸化膜２３を形成して素子分離を行う。また、Ｎ型ウ
ェル２２上にはゲート酸化膜２４を介してゲート電極２
５を形成し、かつこのゲート電極２５を挟むＮ型ウェル
２２にはＰ型ソース・ドレイン領域２７を形成し、これ
らでＰチャネルＭＯＳトランジスタを形成している。ま
た、ゲート電極２５の下方のチャネル領域の下側には前
記Ｐ型ソース・ドレイン領域２７にそれぞれ接した状態
でＮ型ウェルよりも若干不純物濃度の高いＮ型埋込層２
６を形成し、このＮ型埋込層２６によりソース・ドレイ
ン間のパッチスルーを防止している。図６は、図５のＢ
−Ｂ′線に沿う不純物濃度プロファイル図である。
いるＭＯＳトランジスタの一例を図５に示す。ここでは
ＰチャネルＭＯＳトランジスタを示しており、Ｐ型シリ
コン基板２１にＮ型ウェル２２を形成し、かつフィール
ド酸化膜２３を形成して素子分離を行う。また、Ｎ型ウ
ェル２２上にはゲート酸化膜２４を介してゲート電極２
５を形成し、かつこのゲート電極２５を挟むＮ型ウェル
２２にはＰ型ソース・ドレイン領域２７を形成し、これ
らでＰチャネルＭＯＳトランジスタを形成している。ま
た、ゲート電極２５の下方のチャネル領域の下側には前
記Ｐ型ソース・ドレイン領域２７にそれぞれ接した状態
でＮ型ウェルよりも若干不純物濃度の高いＮ型埋込層２
６を形成し、このＮ型埋込層２６によりソース・ドレイ
ン間のパッチスルーを防止している。図６は、図５のＢ
−Ｂ′線に沿う不純物濃度プロファイル図である。
【０００３】このように、従来のＭＯＳトランジスタで
は、ソース・ドレイン間でのパンチスルーを防止してＭ
ＯＳトランジスタの短チャネル化を実現するためにチャ
ネル領域のウェル濃度を高くする目的で高濃度のＮ型埋
込層を形成している。前記した例では、Ｎ型埋込層の不
純物濃度は１〜５×１０17（ｃｍ-3）程度である。
は、ソース・ドレイン間でのパンチスルーを防止してＭ
ＯＳトランジスタの短チャネル化を実現するためにチャ
ネル領域のウェル濃度を高くする目的で高濃度のＮ型埋
込層を形成している。前記した例では、Ｎ型埋込層の不
純物濃度は１〜５×１０17（ｃｍ-3）程度である。
【０００４】
【発明が解決しようとする課題】このように従来のＭＯ
Ｓトランジスタでは、高濃度のＰ型ソース・ドレイン領
域に高濃度のＮ型埋込層が接しているため、両者の間に
空乏層が伸び難いものとなっている。このため、Ｐ型ソ
ース・ドレイン領域とＮ型埋込層との間の寄生容量が大
きくなり、遅延時間が増加するという問題が生じ、ある
いは両者間の接合耐圧が低下されるという問題が生じ
る。
Ｓトランジスタでは、高濃度のＰ型ソース・ドレイン領
域に高濃度のＮ型埋込層が接しているため、両者の間に
空乏層が伸び難いものとなっている。このため、Ｐ型ソ
ース・ドレイン領域とＮ型埋込層との間の寄生容量が大
きくなり、遅延時間が増加するという問題が生じ、ある
いは両者間の接合耐圧が低下されるという問題が生じ
る。
【０００５】このため、特開平４−９３０３７号公報で
は、図７に示すように、Ｐ型シリコン基板３１にフィー
ルド絶縁膜３２で区画された素子領域にゲート絶縁膜３
３、ゲート電極３４を設け、かつシリコン基板３１にＰ
型ソース・ドレイン領域３５で構成したＭＯＳトランジ
スタに対し、Ｎ型ソース・ドレイン領域３５の各下側に
イオン注入絶縁層３６を形成し、ソース・ドレイン間の
寄生容量を低減した構成が提案されている。しかしなが
ら、この構造ではイオン注入絶縁層３６とＰ型シリコン
基板３１とＮ型ソース・ドレイン領域３５の接点部にお
いて電界が集中し、接合耐圧が低下するという問題が生
じ易い。本発明の目的は、パンチスルー耐圧を改善する
一方で、ソース・ドレインにおける接合容量を低減し、
かつ接合耐圧を改善することを可能にした半導体集積回
路装置とその製造方法を提供することにある。
は、図７に示すように、Ｐ型シリコン基板３１にフィー
ルド絶縁膜３２で区画された素子領域にゲート絶縁膜３
３、ゲート電極３４を設け、かつシリコン基板３１にＰ
型ソース・ドレイン領域３５で構成したＭＯＳトランジ
スタに対し、Ｎ型ソース・ドレイン領域３５の各下側に
イオン注入絶縁層３６を形成し、ソース・ドレイン間の
寄生容量を低減した構成が提案されている。しかしなが
ら、この構造ではイオン注入絶縁層３６とＰ型シリコン
基板３１とＮ型ソース・ドレイン領域３５の接点部にお
いて電界が集中し、接合耐圧が低下するという問題が生
じ易い。本発明の目的は、パンチスルー耐圧を改善する
一方で、ソース・ドレインにおける接合容量を低減し、
かつ接合耐圧を改善することを可能にした半導体集積回
路装置とその製造方法を提供することにある。
【０００６】
【課題を解決するための手段】本発明の半導体集積回路
装置は、一導電型の半導体層に形成され、かつチャネル
領域の直下に高濃度の一導電型の埋込層を有するＭＯＳ
トランジスタにおいて、ゲート電極の側面にサイドウォ
ールを形成し、かつ逆導電型のソース・ドレイン領域と
前記一導電型の埋込層にそれぞれ接し、かつ前記ソース
・ドレイン領域の直下にあり前記サイドウォールの直下
には存在しない、前記ソース・ドレイン領域よりも低濃
度の逆導電型の埋込層を形成した構成とする。また、本
発明の製造方法は、一導電型の半導体層のチャネル領域
相当箇所の直下に高濃度の一導電型の埋込層を形成し、
前記半導体層上にゲート電極を形成し、このゲート電極
の側面にサイドウォールを形成し、前記ゲート電極およ
びサイドウォールを用いた自己整合法により逆導電型の
不純物をイオン注入して逆導電型の埋込層を形成し、前
記ゲート電極およびサイドウォールを用いた自己整合法
により前記逆導電型の埋込層よりも高濃度の不純物をイ
オン注入して逆導電型のソース・ドレイン領域を形成す
る工程を含んでいる。
装置は、一導電型の半導体層に形成され、かつチャネル
領域の直下に高濃度の一導電型の埋込層を有するＭＯＳ
トランジスタにおいて、ゲート電極の側面にサイドウォ
ールを形成し、かつ逆導電型のソース・ドレイン領域と
前記一導電型の埋込層にそれぞれ接し、かつ前記ソース
・ドレイン領域の直下にあり前記サイドウォールの直下
には存在しない、前記ソース・ドレイン領域よりも低濃
度の逆導電型の埋込層を形成した構成とする。また、本
発明の製造方法は、一導電型の半導体層のチャネル領域
相当箇所の直下に高濃度の一導電型の埋込層を形成し、
前記半導体層上にゲート電極を形成し、このゲート電極
の側面にサイドウォールを形成し、前記ゲート電極およ
びサイドウォールを用いた自己整合法により逆導電型の
不純物をイオン注入して逆導電型の埋込層を形成し、前
記ゲート電極およびサイドウォールを用いた自己整合法
により前記逆導電型の埋込層よりも高濃度の不純物をイ
オン注入して逆導電型のソース・ドレイン領域を形成す
る工程を含んでいる。
【０００７】
【作用】本発明によれば、逆導電型のソース・ドレイン
領域はこれよりも低濃度の逆導電型埋込層に接してお
り、かつこの逆導電型埋込層を介してチャネル直下の一
導電型埋込層に接するため、両埋込層の間での空乏層の
広がりが大きくなり、結果としてソース・ドレイン領域
における接合容量が減少され、かつ、空乏層が広がるた
めにソース・ドレイン領域における接合耐圧も向上され
る。
領域はこれよりも低濃度の逆導電型埋込層に接してお
り、かつこの逆導電型埋込層を介してチャネル直下の一
導電型埋込層に接するため、両埋込層の間での空乏層の
広がりが大きくなり、結果としてソース・ドレイン領域
における接合容量が減少され、かつ、空乏層が広がるた
めにソース・ドレイン領域における接合耐圧も向上され
る。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の比較実施例の断面図である。Ｐ型シ
リコン基板１にＮ型ウェル２が形成され、フィールド酸
化膜３により素子領域が画成されている。また、この素
子領域のシリコン基板表面にはゲート酸化膜４及びゲー
ト電極５が形成されている。そして、前記ゲート電極５
の直下、即ちチャネル領域の直下にはＮ型ウェル２より
も若干不純物濃度の高い高濃度Ｎ型埋込層６が形成され
ている。また、前記ゲート電極５を挟むようにＮ型ウェ
ル２には不純物濃度の高いＰ型ソース・ドレイン領域７
が形成されている。
る。図１は本発明の比較実施例の断面図である。Ｐ型シ
リコン基板１にＮ型ウェル２が形成され、フィールド酸
化膜３により素子領域が画成されている。また、この素
子領域のシリコン基板表面にはゲート酸化膜４及びゲー
ト電極５が形成されている。そして、前記ゲート電極５
の直下、即ちチャネル領域の直下にはＮ型ウェル２より
も若干不純物濃度の高い高濃度Ｎ型埋込層６が形成され
ている。また、前記ゲート電極５を挟むようにＮ型ウェ
ル２には不純物濃度の高いＰ型ソース・ドレイン領域７
が形成されている。
【０００９】そして、このＰ型ソース・ドレイン領域７
の直下には、前記シリコン基板１よりも高濃度でＰ型ソ
ース・ドレイン領域７よりも低濃度のＰ型埋込層８が形
成されており、これらのＰ型埋込層８は前記Ｐ型ソース
・ドレイン領域７とＮ型埋込層６のそれぞれに接した構
成とされている。なお、図２は図１のＡ−Ａ′線に沿う
不純物濃度プロファイルである。Ｐ型ドレイン領域の直
下に５×１０17（ｃｍ-3）程度のＰ型埋込層があり、Ｎ
型埋込層と接している。
の直下には、前記シリコン基板１よりも高濃度でＰ型ソ
ース・ドレイン領域７よりも低濃度のＰ型埋込層８が形
成されており、これらのＰ型埋込層８は前記Ｐ型ソース
・ドレイン領域７とＮ型埋込層６のそれぞれに接した構
成とされている。なお、図２は図１のＡ−Ａ′線に沿う
不純物濃度プロファイルである。Ｐ型ドレイン領域の直
下に５×１０17（ｃｍ-3）程度のＰ型埋込層があり、Ｎ
型埋込層と接している。
【００１０】図３は図１のＭＯＳトランジスタを製造工
程順に示す断面図である。先ず、図３（ａ）のように、
Ｐ型シリコン基板１にＮ型ウェル２を形成し、フィール
ド酸化膜３を形成して素子領域を画成する。そして、素
子領域のシリコン基板１の表面に薄い酸化膜１０を形成
し、かつその上にレジスト１１を塗布した後、フォトリ
ソグラフィ技術を用いてトランジスタのチャネル形成部
のレジスト１１を開口する。そして、このレジスト１１
をマスクにしてＮ型不純物、例えばリンをエネルギ３０
０ＫｅＶ、ドーズ量１Ｅ１３（ｃｍ-2）程度注入する。
そして、熱処理を行うことで前記Ｎ型ウェル２内にＮ型
埋込層６を形成する。
程順に示す断面図である。先ず、図３（ａ）のように、
Ｐ型シリコン基板１にＮ型ウェル２を形成し、フィール
ド酸化膜３を形成して素子領域を画成する。そして、素
子領域のシリコン基板１の表面に薄い酸化膜１０を形成
し、かつその上にレジスト１１を塗布した後、フォトリ
ソグラフィ技術を用いてトランジスタのチャネル形成部
のレジスト１１を開口する。そして、このレジスト１１
をマスクにしてＮ型不純物、例えばリンをエネルギ３０
０ＫｅＶ、ドーズ量１Ｅ１３（ｃｍ-2）程度注入する。
そして、熱処理を行うことで前記Ｎ型ウェル２内にＮ型
埋込層６を形成する。
【００１１】次いで、図３（ｂ）のように、素子領域の
シリコン基板１の表面にゲート酸化膜４およびゲート電
極５を形成した後、前記ゲート電極５を利用した自己整
合法によりＰ型不純物、例えばボロンをエネルギ５０Ｋ
ｅＶ、ドーズ量１Ｅ１３（ｃｍ-2）程度注入する。次
に、熱処理によりＰ型埋込層８を形成する。次いで、前
工程と同様にゲート電極５を利用した自己整合法により
Ｐ型不純物、例えば弗化ボロンをエネルギ５０ＫｅＶ、
ドーズ量５Ｅ１５（ｃｍ-2）程度イオン注入する。その
後、熱処理を行うことにより、図１に示したように、Ｐ
型ソース・ドレイン領域７を形成する。
シリコン基板１の表面にゲート酸化膜４およびゲート電
極５を形成した後、前記ゲート電極５を利用した自己整
合法によりＰ型不純物、例えばボロンをエネルギ５０Ｋ
ｅＶ、ドーズ量１Ｅ１３（ｃｍ-2）程度注入する。次
に、熱処理によりＰ型埋込層８を形成する。次いで、前
工程と同様にゲート電極５を利用した自己整合法により
Ｐ型不純物、例えば弗化ボロンをエネルギ５０ＫｅＶ、
ドーズ量５Ｅ１５（ｃｍ-2）程度イオン注入する。その
後、熱処理を行うことにより、図１に示したように、Ｐ
型ソース・ドレイン領域７を形成する。
【００１２】したがって、図１の構成のＭＯＳトランジ
スタによれば、チャネル領域の下側に高濃度のＮ型埋込
層６が形成されているため、Ｐ型ソース・ドレイン領域
７間のパンチスルーが防止される。一方、Ｐ型ソース・
ドレイン領域７はこれよりも低濃度のＰ型埋込層８に接
しており、かつこのＰ型埋込層８を介してＮ型埋込層６
に接しているため、Ｐ型埋込層８とＮ型埋込層６との間
の空乏層の広がりが大きくなり、結果としてＰ型ソース
・ドレイン領域７における接合容量が減少する。また、
空乏層が広がるため、Ｐ型ソース・ドレイン領域７にお
ける接合耐圧も向上される。
スタによれば、チャネル領域の下側に高濃度のＮ型埋込
層６が形成されているため、Ｐ型ソース・ドレイン領域
７間のパンチスルーが防止される。一方、Ｐ型ソース・
ドレイン領域７はこれよりも低濃度のＰ型埋込層８に接
しており、かつこのＰ型埋込層８を介してＮ型埋込層６
に接しているため、Ｐ型埋込層８とＮ型埋込層６との間
の空乏層の広がりが大きくなり、結果としてＰ型ソース
・ドレイン領域７における接合容量が減少する。また、
空乏層が広がるため、Ｐ型ソース・ドレイン領域７にお
ける接合耐圧も向上される。
【００１３】図４は本発明の実施例のＭＯＳトランジス
タの断面図であり、図１と等価な部分には同一符号を付
してある。この実施例では、前記比較実施例の接合耐圧
をさらに高めて本発明の目的を達成することを可能とす
るものであり、ゲート電極５の側面にサイドウォール９
を形成しており、このサイドウォール９を利用してイオ
ン注入法によりＰ型埋込層８を形成し、かつＰ型ソース
・ドレイン領域７を形成した構成としたものである。こ
のように構成すれば、Ｐ型ソース・ドレイン領域７のそ
れそれの直下に形成されるＰ型埋込層８の相互間距離を
図１の比較実施例よりも大きくでき、Ｐ型ソース・ドレ
イン領域７間のパンチスルーに対する耐圧を比較実施例
のものよりも向上することができる。なお、本発明はＮ
チャネルＭＯＳトランジスタにも適用でき、その場合に
は、Ｎ型ソース・ドレイン領域の直下に、これよりも不
純物濃度の低いＮ型埋込層を形成すればよい。
タの断面図であり、図１と等価な部分には同一符号を付
してある。この実施例では、前記比較実施例の接合耐圧
をさらに高めて本発明の目的を達成することを可能とす
るものであり、ゲート電極５の側面にサイドウォール９
を形成しており、このサイドウォール９を利用してイオ
ン注入法によりＰ型埋込層８を形成し、かつＰ型ソース
・ドレイン領域７を形成した構成としたものである。こ
のように構成すれば、Ｐ型ソース・ドレイン領域７のそ
れそれの直下に形成されるＰ型埋込層８の相互間距離を
図１の比較実施例よりも大きくでき、Ｐ型ソース・ドレ
イン領域７間のパンチスルーに対する耐圧を比較実施例
のものよりも向上することができる。なお、本発明はＮ
チャネルＭＯＳトランジスタにも適用でき、その場合に
は、Ｎ型ソース・ドレイン領域の直下に、これよりも不
純物濃度の低いＮ型埋込層を形成すればよい。
【００１４】
【発明の効果】以上説明したように本発明は、チャネル
領域の直下に高濃度の一導電型の埋込層を有するＭＯＳ
トランジスタにおいて、ゲート電極の側面にサイドウォ
ールを有し、逆導電型のソース・ドレイン領域のそれぞ
れの直下に、これよりも低濃度の逆導電型の埋込層をサ
イドウォールの直下には存在しないように形成している
ので、両埋込層の間の空乏層の広がりが大きくなり、接
合容量が減少する。また、空乏層が広がるため、ソース
・ドレイン領域における接合耐圧も向上される。特に、
サイドウォールを形成した後に埋込層を形成すること
で、ソース・ドレイン領域直下の埋込層の間隔が大きく
でき、ソース・ドレイン間のパンチスルー耐圧を向上す
ることもできる。
領域の直下に高濃度の一導電型の埋込層を有するＭＯＳ
トランジスタにおいて、ゲート電極の側面にサイドウォ
ールを有し、逆導電型のソース・ドレイン領域のそれぞ
れの直下に、これよりも低濃度の逆導電型の埋込層をサ
イドウォールの直下には存在しないように形成している
ので、両埋込層の間の空乏層の広がりが大きくなり、接
合容量が減少する。また、空乏層が広がるため、ソース
・ドレイン領域における接合耐圧も向上される。特に、
サイドウォールを形成した後に埋込層を形成すること
で、ソース・ドレイン領域直下の埋込層の間隔が大きく
でき、ソース・ドレイン間のパンチスルー耐圧を向上す
ることもできる。
【図１】本発明の比較実施例の要部の断面図である。
【図２】図１のＡ−Ａ′線に沿う不純物濃度のプロファ
イル図である。
イル図である。
【図３】図１のＭＯＳトランジスタを製造工程順に示す
断面図である。
断面図である。
【図４】本発明の実施例の要部の断面図である。
【図５】従来の半導体集積回路装置の一例の断面図であ
る。
る。
【図６】図５のＢ−Ｂ′線に沿う不純物濃度のプロファ
イル図である。
イル図である。
【図７】従来の他の例の断面図である。
１ Ｐ型シリコン基板 ２ Ｎ型ウェル ５ ゲート電極 ６ 高濃度Ｎ型埋込層 ７ Ｐ型ソース・ドレイン領域 ８ 低濃度Ｐ型埋込層
Claims (2)
- 【請求項１】 一導電型の半導体層にゲート電極と逆導
電型のソース・ドレイン領域を有し、かつチャネル領域
の直下に高濃度の一導電型の埋込層を有するＭＯＳトラ
ンジスタを含む半導体集積回路装置において、ゲート電
極の側面にサイドウォールを有し、前記ソース・ドレイ
ン領域と前記一導電型の埋込層にそれぞれ接し、かつ前
記ソース・ドレイン領域のそれぞれの直下にあり、かつ
前記サイドウォールの直下には存在しない、前記ソース
・ドレイン領域よりも低濃度の逆導電型の埋込層を形成
したことを特徴とする半導体集積回路装置。 - 【請求項２】 一導電型の半導体層のチャネル領域相当
箇所の直下に高濃度の一導電型の埋込層を形成する工程
と、前記半導体層上にゲート電極を形成する工程と、こ
のゲート電極の側面にサイドウォールを形成する工程
と、前記ゲート電極およびサイドウォールを用いた自己
整合法により逆導電型の不純物をイオン注入して逆導電
型の埋込層を形成する工程と、前記ゲート電極およびサ
イドウォールを用いた自己整合法により前記逆導電型の
埋込層よりも高濃度の不純物をイオン注入して逆導電型
のソース・ドレイン領域を形成する工程を含むことを特
徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5348272A JP2682426B2 (ja) | 1993-12-24 | 1993-12-24 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5348272A JP2682426B2 (ja) | 1993-12-24 | 1993-12-24 | 半導体集積回路装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07193239A JPH07193239A (ja) | 1995-07-28 |
| JP2682426B2 true JP2682426B2 (ja) | 1997-11-26 |
Family
ID=18395922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5348272A Expired - Fee Related JP2682426B2 (ja) | 1993-12-24 | 1993-12-24 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2682426B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01120067A (ja) * | 1987-11-02 | 1989-05-12 | Hitachi Ltd | 半導体装置及びその製造方法 |
-
1993
- 1993-12-24 JP JP5348272A patent/JP2682426B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07193239A (ja) | 1995-07-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6518623B1 (en) | Semiconductor device having a buried-channel MOS structure | |
| JP3489871B2 (ja) | Ｍｏｓトランジスタおよびその製造方法 | |
| JP2897004B2 (ja) | Ｃｍｏｓｆｅｔ製造方法 | |
| JPH0571174B2 (ja) | ||
| JPH0878674A (ja) | 半導体装置およびその製造方法ならびにバイポーラトランジスタ | |
| JP3058604B2 (ja) | 二重接合構造を持つ半導体装置およびその製造方法 | |
| JP2682426B2 (ja) | 半導体集積回路装置およびその製造方法 | |
| JPS63244683A (ja) | 電界効果型半導体装置およびその製造方法 | |
| JPS6025028B2 (ja) | 半導体装置の製造方法 | |
| JPH09312397A (ja) | 半導体装置およびその製造方法 | |
| JPH067556B2 (ja) | Ｍｉｓ型半導体装置 | |
| JPH02219237A (ja) | Ｍｉｓ型半導体装置 | |
| JP2808620B2 (ja) | 半導体装置の製造方法 | |
| JP3194805B2 (ja) | 半導体装置 | |
| JPH0575045A (ja) | 半導体装置の製造方法 | |
| JPH0472770A (ja) | 半導体装置の製造方法 | |
| JP2537649B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
| JPH08186252A (ja) | 半導体装置 | |
| JP2706441B2 (ja) | 相補型ｍｉｓ集積回路の製造方法 | |
| JP2658810B2 (ja) | 不均一チャネルドープｍｏｓトランジスタ及びその製造方法 | |
| JPH05291569A (ja) | 絶縁ゲート型ｆｅｔ及びその製造方法 | |
| JPH0346371A (ja) | 半導体装置の製造方法 | |
| JPH10261795A (ja) | 絶縁ゲート型電界効果トランジスタ及びその製造方法 | |
| JP3272596B2 (ja) | 半導体装置及びその製造方法 | |
| JPS6410952B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |