JP3194805B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP3194805B2 JP3194805B2 JP00493193A JP493193A JP3194805B2 JP 3194805 B2 JP3194805 B2 JP 3194805B2 JP 00493193 A JP00493193 A JP 00493193A JP 493193 A JP493193 A JP 493193A JP 3194805 B2 JP3194805 B2 JP 3194805B2
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- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関するもの
である。
である。
【０００２】
【従来の技術】従来のｎチャネル型ＳＪＥＴ（shallow
junction well transistor）の構造を図３を参照して説
明する。この従来のＳＪＥＴはｎ型シリコン基板２１内
にｎウェル２３が形成され、このｎウェル２３内に厚さ
が薄く、不純物濃度が比較的低い、チャネルとなるｐウ
ェル２６が形成されている。そして、このチャネルとな
るｐウェル２６を挟むようにソース・ドレインとなる拡
散層（ｎ+ 層）１１が形成され、このｎ+ 層３１とｎウ
ェル２３との間にｎ+ 層３１を被うように、厚さが厚く
て不純物濃度の高いｐ層３２が形成されている。
junction well transistor）の構造を図３を参照して説
明する。この従来のＳＪＥＴはｎ型シリコン基板２１内
にｎウェル２３が形成され、このｎウェル２３内に厚さ
が薄く、不純物濃度が比較的低い、チャネルとなるｐウ
ェル２６が形成されている。そして、このチャネルとな
るｐウェル２６を挟むようにソース・ドレインとなる拡
散層（ｎ+ 層）１１が形成され、このｎ+ 層３１とｎウ
ェル２３との間にｎ+ 層３１を被うように、厚さが厚く
て不純物濃度の高いｐ層３２が形成されている。
【０００３】又、基板２１の表面にはゲート酸化膜２５
が形成され、このゲート酸化膜２５上には例えばポリシ
リコンからなるゲート電極２７が形成されている。
が形成され、このゲート酸化膜２５上には例えばポリシ
リコンからなるゲート電極２７が形成されている。
【０００４】
【発明が解決しようとする課題】このような従来のＳＪ
ＥＴにおいては、チャネルとなるｐウェル２６が完全に
空乏化するため、チャネルの実効電界Ｅefの低減化をす
ることができ、高電流駆動能力が実現できる。しかし、
ソース・ドレインとなるｎ+ 層３１が不純物濃度の濃い
ｐ層３２で被われているため、拡散層容量Ｃj が非常に
大きくなって高速動作が行うことができないという問題
がある。
ＥＴにおいては、チャネルとなるｐウェル２６が完全に
空乏化するため、チャネルの実効電界Ｅefの低減化をす
ることができ、高電流駆動能力が実現できる。しかし、
ソース・ドレインとなるｎ+ 層３１が不純物濃度の濃い
ｐ層３２で被われているため、拡散層容量Ｃj が非常に
大きくなって高速動作が行うことができないという問題
がある。
【０００５】本発明は上記事情を考慮してなされたもの
であって、チャネルの実効電界を低くできるとともに、
高速動作を行うことのできる半導体装置を提供すること
を目的とする。
であって、チャネルの実効電界を低くできるとともに、
高速動作を行うことのできる半導体装置を提供すること
を目的とする。
【０００６】
【課題を解決するための手段】本発明による半導体装置
は、第１導電型の半導体基板上に形成される第１導電型
のウェルと、このウェル内に形成される第２導電型のチ
ャネル領域と、前記ウェル内に前記チャネル領域を挟む
ように形成される第１、第２のソース・ドレイン領域と
を備え、前記第１のソース・ドレイン領域は、前記第２
のソース・ドレイン領域の間に形成され、更に第２のソ
ース・ドレイン領域よりも深さが浅く、前記第１のソー
ス・ドレイン領域を被うように第２導電型の第１の層が
形成され、前記ウェル内に、前記第１の層よりも濃度が
低く、深さが前記第１のソース・ドレイン領域よりも深
くて、かつ前記第２のソース・ドレイン領域を被うよう
に第２導電型の第２の層が形成され、前記チャネル領域
の深さＸj がチャネルの最大空乏層幅Ｗa と、前記チャ
ネル領域と前記ウェルとの間のｐｎ接合の最大空乏層幅
Ｗb との和以下となり（Ｘj≦Ｗa ＋Ｗb ）、前記第１
の層の厚さＸp1は、この第１の層と前記第１のソース・
ドレイン領域との間のｐｎ接合の最大空乏層幅Ｗc1と、
前記第１の層と前記ウェルとの間のｐｎ接合の最大空乏
層幅Ｗd1との和より大きく（Ｘp1＞Ｗc1＋Ｗd1）、前記
第２の層の厚さＸp2は、この第２の層と前記第２のソー
ス・ドレイン領域との間のｐｎ接合の最大空乏層幅Ｗc2
と、前記第２の層と前記ウェルとの間のｐｎ接合の最大
空乏層幅Ｗd2との和より大きい（Ｘp2＞Ｗc2＋Ｗd2）こ
とを特徴とする。
は、第１導電型の半導体基板上に形成される第１導電型
のウェルと、このウェル内に形成される第２導電型のチ
ャネル領域と、前記ウェル内に前記チャネル領域を挟む
ように形成される第１、第２のソース・ドレイン領域と
を備え、前記第１のソース・ドレイン領域は、前記第２
のソース・ドレイン領域の間に形成され、更に第２のソ
ース・ドレイン領域よりも深さが浅く、前記第１のソー
ス・ドレイン領域を被うように第２導電型の第１の層が
形成され、前記ウェル内に、前記第１の層よりも濃度が
低く、深さが前記第１のソース・ドレイン領域よりも深
くて、かつ前記第２のソース・ドレイン領域を被うよう
に第２導電型の第２の層が形成され、前記チャネル領域
の深さＸj がチャネルの最大空乏層幅Ｗa と、前記チャ
ネル領域と前記ウェルとの間のｐｎ接合の最大空乏層幅
Ｗb との和以下となり（Ｘj≦Ｗa ＋Ｗb ）、前記第１
の層の厚さＸp1は、この第１の層と前記第１のソース・
ドレイン領域との間のｐｎ接合の最大空乏層幅Ｗc1と、
前記第１の層と前記ウェルとの間のｐｎ接合の最大空乏
層幅Ｗd1との和より大きく（Ｘp1＞Ｗc1＋Ｗd1）、前記
第２の層の厚さＸp2は、この第２の層と前記第２のソー
ス・ドレイン領域との間のｐｎ接合の最大空乏層幅Ｗc2
と、前記第２の層と前記ウェルとの間のｐｎ接合の最大
空乏層幅Ｗd2との和より大きい（Ｘp2＞Ｗc2＋Ｗd2）こ
とを特徴とする。
【０００７】
【作用】このように構成された本発明の半導体装置によ
れば、ソース・ドレイン領域の大部分は不純物濃度の低
い第２の層で被われているため、拡散容量を小さくする
ことができる。又ソース・ドレイン領域とウェル間パン
チスルーは第１の層および第２の層によって防止するこ
とができる。これにより、チャネルの実効電界を低くす
ることができるとともに、高速動作を行うことができ
る。
れば、ソース・ドレイン領域の大部分は不純物濃度の低
い第２の層で被われているため、拡散容量を小さくする
ことができる。又ソース・ドレイン領域とウェル間パン
チスルーは第１の層および第２の層によって防止するこ
とができる。これにより、チャネルの実効電界を低くす
ることができるとともに、高速動作を行うことができ
る。
【０００８】
【実施例】本発明による半導体装置の一実施例の断面構
造を図１に示す。この実施例の半導体装置は、ｎチャネ
ル型ＳＪＥＴであって、このｎ型シリコン基板１内にｎ
ウェル３が形成され、このｎウェル３内にチャネルとな
るｐウェル６が形成され、このｐウェル６を挟むよう
に、ｎ型不純物が低濃度の拡散層（ｎ- 層）８および高
濃度の拡散層（ｎ+ 層）１１からなるＬＤＤ（lightly
doped drain ）構造のソース・ドレイン領域が形成さ
れ、更に、拡散層１１の深さより浅いｐ層９が拡散層８
を被うように形成されているとともに、ｐ層９よりも不
純物濃度が低く、深さが拡散層１１よりも深いｐ層１２
が拡散層１１を被うように形成されている。
造を図１に示す。この実施例の半導体装置は、ｎチャネ
ル型ＳＪＥＴであって、このｎ型シリコン基板１内にｎ
ウェル３が形成され、このｎウェル３内にチャネルとな
るｐウェル６が形成され、このｐウェル６を挟むよう
に、ｎ型不純物が低濃度の拡散層（ｎ- 層）８および高
濃度の拡散層（ｎ+ 層）１１からなるＬＤＤ（lightly
doped drain ）構造のソース・ドレイン領域が形成さ
れ、更に、拡散層１１の深さより浅いｐ層９が拡散層８
を被うように形成されているとともに、ｐ層９よりも不
純物濃度が低く、深さが拡散層１１よりも深いｐ層１２
が拡散層１１を被うように形成されている。
【０００９】又基板１の表面にはゲート酸化膜５が形成
されており、このゲート酸化膜５上にゲート電極７およ
びゲート側壁１０が形成されている。
されており、このゲート酸化膜５上にゲート電極７およ
びゲート側壁１０が形成されている。
【００１０】そしてこの実施例の半導体装置において
は、ｐウェル６の深さＸj はチャネルの最大空乏層幅Ｗ
a と、ｐウェル６とｎウェル３の間のｐｎ接合の最大空
乏層幅Ｗb との和Ｗa ＋Ｗb よりも小さい（Ｘj ≦Ｗa
＋Ｗb ）。また、ｐ層９の厚さＸp1は拡散層８とｐ層９
との間のｐｎ接合の最大空乏層幅Ｗc1と、ｐ層９とｎウ
ェル３との間のｐｎ接合の最大空乏層幅Ｗd1との和Ｗc1
＋Ｗd1より大きく（Ｘp1＞Ｗc1＋Ｗd1）、ｐ層１２の厚
さＸp2は拡散層１１とｐ層１２との間のｐｎ接合の最大
空乏層幅Ｗc2と、ｐ層１２とｎウェル３との間のｐｎ接
合の最大空乏層幅Ｗd2との和Ｗc2＋Ｗd2よりも大きい
（Ｘp2＞Ｗc2＋Ｗd2）。
は、ｐウェル６の深さＸj はチャネルの最大空乏層幅Ｗ
a と、ｐウェル６とｎウェル３の間のｐｎ接合の最大空
乏層幅Ｗb との和Ｗa ＋Ｗb よりも小さい（Ｘj ≦Ｗa
＋Ｗb ）。また、ｐ層９の厚さＸp1は拡散層８とｐ層９
との間のｐｎ接合の最大空乏層幅Ｗc1と、ｐ層９とｎウ
ェル３との間のｐｎ接合の最大空乏層幅Ｗd1との和Ｗc1
＋Ｗd1より大きく（Ｘp1＞Ｗc1＋Ｗd1）、ｐ層１２の厚
さＸp2は拡散層１１とｐ層１２との間のｐｎ接合の最大
空乏層幅Ｗc2と、ｐ層１２とｎウェル３との間のｐｎ接
合の最大空乏層幅Ｗd2との和Ｗc2＋Ｗd2よりも大きい
（Ｘp2＞Ｗc2＋Ｗd2）。
【００１１】上記実施例の半導体装置の製造方法の一具
体例を図２を参照して説明する。まずｎ型シリコン基板
１上に、例えば不純物濃度が１×１０17ｃｍ-3のｎウェ
ル３を形成し、その後ゲート酸化膜５を形成する（図２
(a) 参照）。次にシリコン基板１の表Ｂイオンをイオン
注入して深さが５０ｎｍ、不純物濃度が１×１０17ｃｍ
-3のｐウェル６を形成する（図(a) 参照）。続いて、例
えばポリシリコンからなるゲート電極７を基板１上の所
定領域に形成した後、Ａs イオンを基板１にイオン注入
することによって濃度が１×１０19ｃｍ-3、深さが５０
ｎｍの拡散層８を形成し、更にＢイオンを基板１にイオ
ン注入することによって、深さ５０ｎｍのところにピー
ク濃度（１×１０18ｃｍ-3）があってｐｎ接合の深さが
１００ｎｍのｐ層９を形成する（図２(b) 参照）。次
に、例えば幅１００ｎｍの、Ｓi Ｎからなるゲート側壁
１０を形成した後、Ａs イオンを基板１にイオン注入す
ることにより濃度が２×１０20ｃｍ-3で深さが１２０ｎ
ｍの拡散層１１を形成し、さらにＢイオンをイオン注入
して濃度が５×１０16ｃｍ-3で深さが３５０ｎｍのｐ層
１２を形成する（図２(c) 参照）。これにより図１に示
す半導体装置が形成される。
体例を図２を参照して説明する。まずｎ型シリコン基板
１上に、例えば不純物濃度が１×１０17ｃｍ-3のｎウェ
ル３を形成し、その後ゲート酸化膜５を形成する（図２
(a) 参照）。次にシリコン基板１の表Ｂイオンをイオン
注入して深さが５０ｎｍ、不純物濃度が１×１０17ｃｍ
-3のｐウェル６を形成する（図(a) 参照）。続いて、例
えばポリシリコンからなるゲート電極７を基板１上の所
定領域に形成した後、Ａs イオンを基板１にイオン注入
することによって濃度が１×１０19ｃｍ-3、深さが５０
ｎｍの拡散層８を形成し、更にＢイオンを基板１にイオ
ン注入することによって、深さ５０ｎｍのところにピー
ク濃度（１×１０18ｃｍ-3）があってｐｎ接合の深さが
１００ｎｍのｐ層９を形成する（図２(b) 参照）。次
に、例えば幅１００ｎｍの、Ｓi Ｎからなるゲート側壁
１０を形成した後、Ａs イオンを基板１にイオン注入す
ることにより濃度が２×１０20ｃｍ-3で深さが１２０ｎ
ｍの拡散層１１を形成し、さらにＢイオンをイオン注入
して濃度が５×１０16ｃｍ-3で深さが３５０ｎｍのｐ層
１２を形成する（図２(c) 参照）。これにより図１に示
す半導体装置が形成される。
【００１２】上述のように構成された本実施例の半導体
装置によれば、ソース・ドレイン領域の大部分を占める
拡散層１１は、濃度の低いｐ層１２に接しているため、
拡散容量Ｃj は従来の場合に比べて低減化される。すな
わち、拡散容量Ｃj はｐ層１２の濃度をＮp とするとＮ
p +1/2に比例するため、上記実施例の半導体装置の拡散
容量Ｃj は拡散層１１を濃度の高い（例えば、従来と同
じ１×１０18ｃｍ-3の濃度）ｐ層で被った場合に比べ
て、１／４．５に低減化することができる。又拡散層
８，１１とｎウェル３間のパンチスルーは、拡散層８に
関しては濃度の高いｐ層９によって防止でき、拡散層１
１に関しては厚いｐ層１２によって防止できる。その
上、チャネル部においてＸj ＜Ｗa ＋Ｗb が成立してい
ることにより、ｐウェル６が完全に空乏化し、チャネル
空乏層幅が減少し、チャネルの実効電界Ｅefも低くする
ことができる。これによりキャリアの移動度の向上が実
現できる。
装置によれば、ソース・ドレイン領域の大部分を占める
拡散層１１は、濃度の低いｐ層１２に接しているため、
拡散容量Ｃj は従来の場合に比べて低減化される。すな
わち、拡散容量Ｃj はｐ層１２の濃度をＮp とするとＮ
p +1/2に比例するため、上記実施例の半導体装置の拡散
容量Ｃj は拡散層１１を濃度の高い（例えば、従来と同
じ１×１０18ｃｍ-3の濃度）ｐ層で被った場合に比べ
て、１／４．５に低減化することができる。又拡散層
８，１１とｎウェル３間のパンチスルーは、拡散層８に
関しては濃度の高いｐ層９によって防止でき、拡散層１
１に関しては厚いｐ層１２によって防止できる。その
上、チャネル部においてＸj ＜Ｗa ＋Ｗb が成立してい
ることにより、ｐウェル６が完全に空乏化し、チャネル
空乏層幅が減少し、チャネルの実効電界Ｅefも低くする
ことができる。これによりキャリアの移動度の向上が実
現できる。
【００１３】上記実施例においては、ソース・ドレイン
領域は濃度および接合深さの異なる２つの拡散層８，１
１からなっていたが、単一の拡散層であっても同様の効
果を得ることができる。
領域は濃度および接合深さの異なる２つの拡散層８，１
１からなっていたが、単一の拡散層であっても同様の効
果を得ることができる。
【００１４】
【発明の効果】以上述べたように本発明によれば、チャ
ネルの実効電界を低くできるとともに、高速動作を行う
ことができる。
ネルの実効電界を低くできるとともに、高速動作を行う
ことができる。
【図１】本発明による半導体装置の一実施例の構造を示
す断面図。
す断面図。
【図２】図１に示す半導体装置の製造方法の一具体例を
示す工程断面図。
示す工程断面図。
【図３】従来の半導体装置の構造を示す断面図。
１ ｎ型シリコン基板 ３ ｎウェル ５ ゲート酸化膜 ６ ｐウェル ７ ゲート電極 ８ 拡散層（ｎ- 層） ９，１２ ｐ層 １０ ゲート側壁 １２ 拡散層（ｎ+ 層）
Claims (1)
- 【請求項１】第１導電型の半導体基板上に形成される第
１導電型のウェルと、 このウェル内に形成される第２導電型のチャネル領域
と、 前記ウェル内に前記チャネル領域を挟むように形成され
る第１、第２のソース・ドレイン領域とを備え、 前記第１のソース・ドレイン領域は、前記第２のソース
・ドレイン領域の間に形成され、 更に第２のソース・ドレイン領域よりも深さが浅く、前
記第１のソース・ドレイン領域を被うように第２導電型
の第１の層が形成され、 前記ウェル内に、前記第１の層よりも濃度が低く、深さ
が前記第１のソース・ドレイン領域よりも深くて、かつ
前記第２のソース・ドレイン領域を被うように第２導電
型の第２の層が形成され、 前記チャネル領域の深さＸj がチャネルの最大空乏層幅
Ｗa と、前記チャネル領域と前記ウェルとの間のｐｎ接
合の最大空乏層幅Ｗb との和以下となり（Ｘj≦Ｗa ＋
Ｗb ）、 前記第１の層の厚さＸp1は、この第１の層と前記第１の
ソース・ドレイン領域との間のｐｎ接合の最大空乏層幅
Ｗc1と、前記第１の層と前記ウェルとの間のｐｎ接合の
最大空乏層幅Ｗd1との和より大きく（Ｘp1＞Ｗc1＋
Ｗd1）、 前記第２の層の厚さＸp2は、この第２の層と前記第２の
ソース・ドレイン領域との間のｐｎ接合の最大空乏層幅
Ｗc2と、前記第２の層と前記ウェルとの間のｐｎ接合の
最大空乏層幅Ｗd2との和より大きい（Ｘp2＞Ｗc2＋
Ｗd2）ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00493193A JP3194805B2 (ja) | 1993-01-14 | 1993-01-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00493193A JP3194805B2 (ja) | 1993-01-14 | 1993-01-14 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06216150A JPH06216150A (ja) | 1994-08-05 |
| JP3194805B2 true JP3194805B2 (ja) | 2001-08-06 |
Family
ID=11597337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00493193A Expired - Fee Related JP3194805B2 (ja) | 1993-01-14 | 1993-01-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3194805B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006253715A (ja) * | 1995-04-14 | 2006-09-21 | Sharp Corp | 半導体装置 |
| JP2007335704A (ja) * | 2006-06-16 | 2007-12-27 | Oki Electric Ind Co Ltd | 電界効果トランジスタおよびその製造方法 |
-
1993
- 1993-01-14 JP JP00493193A patent/JP3194805B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06216150A (ja) | 1994-08-05 |
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