JPH05335568A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH05335568A JPH05335568A JP13874992A JP13874992A JPH05335568A JP H05335568 A JPH05335568 A JP H05335568A JP 13874992 A JP13874992 A JP 13874992A JP 13874992 A JP13874992 A JP 13874992A JP H05335568 A JPH05335568 A JP H05335568A
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Abstract
(57)【要約】
【目的】 埋込み不純物層によるソース・ドレイン拡散
層のジャンクション容量の増加を抑制することができ、
高速化及び高集積化が可能な半導体装置を提供するこ
と。 【構成】 ｐ型シリコン基板１１上にゲート酸化膜１３
を介して設けられたゲート電極１４と、基板１１のチャ
ネル領域下部に設けられ、基板１１よりも高い不純物濃
度を有するｐ+ 型の埋込み不純物層１２と、チャネル領
域を挟んで設けられたｎ+ 型のソース・ドレイン拡散層
とを備えた半導体装置において、ソース・ドレイン拡散
層を、チャネル領域に接する第１の拡散層１５及びその
外側の第２の拡散層１７から形成し、且つ第１の拡散層
１５のｐｎ接合の深さを埋込み不純物層１２の深さより
も浅くし、第２の拡散層１７のｐｎ接合の深さを埋込み
不純物層１２の深さよりも深く形成したことを特徴とす
る。
層のジャンクション容量の増加を抑制することができ、
高速化及び高集積化が可能な半導体装置を提供するこ
と。 【構成】 ｐ型シリコン基板１１上にゲート酸化膜１３
を介して設けられたゲート電極１４と、基板１１のチャ
ネル領域下部に設けられ、基板１１よりも高い不純物濃
度を有するｐ+ 型の埋込み不純物層１２と、チャネル領
域を挟んで設けられたｎ+ 型のソース・ドレイン拡散層
とを備えた半導体装置において、ソース・ドレイン拡散
層を、チャネル領域に接する第１の拡散層１５及びその
外側の第２の拡散層１７から形成し、且つ第１の拡散層
１５のｐｎ接合の深さを埋込み不純物層１２の深さより
も浅くし、第２の拡散層１７のｐｎ接合の深さを埋込み
不純物層１２の深さよりも深く形成したことを特徴とす
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に係わり、
特にＭＯＳトランジスタ構造の改良をはかった半導体装
置に関する。
特にＭＯＳトランジスタ構造の改良をはかった半導体装
置に関する。
【０００２】
【従来の技術】従来、ｎチャネルＭＯＳＦＥＴは図３に
示すように構成されている。ｐ型シリコン基板１上にゲ
ート酸化膜３を介してゲート電極４が形成され、ゲート
電極４下のチャネル領域を挟んでｎ+ 拡散層（ソース・
ドレイン領域）５が形成されている。また、シリコン基
板１中には、ソース・ドレイン領域間のパンチスルー現
象を防止するために、比較的不純物濃度の高いｐ+ 型埋
込み不純物層２が設けられている。
示すように構成されている。ｐ型シリコン基板１上にゲ
ート酸化膜３を介してゲート電極４が形成され、ゲート
電極４下のチャネル領域を挟んでｎ+ 拡散層（ソース・
ドレイン領域）５が形成されている。また、シリコン基
板１中には、ソース・ドレイン領域間のパンチスルー現
象を防止するために、比較的不純物濃度の高いｐ+ 型埋
込み不純物層２が設けられている。
【０００３】図３に示す従来構造のＭＯＳＦＥＴでは、
ソース・ドレインｎ+ 拡散層５に接する不純物層２の濃
度Ｎｐが濃いため、ソース・ドレインｎ+ 拡散層５の空
乏層幅は低く抑えられ短チャネル効果抑制に効果があ
る。しかし、ソース・ドレインｎ+ 拡散層５のジャンク
ション容量Ｃj が増大する。即ち、Ｃj はＮｐによって
次のように現される。 Ｃj ＝Ｓ｛ε・ｑ・Ｎｐ／２（Ｖbi＋Ｖ）｝1/2 … (1)
ソース・ドレインｎ+ 拡散層５に接する不純物層２の濃
度Ｎｐが濃いため、ソース・ドレインｎ+ 拡散層５の空
乏層幅は低く抑えられ短チャネル効果抑制に効果があ
る。しかし、ソース・ドレインｎ+ 拡散層５のジャンク
ション容量Ｃj が増大する。即ち、Ｃj はＮｐによって
次のように現される。 Ｃj ＝Ｓ｛ε・ｑ・Ｎｐ／２（Ｖbi＋Ｖ）｝1/2 … (1)
【０００４】ここで、Ｓはｎ+ 拡散層５の面積（特に、
ｎ+ 拡散層５と不純物層２との接合面積）、εはＳｉの
誘電率、ｑは電荷、Ｖbiはｎ+ 拡散層５と不純物層２の
ビルトイン電位、Ｖはソース・ドレインに印加する電圧
である。
ｎ+ 拡散層５と不純物層２との接合面積）、εはＳｉの
誘電率、ｑは電荷、Ｖbiはｎ+ 拡散層５と不純物層２の
ビルトイン電位、Ｖはソース・ドレインに印加する電圧
である。
【０００５】上記(1) 式よりジャンクション容量Ｃj は
Ｎｐ1/2 に比例するため、ソース・ドレイン間のパンチ
スルーを抑制するために不純物層２の濃度Ｎｐを増加す
るとＣj が増大してしまうことになる。従って、ＭＯＳ
ＦＥＴの交流動作の場合、Ｎｐを上げると高速動作が困
難となり、従来技術のＭＯＳＦＥＴでは高速で且つ高集
積化を達成するのは非常に困難である。
Ｎｐ1/2 に比例するため、ソース・ドレイン間のパンチ
スルーを抑制するために不純物層２の濃度Ｎｐを増加す
るとＣj が増大してしまうことになる。従って、ＭＯＳ
ＦＥＴの交流動作の場合、Ｎｐを上げると高速動作が困
難となり、従来技術のＭＯＳＦＥＴでは高速で且つ高集
積化を達成するのは非常に困難である。
【０００６】
【発明が解決しようとする課題】このように従来、基板
内にパンチスルー防止及び短チャネル効果抑制のための
埋込み不純物層を設けた構造においては、不純物層の濃
度Ｎｐを上げるとソース・ドレインのジャンクション容
量Ｃj が大きくなり、高集積化と共に高速化をはかるこ
とは困難であった。
内にパンチスルー防止及び短チャネル効果抑制のための
埋込み不純物層を設けた構造においては、不純物層の濃
度Ｎｐを上げるとソース・ドレインのジャンクション容
量Ｃj が大きくなり、高集積化と共に高速化をはかるこ
とは困難であった。
【０００７】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、埋込み不純物層による
ソース・ドレインのジャンクション容量の増加を抑制す
ることができ、高速化及び高集積化が可能な半導体装置
を提供することにある。
ので、その目的とするところは、埋込み不純物層による
ソース・ドレインのジャンクション容量の増加を抑制す
ることができ、高速化及び高集積化が可能な半導体装置
を提供することにある。
【０００８】
【課題を解決するための手段】本発明の骨子は、ソース
・ドレイン領域を２種のｐｎ接合深さを有する拡散層で
形成して、ソース・ドレイン拡散層と埋込み不純物層と
の接合面積を減らすことにある。
・ドレイン領域を２種のｐｎ接合深さを有する拡散層で
形成して、ソース・ドレイン拡散層と埋込み不純物層と
の接合面積を減らすことにある。
【０００９】即ち本発明は、第１導電型の半導体基板上
にゲート絶縁膜を介して設けられたゲート電極と、半導
体基板のチャネル領域下部に設けられ、該基板よりも高
い不純物濃度を有する第１導電型の埋込み不純物層と、
チャネル領域を挟んで設けられた２導電型のソース・ド
レイン拡散層とを備えた半導体装置において、ソース・
ドレイン拡散層を、チャネル領域に接する第１の拡散層
及びその外側の第２の拡散層から形成し、且つ第１の拡
散層のｐｎ接合の深さを埋込み不純物層の深さよりも浅
く、第２の拡散層のｐｎ接合の深さを埋込み不純物層の
深さと同じ又はそれよりも深く形成したことを特徴とす
る。
にゲート絶縁膜を介して設けられたゲート電極と、半導
体基板のチャネル領域下部に設けられ、該基板よりも高
い不純物濃度を有する第１導電型の埋込み不純物層と、
チャネル領域を挟んで設けられた２導電型のソース・ド
レイン拡散層とを備えた半導体装置において、ソース・
ドレイン拡散層を、チャネル領域に接する第１の拡散層
及びその外側の第２の拡散層から形成し、且つ第１の拡
散層のｐｎ接合の深さを埋込み不純物層の深さよりも浅
く、第２の拡散層のｐｎ接合の深さを埋込み不純物層の
深さと同じ又はそれよりも深く形成したことを特徴とす
る。
【００１０】また本発明は、上記半導体装置の製造方法
において、第１導電型の半導体基板の表面に第１導電型
不純物をイオン注入して埋込み不純物層を形成したの
ち、半導体基板上にゲート絶縁膜を介してゲート電極を
形成し、次いでゲート電極をマスクとして半導体基板に
第２導電型の不純物をドーピングし、ｐｎ接合の深さが
埋込み不純物層の深さよりも浅い第１の拡散層を形成
し、次いでゲート電極の側部に絶縁膜を形成し、次いで
ゲート電極及び絶縁膜をマスクとして半導体基板に第２
導電型の不純物をドーピングし、ｐｎ接合の深さが埋込
み不純物層の深さと同じ又はそれよりも深い第２の拡散
層を形成することを特徴とする。
において、第１導電型の半導体基板の表面に第１導電型
不純物をイオン注入して埋込み不純物層を形成したの
ち、半導体基板上にゲート絶縁膜を介してゲート電極を
形成し、次いでゲート電極をマスクとして半導体基板に
第２導電型の不純物をドーピングし、ｐｎ接合の深さが
埋込み不純物層の深さよりも浅い第１の拡散層を形成
し、次いでゲート電極の側部に絶縁膜を形成し、次いで
ゲート電極及び絶縁膜をマスクとして半導体基板に第２
導電型の不純物をドーピングし、ｐｎ接合の深さが埋込
み不純物層の深さと同じ又はそれよりも深い第２の拡散
層を形成することを特徴とする。
【００１１】さらに本発明は、上記半導体装置の製造方
法における埋込み不純物層の形成工程の代りに、第１導
電型の半導体基板の表面に該基板よりも不純物濃度の高
い第１導電型の第１の半導体層（埋込み不純物層）をエ
ピタキシャル成長したのち、この第１の半導体層上に該
層よりも不純物濃度の低い第１導電型の第２の半導体層
をエピタキシャル成長するようにした方法である。
法における埋込み不純物層の形成工程の代りに、第１導
電型の半導体基板の表面に該基板よりも不純物濃度の高
い第１導電型の第１の半導体層（埋込み不純物層）をエ
ピタキシャル成長したのち、この第１の半導体層上に該
層よりも不純物濃度の低い第１導電型の第２の半導体層
をエピタキシャル成長するようにした方法である。
【００１２】
【作用】本発明によれば、埋込み不純物層の深さと第１
及び第２の拡散層のｐｎ接合の深さとの関係を上記のよ
うに設定しているので、不純物濃度の高い埋込み不純物
層がチャネル内部のみでソース・ドレイン拡散層に接
し、ソース・ドレイン拡散層の底部は不純物濃度の低い
基板に接することになる。このため、埋込み不純物層の
濃度を高くしても、ソース・ドレイン拡散層のジャンク
ション容量の増大を極めて少なくすることができる。従
って、高集積化と共に高速化をはかることが可能とな
る。
及び第２の拡散層のｐｎ接合の深さとの関係を上記のよ
うに設定しているので、不純物濃度の高い埋込み不純物
層がチャネル内部のみでソース・ドレイン拡散層に接
し、ソース・ドレイン拡散層の底部は不純物濃度の低い
基板に接することになる。このため、埋込み不純物層の
濃度を高くしても、ソース・ドレイン拡散層のジャンク
ション容量の増大を極めて少なくすることができる。従
って、高集積化と共に高速化をはかることが可能とな
る。
【００１３】
【実施例】以下、本発明の詳細を図示の実施例によって
説明する。
説明する。
【００１４】図１、は本発明の一実施例に係わるＭＯＳ
ＦＥＴの製造工程を示す断面図である。まず、図１
（ａ）に示すように、不純物濃度５×１０16ｃｍ-3のｐ
型シリコン基板１１の表面にボロン（Ｂ）イオンを注入
することによって、シリコン基板１１中に比較的濃い最
大濃度１×１０18ｃｍ-3で深さ０．１μｍのｐ+ 型埋込
み不純物層１２を形成する。ここで、イオン注入におけ
る加速電圧を最適に設定することにより、基板１１の表
面の不純物濃度を殆ど上げることなく、基板１１の内部
のみに埋込み不純物層１２を形成することができる。
ＦＥＴの製造工程を示す断面図である。まず、図１
（ａ）に示すように、不純物濃度５×１０16ｃｍ-3のｐ
型シリコン基板１１の表面にボロン（Ｂ）イオンを注入
することによって、シリコン基板１１中に比較的濃い最
大濃度１×１０18ｃｍ-3で深さ０．１μｍのｐ+ 型埋込
み不純物層１２を形成する。ここで、イオン注入におけ
る加速電圧を最適に設定することにより、基板１１の表
面の不純物濃度を殆ど上げることなく、基板１１の内部
のみに埋込み不純物層１２を形成することができる。
【００１５】次いで、図１（ｂ）に示すように、シリコ
ン基板１１を熱酸化して厚さ５ｎｍのゲート酸化膜１３
を形成する。続いて、全面にポリシリコン膜を形成した
後、これをパターニングしてゲート電極１４を形成す
る。その後、ゲート電極１４をマスクとして砒素（Ａ
ｓ）イオンを加速エネルギー５ｋｅＶで注入し、基板１
１の表面に不純物濃度５×１０19ｃｍ-3，深さ５０ｎｍ
のｎ+ 層（第１の拡散層）１５を形成する。
ン基板１１を熱酸化して厚さ５ｎｍのゲート酸化膜１３
を形成する。続いて、全面にポリシリコン膜を形成した
後、これをパターニングしてゲート電極１４を形成す
る。その後、ゲート電極１４をマスクとして砒素（Ａ
ｓ）イオンを加速エネルギー５ｋｅＶで注入し、基板１
１の表面に不純物濃度５×１０19ｃｍ-3，深さ５０ｎｍ
のｎ+ 層（第１の拡散層）１５を形成する。
【００１６】次いで、図１（ｃ）に示すように、全面に
絶縁膜１６を堆積した後、これをエッチバックしてゲー
ト電極１４の側壁部分に幅５０ｎｍの絶縁膜１６を残
す。続いて、ゲート電極１４及び側壁絶縁膜１６をマス
クとしてＡｓイオンを注入し、不純物濃度２×１０20ｃ
ｍ-3，深さ０．１５μｍのｎ+ 層（第２の拡散層）１７
を形成する。これにより、第１及び第２の拡散層１５，
１７をソース・ドレインとするＭＯＳＦＥＴが作成され
る。
絶縁膜１６を堆積した後、これをエッチバックしてゲー
ト電極１４の側壁部分に幅５０ｎｍの絶縁膜１６を残
す。続いて、ゲート電極１４及び側壁絶縁膜１６をマス
クとしてＡｓイオンを注入し、不純物濃度２×１０20ｃ
ｍ-3，深さ０．１５μｍのｎ+ 層（第２の拡散層）１７
を形成する。これにより、第１及び第２の拡散層１５，
１７をソース・ドレインとするＭＯＳＦＥＴが作成され
る。
【００１７】かくして製造されたＭＯＳＦＥＴにおいて
は、不純物濃度の高い埋込み不純物層１２はチャネル内
部のみに存在するため、第２の拡散層１７の大部分は低
濃度のシリコン基板１１に接している。従って、ソース
・ドレインのジャンクション容量Ｃj は前記 (1)式に従
って低減化できる。例えば、上記実施例では、Ｃj は約
１／４．５に低減化できることになる。なお、図１の構
造において、ｎ+ 拡散層１５，１７と低濃度の基板１１
との接合部分のＣj への寄与は極めて小さく、ｎ+ 拡散
層１５，１７と高濃度の不純物層１２との接合部分Ｃj
への寄与は大きいため、前記 (1)式のＳが等価的に小さ
くなってＣj を低減化することができるのである。
は、不純物濃度の高い埋込み不純物層１２はチャネル内
部のみに存在するため、第２の拡散層１７の大部分は低
濃度のシリコン基板１１に接している。従って、ソース
・ドレインのジャンクション容量Ｃj は前記 (1)式に従
って低減化できる。例えば、上記実施例では、Ｃj は約
１／４．５に低減化できることになる。なお、図１の構
造において、ｎ+ 拡散層１５，１７と低濃度の基板１１
との接合部分のＣj への寄与は極めて小さく、ｎ+ 拡散
層１５，１７と高濃度の不純物層１２との接合部分Ｃj
への寄与は大きいため、前記 (1)式のＳが等価的に小さ
くなってＣj を低減化することができるのである。
【００１８】また、埋込み不純物層１２をイオン注入に
よりチャネル領域の底部に形成しているので、チャネル
領域表面の不純物濃度が高くなり、移動度が低下する等
の不都合はない。さらに、埋込み不純物層１２のピーク
濃度を第１の拡散層のｐｎ接合深さよりも深くしている
ので、埋込み不純物層１２の不純物が基板表面にしみ出
して移動度が低下する等の不都合も避けることができ
る。
よりチャネル領域の底部に形成しているので、チャネル
領域表面の不純物濃度が高くなり、移動度が低下する等
の不都合はない。さらに、埋込み不純物層１２のピーク
濃度を第１の拡散層のｐｎ接合深さよりも深くしている
ので、埋込み不純物層１２の不純物が基板表面にしみ出
して移動度が低下する等の不都合も避けることができ
る。
【００１９】また、本実施例では、ソース・ドレインを
ｐｎ接合深さの異なる２種の拡散層１５，１７で形成し
ているが、これは次のような理由による。即ち、ソース
・ドレインと高濃度の不純物層１２との接合面積を少な
くするには、必ずしも第２の拡散層１７を設ける必要は
なく、図２に示すように第１の拡散層１５を埋込み不純
物層１２よりも深く形成すればよい。しかし、この場
合、拡散層１５の基板１１と接する部分がソース・ドレ
イン間で近付くことになり、パンチスルー防止効果が小
さく、短チャネル効果が生じることになる。これに対し
本実施例では、チャネル側をｐｎ接合深さの浅い第１の
拡散層１５、その外側をｐｎ接合深さの深い第２の拡散
層１７で形成しているので、パンチスルーの防止効果が
大きく、短チャネル効果の抑制に有効である。
ｐｎ接合深さの異なる２種の拡散層１５，１７で形成し
ているが、これは次のような理由による。即ち、ソース
・ドレインと高濃度の不純物層１２との接合面積を少な
くするには、必ずしも第２の拡散層１７を設ける必要は
なく、図２に示すように第１の拡散層１５を埋込み不純
物層１２よりも深く形成すればよい。しかし、この場
合、拡散層１５の基板１１と接する部分がソース・ドレ
イン間で近付くことになり、パンチスルー防止効果が小
さく、短チャネル効果が生じることになる。これに対し
本実施例では、チャネル側をｐｎ接合深さの浅い第１の
拡散層１５、その外側をｐｎ接合深さの深い第２の拡散
層１７で形成しているので、パンチスルーの防止効果が
大きく、短チャネル効果の抑制に有効である。
【００２０】このように本実施例によれば、ソース・ド
レインをｐｎ接合深さの異なる２種の拡散層１５，１７
で形成し、第１の拡散層１５のｐｎ接合深さを埋込み不
純物層１２の深さよりも浅くし、第２の拡散層１７のｐ
ｎ接合深さを埋込み不純物層１２の深さよりも深くして
いるので、ソース・ドレイン拡散層におけるジャンクシ
ョン容量Ｃj を低減することができる。さらに、図３の
従来素子と同様にパンチスルーの防止効果が大きく、短
チャネル効果の抑制に有効である。従って、高速且つ微
細化可能なＭＯＳＦＥＴが実現できる。また、ゲート電
極１４の側壁にエッチバックで絶縁膜１６を残す技術を
用いることにより、第１及び第２の拡散層１５，１７を
セルフアラインで形成することができる利点もある。
レインをｐｎ接合深さの異なる２種の拡散層１５，１７
で形成し、第１の拡散層１５のｐｎ接合深さを埋込み不
純物層１２の深さよりも浅くし、第２の拡散層１７のｐ
ｎ接合深さを埋込み不純物層１２の深さよりも深くして
いるので、ソース・ドレイン拡散層におけるジャンクシ
ョン容量Ｃj を低減することができる。さらに、図３の
従来素子と同様にパンチスルーの防止効果が大きく、短
チャネル効果の抑制に有効である。従って、高速且つ微
細化可能なＭＯＳＦＥＴが実現できる。また、ゲート電
極１４の側壁にエッチバックで絶縁膜１６を残す技術を
用いることにより、第１及び第２の拡散層１５，１７を
セルフアラインで形成することができる利点もある。
【００２１】なお、本発明は上述した実施例に限定され
るものではない。実施例では、埋込み不純物層を第２の
拡散層より先に形成したが、第２の拡散層の形成と同時
に又は後に、半導体基板に対して斜めからＢイオンを注
入して埋込み不純物層を形成することも可能である。ま
た、実施例では埋込み不純物層をイオン注入によって形
成したが、エピタキシャル成長を利用することもでき
る。例えば、基板上に不純物濃度の高い第１の半導体層
（埋込み不純物層）をエピタキシャル成長し、その上に
不純物濃度の低い第２の半導体層をエピタキシャル成長
することにより、図１（ａ）と略同様構造が得られる。
るものではない。実施例では、埋込み不純物層を第２の
拡散層より先に形成したが、第２の拡散層の形成と同時
に又は後に、半導体基板に対して斜めからＢイオンを注
入して埋込み不純物層を形成することも可能である。ま
た、実施例では埋込み不純物層をイオン注入によって形
成したが、エピタキシャル成長を利用することもでき
る。例えば、基板上に不純物濃度の高い第１の半導体層
（埋込み不純物層）をエピタキシャル成長し、その上に
不純物濃度の低い第２の半導体層をエピタキシャル成長
することにより、図１（ａ）と略同様構造が得られる。
【００２２】また、第２の拡散層のｐｎ接合の深さは必
ずしも埋込み不純物層の深さよりも深くする必要はな
く、同じであってもよい。さらに、各部の導電型を逆に
してｐチャネルＭＯＳＦＥＴに適用できるのは勿論のこ
とである。その他、本発明の要旨を逸脱しない範囲で、
種々変形して実施することができる。
ずしも埋込み不純物層の深さよりも深くする必要はな
く、同じであってもよい。さらに、各部の導電型を逆に
してｐチャネルＭＯＳＦＥＴに適用できるのは勿論のこ
とである。その他、本発明の要旨を逸脱しない範囲で、
種々変形して実施することができる。
【００２３】
【発明の効果】以上詳述したように本発明によれば、ソ
ース・ドレイン領域を２種のｐｎ接合深さを有する拡散
層で形成し、ソース・ドレイン拡散層と埋込み不純物層
との接合面積を減らすことにより、埋込み不純物層によ
るソース・ドレイン領域のジャンクション容量の増加を
抑制することができ、高速化及び高集積化が可能な半導
体装置を実現することが可能となる。
ース・ドレイン領域を２種のｐｎ接合深さを有する拡散
層で形成し、ソース・ドレイン拡散層と埋込み不純物層
との接合面積を減らすことにより、埋込み不純物層によ
るソース・ドレイン領域のジャンクション容量の増加を
抑制することができ、高速化及び高集積化が可能な半導
体装置を実現することが可能となる。
【図１】本発明の一実施例に係わるＭＯＳＦＥＴの製造
工程を示す断面図、
工程を示す断面図、
【図２】ソース・ドレインの深さを一定としたＭＯＳＦ
ＥＴの概略構成を示す断面図、
ＥＴの概略構成を示す断面図、
【図３】従来のＭＯＳＦＥＴの概略構成を示す断面図。
１１…ｐ型シリコン基板（半導体基板）、 １２…ｐ+ 層（埋込み不純物層）、 １３…ゲート酸化膜（ゲート絶縁膜）、 １４…ゲート電極、 １５…ｎ+ 層（第１の拡散層）、 １６…側壁絶縁膜、 １７…ｎ+ 層（第２の拡散層）。
Claims (4)
- 【請求項１】第１導電型の半導体基板上にゲート絶縁膜
を介して設けられたゲート電極と、前記基板のチャネル
領域下部に設けられ、該基板よりも高い不純物濃度を有
する第１導電型の埋込み不純物層と、前記チャネル領域
を挟んで設けられ、該チャネル領域に接する第１の拡散
層及びその外側の第２の拡散層からなる第２導電型のソ
ース・ドレイン拡散層とを具備し、 第１の拡散層のｐｎ接合の深さは前記埋込み不純物層の
深さよりも浅く、第２の拡散層のｐｎ接合の深さは前記
埋込み不純物層の深さと同じ又はそれよりも深いことを
特徴とする半導体装置。 - 【請求項２】前記埋込み不純物層はイオン注入により形
成され、該不純物層の最大濃度に達する深さは、第１の
拡散層のｐｎ接合の深さよりも深いことを特徴とする請
求項１記載の半導体装置。 - 【請求項３】第１導電型の半導体基板の表面に第１導電
型不純物をイオン注入して埋込み不純物層を形成する工
程と、前記基板上にゲート絶縁膜を介してゲート電極を
形成する工程と、前記ゲート電極をマスクとして前記基
板に第２導電型の不純物をドーピングし、ｐｎ接合の深
さが前記埋込み不純物層の深さよりも浅い第１の拡散層
を形成する工程と、前記ゲート電極の側部に絶縁膜を形
成する工程と、前記ゲート電極及び絶縁膜をマスクとし
て前記基板に第２導電型の不純物をドーピングし、ｐｎ
接合の深さが前記埋込み不純物層の深さと同じ又はそれ
よりも深い第２の拡散層を形成する工程とを含むことを
特徴とする半導体装置の製造方法。 - 【請求項４】第１導電型の半導体基板の表面に該基板よ
りも不純物濃度の高い第１導電型の第１の半導体層をエ
ピタキシャル成長する工程と、第１の半導体層上に該層
よりも不純物濃度の低い第１導電型の第２の半導体層を
エピタキシャル成長する工程と、第２の半導体層上にゲ
ート絶縁膜を介してゲート電極を形成する工程と、前記
ゲート電極をマスクとして第２導電型の不純物をドーピ
ングし、ｐｎ接合の深さが第１の半導体層の底部よりも
浅い第１の拡散層を形成する工程と、前記ゲート電極の
側部に絶縁膜を形成する工程と、前記ゲート電極及び絶
縁膜をマスクとして第２導電型の不純物をドーピング
し、ｐｎ接合の深さが第１の半導体層の底部と同じ又は
それよりも深い第２の拡散層を形成する工程とを含むこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13874992A JPH05335568A (ja) | 1992-05-29 | 1992-05-29 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13874992A JPH05335568A (ja) | 1992-05-29 | 1992-05-29 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05335568A true JPH05335568A (ja) | 1993-12-17 |
Family
ID=15229287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13874992A Pending JPH05335568A (ja) | 1992-05-29 | 1992-05-29 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05335568A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5594264A (en) * | 1994-12-16 | 1997-01-14 | Mitsubishi Denki Kabushiki Kaisha | LDD semiconductor device with peak impurity concentrations |
| US5623154A (en) * | 1994-10-25 | 1997-04-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having triple diffusion |
-
1992
- 1992-05-29 JP JP13874992A patent/JPH05335568A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5623154A (en) * | 1994-10-25 | 1997-04-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having triple diffusion |
| US5594264A (en) * | 1994-12-16 | 1997-01-14 | Mitsubishi Denki Kabushiki Kaisha | LDD semiconductor device with peak impurity concentrations |
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