JPH09246540A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 高耐圧半導体装置及びその製造方法を得る。
【解決手段】 第１導電型の半導体基板１と金属配線９
との接触面１０の下に形成される第２導電型の高濃度の
不純物領域１１と、この高濃度の不純物領域１１の周囲
に形成される第２導電型の低濃度の不純物領域１２と、
これら不純物領域１１、１２を介して金属配線９に電気
的に接続されるソース又はドレイン領域６を有する第２
導電型のＭＯＳＦＥＴ１３とを設ける。
との接触面１０の下に形成される第２導電型の高濃度の
不純物領域１１と、この高濃度の不純物領域１１の周囲
に形成される第２導電型の低濃度の不純物領域１２と、
これら不純物領域１１、１２を介して金属配線９に電気
的に接続されるソース又はドレイン領域６を有する第２
導電型のＭＯＳＦＥＴ１３とを設ける。
Description
【０００１】
【発明の属する技術分野】この発明はＭＯＳＦＥＴを備
えた半導体装置特に、ＭＯＳＦＥＴのソースドレイン領
域と金属配線との接続部に不純物領域を有する半導体装
置とその製造方法に関する。
えた半導体装置特に、ＭＯＳＦＥＴのソースドレイン領
域と金属配線との接続部に不純物領域を有する半導体装
置とその製造方法に関する。
【０００２】
【従来の技術】図２３は従来のＭＯＳＦＥＴの断面構造
を示しており、ＭＯＳＦＥＴ１３の耐圧は、チャネル側
のドレイン端の不純物分布で決定される。そこで、従来
トランジスタの高耐圧化には、ドレイン電界を緩和する
ようソース／ドレイン拡散層６ａ，６ｂとチャネル領域
の形成条件を最適化することで行われてきた。
を示しており、ＭＯＳＦＥＴ１３の耐圧は、チャネル側
のドレイン端の不純物分布で決定される。そこで、従来
トランジスタの高耐圧化には、ドレイン電界を緩和する
ようソース／ドレイン拡散層６ａ，６ｂとチャネル領域
の形成条件を最適化することで行われてきた。
【０００３】しかし、素子の微細化に伴い、素子内部の
不純物濃度が高くなり、ソース／ドレイン拡散層６ａ，
６ｂも浅くなってくるので、ドレイン電界が強くなり、
ドレイン端での耐圧が低下することになる。
不純物濃度が高くなり、ソース／ドレイン拡散層６ａ，
６ｂも浅くなってくるので、ドレイン電界が強くなり、
ドレイン端での耐圧が低下することになる。
【０００４】一方、コンタクト部分１０では、アルミ等
の金属配線９がソース／ドレイン拡散層６ａ，６ｂより
深く入りｐ型基板と短絡しないようｎ型拡散層１１が形
成されている。この拡散層１１は微細化されないため、
微細化が進展するとあるところで、ソース／ドレイン拡
散層６ａ，６ｂよりコンタクト部分の拡散層１１の方が
深くなってくる。
の金属配線９がソース／ドレイン拡散層６ａ，６ｂより
深く入りｐ型基板と短絡しないようｎ型拡散層１１が形
成されている。この拡散層１１は微細化されないため、
微細化が進展するとあるところで、ソース／ドレイン拡
散層６ａ，６ｂよりコンタクト部分の拡散層１１の方が
深くなってくる。
【０００５】
【発明が解決しようとする課題】この場合、コンタクト
部分の拡散層１１は、ドレインの低濃度拡散層６ａより
高濃度なため、コンタクト部分の耐圧はドレイン拡散層
の耐圧よりも低くなり、素子としての耐圧はコンタクト
拡散層で決まるようになる。したがって、このようなト
ランジスタの高耐圧化は、コンタクト部分の高耐圧化が
要求されることになる。
部分の拡散層１１は、ドレインの低濃度拡散層６ａより
高濃度なため、コンタクト部分の耐圧はドレイン拡散層
の耐圧よりも低くなり、素子としての耐圧はコンタクト
拡散層で決まるようになる。したがって、このようなト
ランジスタの高耐圧化は、コンタクト部分の高耐圧化が
要求されることになる。
【０００６】この発明はこの点に鑑みてなされたもので
あり、耐圧性能の優れた半導体装置及びその製造方法を
得ることを目的としている。
あり、耐圧性能の優れた半導体装置及びその製造方法を
得ることを目的としている。
【０００７】
【課題を解決するための手段】この発明に係る半導体装
置は、第１導電型の半導体基板の１主面上に形成され上
記半導体基板との接触面を有する金属配線と、上記接触
面の下の上記半導体基板内部に形成される第２導電型の
高濃度の不純物領域と、上記半導体基板内部の上記高濃
度の不純物領域の周囲に形成される第２導電型の低濃度
の不純物領域と、上記半導体基板の１主面に形成され上
記不純物領域を介して上記金属配線に電気的に接続され
るソース又はドレイン領域を有する第２導電型のＭＯＳ
ＦＥＴとを設けたものである。
置は、第１導電型の半導体基板の１主面上に形成され上
記半導体基板との接触面を有する金属配線と、上記接触
面の下の上記半導体基板内部に形成される第２導電型の
高濃度の不純物領域と、上記半導体基板内部の上記高濃
度の不純物領域の周囲に形成される第２導電型の低濃度
の不純物領域と、上記半導体基板の１主面に形成され上
記不純物領域を介して上記金属配線に電気的に接続され
るソース又はドレイン領域を有する第２導電型のＭＯＳ
ＦＥＴとを設けたものである。
【０００８】又、接触面の下の半導体基板内部に形成さ
れる低濃度の不純物領域の深さがソース又はドレイン領
域の深さより深いことを特徴とするものである。
れる低濃度の不純物領域の深さがソース又はドレイン領
域の深さより深いことを特徴とするものである。
【０００９】又、第１導電型の半導体基板の１主面上に
形成され上記半導体基板との接触面を有する金属配線
と、上記接触面の下の上記半導体基板内部に形成される
第２導電型の高濃度の不純物領域と、上記半導体基板の
１主面に形成され上記不純物領域を介して上記金属配線
に電気的に接続される低濃度の不純物領域からなるソー
ス又はドレイン領域を有する第２導電型のＭＯＳＦＥＴ
とを設け、上記高濃度の不純物領域の深さが上記ソース
又はドレイン領域の深さより浅いことを特徴とするもの
である。
形成され上記半導体基板との接触面を有する金属配線
と、上記接触面の下の上記半導体基板内部に形成される
第２導電型の高濃度の不純物領域と、上記半導体基板の
１主面に形成され上記不純物領域を介して上記金属配線
に電気的に接続される低濃度の不純物領域からなるソー
ス又はドレイン領域を有する第２導電型のＭＯＳＦＥＴ
とを設け、上記高濃度の不純物領域の深さが上記ソース
又はドレイン領域の深さより浅いことを特徴とするもの
である。
【００１０】又、高濃度の不純物領域の近傍において、
半導体基板の第１導電型の不純物濃度が１×１０15〜１
×１０17ｃｍ-3であることを特徴とするものである。
半導体基板の第１導電型の不純物濃度が１×１０15〜１
×１０17ｃｍ-3であることを特徴とするものである。
【００１１】又、第１導電型の半導体基板表面の分離酸
化膜及び第２導電型のＭＯＳＦＥＴのゲートの下にのみ
形成される第１導電型の高濃度の不純物領域を設けたも
のである。
化膜及び第２導電型のＭＯＳＦＥＴのゲートの下にのみ
形成される第１導電型の高濃度の不純物領域を設けたも
のである。
【００１２】又、第１導電型の半導体基板の１主面上に
形成され上記半導体基板表面に達するコンタクトホール
が開口する層間絶縁膜と、上記コンタクトホールの内部
の上記半導体基板上に形成された第２導電型の高濃度の
不純物を含有するコンタクト層と、上記コンタクト層に
電気的に接続され上記コンタクトホールを介して上記層
間絶縁膜上に延在する金属配線と、上記コンタクトホー
ルの下の上記半導体基板内部に上記コンタクト層と接し
て形成されるソース又はドレイン領域を有するＭＯＳＦ
ＥＴを設けたものである。
形成され上記半導体基板表面に達するコンタクトホール
が開口する層間絶縁膜と、上記コンタクトホールの内部
の上記半導体基板上に形成された第２導電型の高濃度の
不純物を含有するコンタクト層と、上記コンタクト層に
電気的に接続され上記コンタクトホールを介して上記層
間絶縁膜上に延在する金属配線と、上記コンタクトホー
ルの下の上記半導体基板内部に上記コンタクト層と接し
て形成されるソース又はドレイン領域を有するＭＯＳＦ
ＥＴを設けたものである。
【００１３】この発明に係る半導体装置の製造方法は、
第１導電型の半導体基板の１主面に第２導電型のＭＯＳ
ＦＥＴを形成する工程と、上記半導体基板上に上記ＭＯ
ＳＦＥＴのソース又はドレイン領域に開口するコンタク
トホールを有する層間絶縁膜を形成する工程と、上記コ
ンタクトホールの底部の下の上記半導体基板内部に第２
導電型の高濃度の不純物領域を形成する工程と、上記半
導体基板内部の上記高濃度の不純物領域の周囲に第２導
電型の低濃度の不純物領域を形成する工程と上記高濃度
の不純物領域に電気的に接続し上記コンタクトホールを
介して上記層間絶縁膜上に延在する金属配線を形成する
工程とを具備するものである。
第１導電型の半導体基板の１主面に第２導電型のＭＯＳ
ＦＥＴを形成する工程と、上記半導体基板上に上記ＭＯ
ＳＦＥＴのソース又はドレイン領域に開口するコンタク
トホールを有する層間絶縁膜を形成する工程と、上記コ
ンタクトホールの底部の下の上記半導体基板内部に第２
導電型の高濃度の不純物領域を形成する工程と、上記半
導体基板内部の上記高濃度の不純物領域の周囲に第２導
電型の低濃度の不純物領域を形成する工程と上記高濃度
の不純物領域に電気的に接続し上記コンタクトホールを
介して上記層間絶縁膜上に延在する金属配線を形成する
工程とを具備するものである。
【００１４】また、所望の値のエネルギーを用いた層間
絶縁膜をマスクとするイオン注入により高濃度の不純物
領域を、上記の値以上のエネルギーを用いた層間絶縁膜
をマスクとするイオン注入により低濃度の不純物領域を
形成することを特徴とするものである。
絶縁膜をマスクとするイオン注入により高濃度の不純物
領域を、上記の値以上のエネルギーを用いた層間絶縁膜
をマスクとするイオン注入により低濃度の不純物領域を
形成することを特徴とするものである。
【００１５】また、低エネルギーのヒ素又はリンを用い
た層間絶縁膜をマスクとするイオン注入により高濃度の
不純物領域を、高エネルギーのリンを用いた層間絶縁膜
をマスクとするイオン注入により低濃度の不純物領域を
形成することを特徴とするものである。
た層間絶縁膜をマスクとするイオン注入により高濃度の
不純物領域を、高エネルギーのリンを用いた層間絶縁膜
をマスクとするイオン注入により低濃度の不純物領域を
形成することを特徴とするものである。
【００１６】また、第１導電型の半導体基板の１主面に
低濃度の不純物領域からなるソース又はドレイン領域を
有する第２導電型のＭＯＳＦＥＴを形成する工程と、上
記半導体基板上に、上記ＭＯＳＦＥＴのソース又はドレ
イン領域に開口するコンタクトホールを有する層間絶縁
膜を形成する工程と、上記コンタクトホールの底部の下
の上記半導体基板内部に上記ソース又はドレイン領域の
深さよりも浅い位置に第２導電型の高濃度の不純物領域
を形成する工程と、上記高濃度の不純物領域に電気的に
接続し上記コンタクトホールを介して上記層間絶縁膜上
に延在する金属配線を形成する工程とを具備するもので
ある。
低濃度の不純物領域からなるソース又はドレイン領域を
有する第２導電型のＭＯＳＦＥＴを形成する工程と、上
記半導体基板上に、上記ＭＯＳＦＥＴのソース又はドレ
イン領域に開口するコンタクトホールを有する層間絶縁
膜を形成する工程と、上記コンタクトホールの底部の下
の上記半導体基板内部に上記ソース又はドレイン領域の
深さよりも浅い位置に第２導電型の高濃度の不純物領域
を形成する工程と、上記高濃度の不純物領域に電気的に
接続し上記コンタクトホールを介して上記層間絶縁膜上
に延在する金属配線を形成する工程とを具備するもので
ある。
【００１７】また、層間絶縁膜をマスクとするイオン注
入により高濃度の不純物領域を形成することを特徴とす
るものである。
入により高濃度の不純物領域を形成することを特徴とす
るものである。
【００１８】また、低濃度の不純物領域を５０〜２００
ＫｅＶのエネルギーを用いたイオン注入により形成する
ことを特徴とするものである。
ＫｅＶのエネルギーを用いたイオン注入により形成する
ことを特徴とするものである。
【００１９】また、第１導電型の半導体基板表面の分離
酸化膜が形成される領域の下に、レジストをマスクとす
るイオン注入により第１導電型の高濃度の第１の不純物
領域を形成する工程と、第２導電型のＭＯＳＦＥＴのゲ
ートが形成される領域の下に、上記第１の不純物領域以
外の部分に開口するレジストをマスクとするイオン注入
により、第１導電型の高濃度の第２の不純物領域を形成
する工程とを具備するものである。
酸化膜が形成される領域の下に、レジストをマスクとす
るイオン注入により第１導電型の高濃度の第１の不純物
領域を形成する工程と、第２導電型のＭＯＳＦＥＴのゲ
ートが形成される領域の下に、上記第１の不純物領域以
外の部分に開口するレジストをマスクとするイオン注入
により、第１導電型の高濃度の第２の不純物領域を形成
する工程とを具備するものである。
【００２０】また、第１導電型の半導体基板の１主面に
第２導電型のＭＯＳＦＥＴを形成する工程と、上記半導
体基板上に上記ＭＯＳＦＥＴのソース又はドレイン領域
に開口するコンタクトホールを有する層間絶縁膜を形成
する工程と、上記コンタクトホールの内部の上記ソース
又はドレイン領域に接する位置に、第２導電型の高濃度
の不純物を含有するエピタキシャル層を形成する工程
と、上記エピタキシャル層に電気的に接続し上記コンタ
クトホールを介して上記層間絶縁膜上に延在する金属配
線を形成する工程とを具備するものである。
第２導電型のＭＯＳＦＥＴを形成する工程と、上記半導
体基板上に上記ＭＯＳＦＥＴのソース又はドレイン領域
に開口するコンタクトホールを有する層間絶縁膜を形成
する工程と、上記コンタクトホールの内部の上記ソース
又はドレイン領域に接する位置に、第２導電型の高濃度
の不純物を含有するエピタキシャル層を形成する工程
と、上記エピタキシャル層に電気的に接続し上記コンタ
クトホールを介して上記層間絶縁膜上に延在する金属配
線を形成する工程とを具備するものである。
実施の形態１．以下に、この発明の実施の形態１につい
て図１ないし図７に基づいて説明する。図１はこの発明
の実施の形態１を示す要部断面図であり、図１におい
て、１はＰ型のシリコン基板からなる半導体基板、２は
上記半導体基板１の一主面に形成され、素子間を電気的
に分離するための分離酸化膜からなる絶縁膜である。
て図１ないし図７に基づいて説明する。図１はこの発明
の実施の形態１を示す要部断面図であり、図１におい
て、１はＰ型のシリコン基板からなる半導体基板、２は
上記半導体基板１の一主面に形成され、素子間を電気的
に分離するための分離酸化膜からなる絶縁膜である。
【００２１】３は上記半導体基板１上に形成されたシリ
コン酸化膜からなるゲート絶縁膜であり、４はこのゲー
ト絶縁膜３上に形成されたポリシリコンからなるゲート
電極であり、５は上記ゲート絶縁膜３及びゲート電極４
の両側面にそれぞれ形成されたシリコン酸化膜からなる
サイドウォールであり、６ａは上記半導体基板１の一主
面に形成された上記ゲート電極４の直下の一部及びその
外側に位置する、Ｎ型のソース／ドレイン領域６の低濃
度部であり、６ｂは半導体基板１の一主面に形成される
とともに、上記ゲート電極４の下の上記低濃度部６ａよ
りも浅い位置に形成され、周囲をこの低濃度部に囲まれ
る、Ｎ型の不純物を高濃度に含有するソース／ドレイン
領域６の高濃度部である。
コン酸化膜からなるゲート絶縁膜であり、４はこのゲー
ト絶縁膜３上に形成されたポリシリコンからなるゲート
電極であり、５は上記ゲート絶縁膜３及びゲート電極４
の両側面にそれぞれ形成されたシリコン酸化膜からなる
サイドウォールであり、６ａは上記半導体基板１の一主
面に形成された上記ゲート電極４の直下の一部及びその
外側に位置する、Ｎ型のソース／ドレイン領域６の低濃
度部であり、６ｂは半導体基板１の一主面に形成される
とともに、上記ゲート電極４の下の上記低濃度部６ａよ
りも浅い位置に形成され、周囲をこの低濃度部に囲まれ
る、Ｎ型の不純物を高濃度に含有するソース／ドレイン
領域６の高濃度部である。
【００２２】８は上記半導体基板１上に形成され、この
半導体基板１の表面に開口するコンタクトホール８ａを
有する層間絶縁膜であり、９はこのコンタクトホール８
ａの底面に位置する上記半導体基板１との接触面１０を
有し、その接触面１０からコンタクトホール８ａを介し
て上記層間絶縁膜８上に延在する例えばＡｌ等からなる
金属配線であり、１１は上記接触面１０の下の半導体基
板１の内部に形成されるＮ型の高濃度の不純物領域であ
り、その濃度は、具体的には例えば、１×１０19ｃｍ-3
以上である。１２は半導体基板１の内部の上記高濃度の
不純物領域１１の周囲に形成されたＮ型の低濃度の不純
物領域であり、その濃度はソース／ドレイン領域の低濃
度部６ｂの濃度とほぼ同様であり、具体的には例えば、
１×１０18〜１×１０19ｃｍ-3である。ここで、これら
不純物領域１１、１２を介して金属配線９とソース／ド
レイン領域６は電気的に接続されている。
半導体基板１の表面に開口するコンタクトホール８ａを
有する層間絶縁膜であり、９はこのコンタクトホール８
ａの底面に位置する上記半導体基板１との接触面１０を
有し、その接触面１０からコンタクトホール８ａを介し
て上記層間絶縁膜８上に延在する例えばＡｌ等からなる
金属配線であり、１１は上記接触面１０の下の半導体基
板１の内部に形成されるＮ型の高濃度の不純物領域であ
り、その濃度は、具体的には例えば、１×１０19ｃｍ-3
以上である。１２は半導体基板１の内部の上記高濃度の
不純物領域１１の周囲に形成されたＮ型の低濃度の不純
物領域であり、その濃度はソース／ドレイン領域の低濃
度部６ｂの濃度とほぼ同様であり、具体的には例えば、
１×１０18〜１×１０19ｃｍ-3である。ここで、これら
不純物領域１１、１２を介して金属配線９とソース／ド
レイン領域６は電気的に接続されている。
【００２３】又、１３はゲート電極４及びソース／ドレ
イン領域６等からなるＮチャネルＭＯＳＦＥＴであり、
１４は接触面１０及び不純物領域１１、１２等からなる
コンタクト部である。
イン領域６等からなるＮチャネルＭＯＳＦＥＴであり、
１４は接触面１０及び不純物領域１１、１２等からなる
コンタクト部である。
【００２４】つぎに、このように構成された半導体装置
の製造方法について図２ないし図７を用いて説明する。
図２ないし図７は本実施の形態１を示す半導体装置を工
程順に示すものである。まず図２に示されるように、半
導体基板１の一主面にゲート絶縁膜３となるシリコン酸
化膜層、ゲート電極４となるポリシリコン層を順次積層
し、写真製版技術を用いて、ゲート絶縁膜５及びゲート
電極６を形成する。これらゲート絶縁膜５、ゲート電極
６及び分離酸化膜３をマスクとしてひ素イオン叉はリン
イオンなどのＮ型不純物をイオン注入して、ソース／ド
レイン領域の低濃度部６ａを形成する。
の製造方法について図２ないし図７を用いて説明する。
図２ないし図７は本実施の形態１を示す半導体装置を工
程順に示すものである。まず図２に示されるように、半
導体基板１の一主面にゲート絶縁膜３となるシリコン酸
化膜層、ゲート電極４となるポリシリコン層を順次積層
し、写真製版技術を用いて、ゲート絶縁膜５及びゲート
電極６を形成する。これらゲート絶縁膜５、ゲート電極
６及び分離酸化膜３をマスクとしてひ素イオン叉はリン
イオンなどのＮ型不純物をイオン注入して、ソース／ド
レイン領域の低濃度部６ａを形成する。
【００２５】次に図３に示すように、半導体基板１の一
主面上及びゲート電極４上にサイドウォール５となるＴ
ＥＯＳ膜を形成し、等方性エッチングを行うことにより
サイドウォール５を形成する。次に、このサイドウォー
ル５、ゲート絶縁膜３、ゲート電極４及び分離酸化膜２
をマスクとしてリンイオンなどのＮ型の不純物イオンを
注入して、ソース／ドレイン領域６の浅い部分の不純物
濃度を高濃度にすることにより、ソース／ドレイン領域
の高濃度部６ｂを形成する。
主面上及びゲート電極４上にサイドウォール５となるＴ
ＥＯＳ膜を形成し、等方性エッチングを行うことにより
サイドウォール５を形成する。次に、このサイドウォー
ル５、ゲート絶縁膜３、ゲート電極４及び分離酸化膜２
をマスクとしてリンイオンなどのＮ型の不純物イオンを
注入して、ソース／ドレイン領域６の浅い部分の不純物
濃度を高濃度にすることにより、ソース／ドレイン領域
の高濃度部６ｂを形成する。
【００２６】次に、図４に示すように、半導体基板１の
一主面上にシリコン酸化膜からなる層間絶縁膜８を成膜
する。この層間絶縁膜８の成膜後にエッチングにより略
平坦面を得る。次に、図５に示すように、写真製版技術
を用いて層間絶縁膜８に、ソース／ドレイン領域６に開
口するコンタクトホール８ａを形成する。
一主面上にシリコン酸化膜からなる層間絶縁膜８を成膜
する。この層間絶縁膜８の成膜後にエッチングにより略
平坦面を得る。次に、図５に示すように、写真製版技術
を用いて層間絶縁膜８に、ソース／ドレイン領域６に開
口するコンタクトホール８ａを形成する。
【００２７】次に、図６に示すように、コンタクトホー
ル８ａの底部の下の半導体基板１の内部に、層間絶縁膜
８をマスクとしてＮ型不純物を高濃度、低エネルギーで
イオン注入することにより、Ｎ型の高濃度の不純物領域
１１を形成する。具体的には、例えば、Ｎ型の不純物で
あるリンを３０〜１００ＫｅＶの注入エネルギー、１×
１０14〜１×１０15ｃｍ-2の注入量でイオン注入するこ
とにより形成する。
ル８ａの底部の下の半導体基板１の内部に、層間絶縁膜
８をマスクとしてＮ型不純物を高濃度、低エネルギーで
イオン注入することにより、Ｎ型の高濃度の不純物領域
１１を形成する。具体的には、例えば、Ｎ型の不純物で
あるリンを３０〜１００ＫｅＶの注入エネルギー、１×
１０14〜１×１０15ｃｍ-2の注入量でイオン注入するこ
とにより形成する。
【００２８】次に、図７に示すように、上記高濃度の不
純物領域１１の形成に用いたコンタクトホール８ａの底
部の下の半導体基板１の内部に、層間絶縁膜８をマスク
としてＮ型不純物を低濃度で、高濃度の不純物領域１１
の形成時に用いたエネルギーの１．５倍から４倍の注入
エネルギーを用いてイオン注入することにより、Ｎ型の
低濃度の不純物領域１２を形成する。具体的には、例え
ば、Ｎ型の不純物であるリンを５０〜２００ＫｅＶの注
入エネルギー、１×１０13〜３×１０13ｃｍ-2の注入量
でイオン注入することにより形成する。
純物領域１１の形成に用いたコンタクトホール８ａの底
部の下の半導体基板１の内部に、層間絶縁膜８をマスク
としてＮ型不純物を低濃度で、高濃度の不純物領域１１
の形成時に用いたエネルギーの１．５倍から４倍の注入
エネルギーを用いてイオン注入することにより、Ｎ型の
低濃度の不純物領域１２を形成する。具体的には、例え
ば、Ｎ型の不純物であるリンを５０〜２００ＫｅＶの注
入エネルギー、１×１０13〜３×１０13ｃｍ-2の注入量
でイオン注入することにより形成する。
【００２９】その後、コンタクトホール８ａ内及び上記
層間絶縁膜８上に、金属配線９となる金属配線層９ａを
積層し、通常の写真製版技術を用い、図１に示すように
金属配線９を形成する。
層間絶縁膜８上に、金属配線９となる金属配線層９ａを
積層し、通常の写真製版技術を用い、図１に示すように
金属配線９を形成する。
【００３０】このように構成された半導体装置において
は、高濃度の不純物領域１１の周囲に低濃度の不純物領
域１２を形成したので、この低濃度の不純物層１２が高
濃度の不純物領域１１にかかる電界を緩和するように働
くため、コンタクト部１４の高耐圧化が可能となる。更
に、高濃度の不純物領域１１の空乏層が大きくなるた
め、コンタクト部１４の接合リークや接合容量を低減す
ることが可能となる。又、上記実施の形態１において、
半導体基板１としてＮ型のＳｉ基板を用いるなど、半導
体基板１、ソース／ドレイン領域６及び不純物領域１
１、１２等の極性を反対にしても良く、この場合におい
ても、上記と同様の効果を得ることができる。
は、高濃度の不純物領域１１の周囲に低濃度の不純物領
域１２を形成したので、この低濃度の不純物層１２が高
濃度の不純物領域１１にかかる電界を緩和するように働
くため、コンタクト部１４の高耐圧化が可能となる。更
に、高濃度の不純物領域１１の空乏層が大きくなるた
め、コンタクト部１４の接合リークや接合容量を低減す
ることが可能となる。又、上記実施の形態１において、
半導体基板１としてＮ型のＳｉ基板を用いるなど、半導
体基板１、ソース／ドレイン領域６及び不純物領域１
１、１２等の極性を反対にしても良く、この場合におい
ても、上記と同様の効果を得ることができる。
【００３１】実施の形態２．図８はこの発明の実施の形
態２を示すものであり、上記した実施の形態１に対し
て、高濃度の不純物領域１１の接触面１０からの深さが
ソース／ドレイン領域の低濃度部６ａの深さと同じか又
は浅い点で相違するだけであり、他の点については上記
した実施の形態１と同様である。
態２を示すものであり、上記した実施の形態１に対し
て、高濃度の不純物領域１１の接触面１０からの深さが
ソース／ドレイン領域の低濃度部６ａの深さと同じか又
は浅い点で相違するだけであり、他の点については上記
した実施の形態１と同様である。
【００３２】この発明の実施の形態２を示す半導体装置
の製造方法について図９及び図１０を用いて説明する。
図９及び図１０は本実施の形態２を示す半導体装置を工
程順に示したものである。まず実施の形態１における図
５に示されるコンタクトホール８ａの形成工程までは、
本実施の形態２における製造工程と同様である。
の製造方法について図９及び図１０を用いて説明する。
図９及び図１０は本実施の形態２を示す半導体装置を工
程順に示したものである。まず実施の形態１における図
５に示されるコンタクトホール８ａの形成工程までは、
本実施の形態２における製造工程と同様である。
【００３３】この次に、図９に示すように、層間絶縁膜
８をマスクとしてイオン注入することにより高濃度の不
純物領域１１を形成する。ここで、実施の形態１では、
高濃度の不純物領域１１を得るために、Ｎ型の不純物で
あるリンを３０〜１００ＫｅＶの注入エネルギー、１×
１０14〜１×１０15ｃｍ-2の注入量でイオン注入するこ
とにより形成しているが、本実施の形態２においては、
低エネルギーのヒ素又はリンを用い層間絶縁膜８をマス
クとして高濃度のイオン注入を行い、高濃度の不純物領
域１１を得る。具体的には、注入エネルギー及び注入量
はソース／ドレイン領域の高濃度部６ｂの形成条件と同
様のものを用いる。
８をマスクとしてイオン注入することにより高濃度の不
純物領域１１を形成する。ここで、実施の形態１では、
高濃度の不純物領域１１を得るために、Ｎ型の不純物で
あるリンを３０〜１００ＫｅＶの注入エネルギー、１×
１０14〜１×１０15ｃｍ-2の注入量でイオン注入するこ
とにより形成しているが、本実施の形態２においては、
低エネルギーのヒ素又はリンを用い層間絶縁膜８をマス
クとして高濃度のイオン注入を行い、高濃度の不純物領
域１１を得る。具体的には、注入エネルギー及び注入量
はソース／ドレイン領域の高濃度部６ｂの形成条件と同
様のものを用いる。
【００３４】次に、図１０に示すように、実施の形態１
の図７にて示したものと同様に、高濃度の不純物領域１
１の形成に用いたコンタクトホール８ａの底部の下の半
導体基板１の内部に、層間絶縁膜８をマスクとしてＮ型
不純物を低濃度、高エネルギーを用いてイオン注入する
ことにより、Ｎ型の低濃度の不純物領域１２を形成す
る。具体的には、例えば、Ｎ型の不純物であるリンを５
０〜２００ＫｅＶの注入エネルギー、１×１０13〜３×
１０13ｃｍ-2の注入量でイオン注入することにより形成
する。
の図７にて示したものと同様に、高濃度の不純物領域１
１の形成に用いたコンタクトホール８ａの底部の下の半
導体基板１の内部に、層間絶縁膜８をマスクとしてＮ型
不純物を低濃度、高エネルギーを用いてイオン注入する
ことにより、Ｎ型の低濃度の不純物領域１２を形成す
る。具体的には、例えば、Ｎ型の不純物であるリンを５
０〜２００ＫｅＶの注入エネルギー、１×１０13〜３×
１０13ｃｍ-2の注入量でイオン注入することにより形成
する。
【００３５】その後、コンタクトホール８ａ内及び上記
層間絶縁膜８上に、金属配線９となる金属配線層９ａを
積層し、通常の写真製版技術を用い、図８に示すように
金属配線９を形成する。
層間絶縁膜８上に、金属配線９となる金属配線層９ａを
積層し、通常の写真製版技術を用い、図８に示すように
金属配線９を形成する。
【００３６】本実施の形態２においては、高濃度の不純
物領域１１を有するため、金属配線９とソース／ドレイ
ン領域６とのオーミック抵抗が得られる。又、高濃度の
不純物領域１１の周囲に低濃度の不純物領域１２を形成
したので、この低濃度の不純物層１２が高濃度の不純物
領域１１にかかる電界を緩和するように働くため、コン
タクト部１４の高耐圧化が可能となる。更に、高濃度の
不純物領域１１の空乏層が大きくなるため、コンタクト
部１４の接合リークや接合容量を低減することが可能と
なる。
物領域１１を有するため、金属配線９とソース／ドレイ
ン領域６とのオーミック抵抗が得られる。又、高濃度の
不純物領域１１の周囲に低濃度の不純物領域１２を形成
したので、この低濃度の不純物層１２が高濃度の不純物
領域１１にかかる電界を緩和するように働くため、コン
タクト部１４の高耐圧化が可能となる。更に、高濃度の
不純物領域１１の空乏層が大きくなるため、コンタクト
部１４の接合リークや接合容量を低減することが可能と
なる。
【００３７】又、上記実施の形態２において、半導体基
板１としてＮ型のＳｉ基板を用いるなど、半導体基板
１、ソース／ドレイン領域６及び不純物領域１１、１２
等の極性を反対のものにしても良く、この場合において
も、上記と同様の効果を得ることができる。
板１としてＮ型のＳｉ基板を用いるなど、半導体基板
１、ソース／ドレイン領域６及び不純物領域１１、１２
等の極性を反対のものにしても良く、この場合において
も、上記と同様の効果を得ることができる。
【００３８】実施の形態３．以下に、この発明の実施の
形態３について図１１ないし図１６に基づいて説明す
る。図１１はこの発明の実施の形態３を示す要部断面図
であり、図１１において、１はＰ型のシリコン基板から
なる半導体基板、２は上記半導体基板１の一主面に形成
され、素子間を電気的に分離するための分離酸化膜から
なる絶縁膜である。
形態３について図１１ないし図１６に基づいて説明す
る。図１１はこの発明の実施の形態３を示す要部断面図
であり、図１１において、１はＰ型のシリコン基板から
なる半導体基板、２は上記半導体基板１の一主面に形成
され、素子間を電気的に分離するための分離酸化膜から
なる絶縁膜である。
【００３９】３は上記半導体基板１上に形成されたシリ
コン酸化膜からなるゲート絶縁膜であり、４はこのゲー
ト絶縁膜３上に形成されたポリシリコンからなるゲート
電極であり、５は上記ゲート絶縁膜３及びゲート電極４
の両側面にそれぞれ形成されたＴＥＯＳ膜からなるサイ
ドウォールであり、６ｃは上記半導体基板１の一主面に
形成された上記ゲート電極４の直下の一部及びその外側
に位置する、Ｎ型の不純物を低濃度に含有するソース／
ドレイン領域６の第１の低濃度部であり、６ｄは半導体
基板１の一主面に形成された、上記ゲート電極４の下の
上記低濃度部６ｃよりさらに外側に位置するとともに低
濃度部６ｃよりも深い位置に形成される、Ｎ型の不純物
を低濃度に含有するソース／ドレイン領域６の第２の低
濃度部である。
コン酸化膜からなるゲート絶縁膜であり、４はこのゲー
ト絶縁膜３上に形成されたポリシリコンからなるゲート
電極であり、５は上記ゲート絶縁膜３及びゲート電極４
の両側面にそれぞれ形成されたＴＥＯＳ膜からなるサイ
ドウォールであり、６ｃは上記半導体基板１の一主面に
形成された上記ゲート電極４の直下の一部及びその外側
に位置する、Ｎ型の不純物を低濃度に含有するソース／
ドレイン領域６の第１の低濃度部であり、６ｄは半導体
基板１の一主面に形成された、上記ゲート電極４の下の
上記低濃度部６ｃよりさらに外側に位置するとともに低
濃度部６ｃよりも深い位置に形成される、Ｎ型の不純物
を低濃度に含有するソース／ドレイン領域６の第２の低
濃度部である。
【００４０】８は上記半導体基板１上に形成され、この
半導体基板１の表面に開口するコンタクトホール８ａを
有する層間絶縁膜８であり、９はこのコンタクトホール
８ａの底面に位置する上記半導体基板１との接触面１０
を有し、その接触面１０からコンタクトホール８ａを介
して上記層間絶縁膜８上に延在する例えばＡｌ等からな
る金属配線であり、１１は上記接触面１０の下の半導体
基板１の内部に形成されるＮ型の高濃度の不純物領域で
あり、その濃度は、具体的には例えば、１×１０19ｃｍ
-3以上である。ここで、この不純物領域１１を介して金
属配線９とソース／ドレイン領域６は電気的に接続され
ている。
半導体基板１の表面に開口するコンタクトホール８ａを
有する層間絶縁膜８であり、９はこのコンタクトホール
８ａの底面に位置する上記半導体基板１との接触面１０
を有し、その接触面１０からコンタクトホール８ａを介
して上記層間絶縁膜８上に延在する例えばＡｌ等からな
る金属配線であり、１１は上記接触面１０の下の半導体
基板１の内部に形成されるＮ型の高濃度の不純物領域で
あり、その濃度は、具体的には例えば、１×１０19ｃｍ
-3以上である。ここで、この不純物領域１１を介して金
属配線９とソース／ドレイン領域６は電気的に接続され
ている。
【００４１】ここで、１３はゲート電極４及びソース／
ドレイン領域６等からなるＮチャネルＭＯＳＦＥＴであ
り、１４は接触面１０及び不純物領域１１、１２等から
なるコンタクト部である。
ドレイン領域６等からなるＮチャネルＭＯＳＦＥＴであ
り、１４は接触面１０及び不純物領域１１、１２等から
なるコンタクト部である。
【００４２】つぎに、このように構成された半導体装置
の製造方法について図１２ないし図１６を用いて説明す
る。図１２ないし図１６は本実施の形態１を示す半導体
装置を工程順に示したものである。まず図１２に示され
るように、半導体基板１の一主面にゲート絶縁膜３とな
るシリコン酸化膜層、ゲート電極４となるポリシリコン
層を順次積層し、写真製版技術を用いて、ゲート絶縁膜
５及びゲート電極６を形成する。これらゲート絶縁膜
５、ゲート電極６及び分離酸化膜３をマスクとしてリン
イオンなどのＮ型不純物をイオン注入して、ソース／ド
レイン領域の第１の低濃度部６ｃを形成する。
の製造方法について図１２ないし図１６を用いて説明す
る。図１２ないし図１６は本実施の形態１を示す半導体
装置を工程順に示したものである。まず図１２に示され
るように、半導体基板１の一主面にゲート絶縁膜３とな
るシリコン酸化膜層、ゲート電極４となるポリシリコン
層を順次積層し、写真製版技術を用いて、ゲート絶縁膜
５及びゲート電極６を形成する。これらゲート絶縁膜
５、ゲート電極６及び分離酸化膜３をマスクとしてリン
イオンなどのＮ型不純物をイオン注入して、ソース／ド
レイン領域の第１の低濃度部６ｃを形成する。
【００４３】次に図１３に示すように、半導体基板１の
一主面上及びゲート電極４上にサイドウォール５となる
ＴＥＯＳ膜を形成し、異方性エッチングを行うことによ
りサイドウォール５を形成する。次に、このサイドウォ
ール５、ゲート絶縁膜３、ゲート電極４及び分離酸化膜
２をマスクとしてリンイオンなどのＮ型の不純物イオン
を高エネルギーで、ソース／ドレイン領域の第１の低濃
度部６ｃより深い部分にまでイオン注入することによ
り、ソース／ドレイン領域の第２の低濃度部６ｄを形成
する。具体的には、例えば、Ｎ型の不純物であるリンを
５０〜２００ＫｅＶの注入エネルギー、１×１０13〜３
×１０13ｃｍ-2の注入量でイオン注入することにより形
成する。
一主面上及びゲート電極４上にサイドウォール５となる
ＴＥＯＳ膜を形成し、異方性エッチングを行うことによ
りサイドウォール５を形成する。次に、このサイドウォ
ール５、ゲート絶縁膜３、ゲート電極４及び分離酸化膜
２をマスクとしてリンイオンなどのＮ型の不純物イオン
を高エネルギーで、ソース／ドレイン領域の第１の低濃
度部６ｃより深い部分にまでイオン注入することによ
り、ソース／ドレイン領域の第２の低濃度部６ｄを形成
する。具体的には、例えば、Ｎ型の不純物であるリンを
５０〜２００ＫｅＶの注入エネルギー、１×１０13〜３
×１０13ｃｍ-2の注入量でイオン注入することにより形
成する。
【００４４】次に、図１４に示すように、半導体基板１
の一主面上にシリコン酸化膜からなる層間絶縁膜８を成
膜する。この層間絶縁膜８の成膜後にエッチングにより
略平坦面を得る。次に、図１５に示すように、写真製版
技術を用いて層間絶縁膜８にコンタクトホール８ａを形
成する。
の一主面上にシリコン酸化膜からなる層間絶縁膜８を成
膜する。この層間絶縁膜８の成膜後にエッチングにより
略平坦面を得る。次に、図１５に示すように、写真製版
技術を用いて層間絶縁膜８にコンタクトホール８ａを形
成する。
【００４５】次に、図１６に示すように、コンタクトホ
ール８ａの底部の下の半導体基板１の内部に、層間絶縁
膜８をマスクとしてＮ型不純物を高濃度、低エネルギー
でイオン注入することにより、Ｎ型の高濃度の不純物領
域１１を形成する。具体的には、例えば、Ｎ型の不純物
であるリンを３０〜１００ＫｅＶの注入エネルギー、１
×１０14〜１×１０15ｃｍ-2の注入量でイオン注入する
ことにより形成する。
ール８ａの底部の下の半導体基板１の内部に、層間絶縁
膜８をマスクとしてＮ型不純物を高濃度、低エネルギー
でイオン注入することにより、Ｎ型の高濃度の不純物領
域１１を形成する。具体的には、例えば、Ｎ型の不純物
であるリンを３０〜１００ＫｅＶの注入エネルギー、１
×１０14〜１×１０15ｃｍ-2の注入量でイオン注入する
ことにより形成する。
【００４６】その後、コンタクトホール８ａ内及び上記
層間絶縁膜８上に、金属配線９となる金属配線層９ａを
積層し、通常の写真製版技術を用い、図１１に示すよう
に金属配線９を形成する。
層間絶縁膜８上に、金属配線９となる金属配線層９ａを
積層し、通常の写真製版技術を用い、図１１に示すよう
に金属配線９を形成する。
【００４７】このように構成された半導体装置において
は、ソース／ドレイン領域の第２の低濃度部６ｄを高濃
度の不純物領域１１よりも深く形成したので、この低濃
度部６ｄが高濃度の不純物領域１１にかかる電界を緩和
するように働くため、コンタクト部１４の高耐圧化が可
能となる。更に、高濃度の不純物領域１１の空乏層が大
きくなるため、コンタクト部１４の接合リークや接合容
量を低減することが可能となる。又、上記実施の形態３
において、半導体基板１としてＮ型のＳｉ基板を用いる
など、半導体基板１、ソース／ドレイン領域６及び不純
物領域１１等の極性を反対のものにしても良く、この場
合においても高耐圧化が可能となる。
は、ソース／ドレイン領域の第２の低濃度部６ｄを高濃
度の不純物領域１１よりも深く形成したので、この低濃
度部６ｄが高濃度の不純物領域１１にかかる電界を緩和
するように働くため、コンタクト部１４の高耐圧化が可
能となる。更に、高濃度の不純物領域１１の空乏層が大
きくなるため、コンタクト部１４の接合リークや接合容
量を低減することが可能となる。又、上記実施の形態３
において、半導体基板１としてＮ型のＳｉ基板を用いる
など、半導体基板１、ソース／ドレイン領域６及び不純
物領域１１等の極性を反対のものにしても良く、この場
合においても高耐圧化が可能となる。
【００４８】実施の形態４．図１７はこの発明の実施の
形態４を示すものであり、上記した実施の形態１に対し
て、分離特性を向上するためのＰ型の高濃度の第１の不
純物領域１５が分離酸化膜２の下の半導体基板１の内部
に形成され、かつ、しきい値電圧の制御及びパンチスル
ーの制御のためのＰ型の高濃度の第２の不純物領域１６
がゲート電極７の下の半導体基板１の内部に形成されて
おり、半導体基板１内部の他の部分にはＰ型の高濃度の
不純物領域が形成されない点、及び、高濃度の不純物領
域１１の周囲に低濃度の不純物領域１２を形成しない点
で相違するだけであり、他の点については上記した実施
の形態１と同様である。
形態４を示すものであり、上記した実施の形態１に対し
て、分離特性を向上するためのＰ型の高濃度の第１の不
純物領域１５が分離酸化膜２の下の半導体基板１の内部
に形成され、かつ、しきい値電圧の制御及びパンチスル
ーの制御のためのＰ型の高濃度の第２の不純物領域１６
がゲート電極７の下の半導体基板１の内部に形成されて
おり、半導体基板１内部の他の部分にはＰ型の高濃度の
不純物領域が形成されない点、及び、高濃度の不純物領
域１１の周囲に低濃度の不純物領域１２を形成しない点
で相違するだけであり、他の点については上記した実施
の形態１と同様である。
【００４９】この発明の実施の形態４を示す半導体装置
の製造方法について図１８ないし図２０を用いて説明す
る。図１８ないし図２０は本実施の形態４を示す半導体
装置を工程順に示したものである。
の製造方法について図１８ないし図２０を用いて説明す
る。図１８ないし図２０は本実施の形態４を示す半導体
装置を工程順に示したものである。
【００５０】まず、図１８に示すように、半導体基板１
上に約３０ｎｍの膜厚を有する酸化膜１７を形成し、こ
の酸化膜１７上に５０〜２００ｎｍの耐酸化性を有する
窒化膜１８を形成し、この窒化膜１８上にレジスト１９
を塗布し、通常の写真製版技術を用いて、後の工程にお
いて分離酸化膜２が形成される領域上に開口するように
レジスト１９をパターニングし、このレジスト１９をマ
スクとするエッチングを行い、窒化膜１８をパターニン
グする。このパターニングされたレジスト１９及び窒化
膜１８をマスクとして、ボロンなどのＰ型の不純物を高
濃度に注入することにより、Ｐ型の高濃度の第１の不純
物領域１５を形成する。
上に約３０ｎｍの膜厚を有する酸化膜１７を形成し、こ
の酸化膜１７上に５０〜２００ｎｍの耐酸化性を有する
窒化膜１８を形成し、この窒化膜１８上にレジスト１９
を塗布し、通常の写真製版技術を用いて、後の工程にお
いて分離酸化膜２が形成される領域上に開口するように
レジスト１９をパターニングし、このレジスト１９をマ
スクとするエッチングを行い、窒化膜１８をパターニン
グする。このパターニングされたレジスト１９及び窒化
膜１８をマスクとして、ボロンなどのＰ型の不純物を高
濃度に注入することにより、Ｐ型の高濃度の第１の不純
物領域１５を形成する。
【００５１】次に図１９に示すように、上記レジスト１
９をエッチングにより取り除き、上記窒化膜１８を耐酸
化用のマスクとして酸化を行うことにより、分離酸化膜
２を形成する。
９をエッチングにより取り除き、上記窒化膜１８を耐酸
化用のマスクとして酸化を行うことにより、分離酸化膜
２を形成する。
【００５２】次に図２０に示すように、窒化膜１８をエ
ッチングにより取り除き、レジスト２０を塗布し、通常
の写真製版技術を用いて、後の工程においてゲート電極
４が形成される領域に開口するようにレジスト２０をパ
ターニングする。この時、具体的には、例えば、ゲート
電極４の形成時に用いられる写真製版用マスクと光のと
透過部分と遮光部分が反転しているマスクを用い、か
つ、レジスト２０の極性（ポジ又はネガ）をゲート電極
形成時に使用するレジストと同様のものを用いて、又
は、上記ゲート電極形成用のマスクを用い、かつ、レジ
スト２０の極性をゲート電極形成時に使用するレジスト
と異なるものを用いてパターニングする。そして、この
パターニングされたレジスト２０をマスクとして、ボロ
ンなどのＰ型の不純物を高濃度に注入することにより、
Ｐ型の高濃度の第２の不純物領域１６を形成する。
ッチングにより取り除き、レジスト２０を塗布し、通常
の写真製版技術を用いて、後の工程においてゲート電極
４が形成される領域に開口するようにレジスト２０をパ
ターニングする。この時、具体的には、例えば、ゲート
電極４の形成時に用いられる写真製版用マスクと光のと
透過部分と遮光部分が反転しているマスクを用い、か
つ、レジスト２０の極性（ポジ又はネガ）をゲート電極
形成時に使用するレジストと同様のものを用いて、又
は、上記ゲート電極形成用のマスクを用い、かつ、レジ
スト２０の極性をゲート電極形成時に使用するレジスト
と異なるものを用いてパターニングする。そして、この
パターニングされたレジスト２０をマスクとして、ボロ
ンなどのＰ型の不純物を高濃度に注入することにより、
Ｐ型の高濃度の第２の不純物領域１６を形成する。
【００５３】この後、レジスト２０をエッチングにより
除去する。上記レジスト２０のエッチング除去後の工程
は、上述の図７において示される工程を除く点以外は実
施の形態１と同様である。
除去する。上記レジスト２０のエッチング除去後の工程
は、上述の図７において示される工程を除く点以外は実
施の形態１と同様である。
【００５４】本実施の形態４においては、Ｎ型の高濃度
の不純物層１１近傍にはＰ型の高濃度の不純物層１５、
１６が形成されず、基板濃度は１×１０15〜１×１０17
ｃｍ-3の低濃度となっているので、高濃度の不純物領域
１１の空乏層は半導体基板１の深い位置にまで達するこ
ととなり、そのためコンタクト部１４の電界が緩和さ
れ、コンタクト部１４の高耐圧化が可能となる。更に、
高濃度の不純物領域１１の空乏層が大きくなるため、コ
ンタクト部１４の接合リークや接合容量を低減すること
が可能となる。
の不純物層１１近傍にはＰ型の高濃度の不純物層１５、
１６が形成されず、基板濃度は１×１０15〜１×１０17
ｃｍ-3の低濃度となっているので、高濃度の不純物領域
１１の空乏層は半導体基板１の深い位置にまで達するこ
ととなり、そのためコンタクト部１４の電界が緩和さ
れ、コンタクト部１４の高耐圧化が可能となる。更に、
高濃度の不純物領域１１の空乏層が大きくなるため、コ
ンタクト部１４の接合リークや接合容量を低減すること
が可能となる。
【００５５】又、上記実施の形態４において、半導体基
板１としてＮ型のＳｉ基板を用いるなど、半導体基板
１、ソース／ドレイン領域６及び不純物領域１１等の極
性を反対のものにしても良く、この場合においても高耐
圧化が可能となる。
板１としてＮ型のＳｉ基板を用いるなど、半導体基板
１、ソース／ドレイン領域６及び不純物領域１１等の極
性を反対のものにしても良く、この場合においても高耐
圧化が可能となる。
【００５６】実施の形態５．以下に、この発明の実施の
形態５について図２１及び図２２に基づいて説明する。
図２１はこの発明の実施の形態５を示す要部断面図であ
り、図１にて示した実施の形態１に対し、Ｎ型の高濃度
の不純物領域１１及び低濃度の不純物領域１２の代わり
に、コンタクトホール８ａ内部の半導体基板１上に、Ｎ
型の高濃度の不純物を含有するエピタキシャル層２１が
形成されている点について相違するだけであり、その他
の点については上記した実施の形態１と同様である。
形態５について図２１及び図２２に基づいて説明する。
図２１はこの発明の実施の形態５を示す要部断面図であ
り、図１にて示した実施の形態１に対し、Ｎ型の高濃度
の不純物領域１１及び低濃度の不純物領域１２の代わり
に、コンタクトホール８ａ内部の半導体基板１上に、Ｎ
型の高濃度の不純物を含有するエピタキシャル層２１が
形成されている点について相違するだけであり、その他
の点については上記した実施の形態１と同様である。
【００５７】次に、このように構成された半導体装置の
製造方法について図２２に基づいて説明する。図２２は
この発明の実施の形態５を示す半導体装置の製造工程を
示したものである。本実施の形態５においても、コンタ
クトホール８ａを形成する工程までは、図２ないし図５
にて示した実施の形態１の工程と同様である。
製造方法について図２２に基づいて説明する。図２２は
この発明の実施の形態５を示す半導体装置の製造工程を
示したものである。本実施の形態５においても、コンタ
クトホール８ａを形成する工程までは、図２ないし図５
にて示した実施の形態１の工程と同様である。
【００５８】上記コンタクトホール８ａ形成後、図２２
に示すように、このコンタクトホール８ａ内部の半導体
基板１上に、Ｎ型の高濃度の不純物を含有するエピタキ
シャル層２１を形成する。この時、具体的には、エピタ
キシャル層２１の不純物濃度を１×１０19〜１×１０20
ｃｍ-3、膜厚を５００ｎｍとなるように形成する。その
後、このエピタキシャル層２１上、コンタクトホール８
ａ内部及び上記層間絶縁膜８上に、金属配線９となる金
属配線層９ａを積層し、通常の写真製版技術を用い、図
２１に示すように金属配線９を形成する。
に示すように、このコンタクトホール８ａ内部の半導体
基板１上に、Ｎ型の高濃度の不純物を含有するエピタキ
シャル層２１を形成する。この時、具体的には、エピタ
キシャル層２１の不純物濃度を１×１０19〜１×１０20
ｃｍ-3、膜厚を５００ｎｍとなるように形成する。その
後、このエピタキシャル層２１上、コンタクトホール８
ａ内部及び上記層間絶縁膜８上に、金属配線９となる金
属配線層９ａを積層し、通常の写真製版技術を用い、図
２１に示すように金属配線９を形成する。
【００５９】このように構成された半導体装置において
は、ソース／ドレイン領域６上に開口するコンタクトホ
ール８ａの内部に、高濃度の不純物を含有するエピタキ
シャル層２１を形成したので、ソース／ドレイン領域の
低濃度部６ｂがこのエピタキシャル層２１にかかる電界
を緩和するように働くため、コンタクト部１４の高耐圧
化が可能となる。更に、エピタキシャル層２１の空乏層
が大きくなるため、コンタクト部１４の接合リークや接
合容量を低減することが可能となる。
は、ソース／ドレイン領域６上に開口するコンタクトホ
ール８ａの内部に、高濃度の不純物を含有するエピタキ
シャル層２１を形成したので、ソース／ドレイン領域の
低濃度部６ｂがこのエピタキシャル層２１にかかる電界
を緩和するように働くため、コンタクト部１４の高耐圧
化が可能となる。更に、エピタキシャル層２１の空乏層
が大きくなるため、コンタクト部１４の接合リークや接
合容量を低減することが可能となる。
【００６０】又、上記実施の形態５において、半導体基
板１としてＮ型のＳｉ基板を用いるなど、半導体基板
１、ソース／ドレイン領域６及びエピタキシャル層２１
等の極性を反対のものにしても良く、この場合において
も高耐圧化が可能となる。
板１としてＮ型のＳｉ基板を用いるなど、半導体基板
１、ソース／ドレイン領域６及びエピタキシャル層２１
等の極性を反対のものにしても良く、この場合において
も高耐圧化が可能となる。
【図１】 この発明の実施の形態１を示す要部断面図。
【図２】 この発明の実施の形態１を工程順に示す要部
断面図。
断面図。
【図３】 この発明の実施の形態１を工程順に示す要部
断面図。
断面図。
【図４】 この発明の実施の形態１を工程順に示す要部
断面図。
断面図。
【図５】 この発明の実施の形態１を工程順に示す要部
断面図。
断面図。
【図６】 この発明の実施の形態１を工程順に示す要部
断面図。
断面図。
【図７】 この発明の実施の形態１を工程順に示す要部
断面図。
断面図。
【図８】 この発明の実施の形態２を示す要部断面図。
【図９】 この発明の実施の形態２を工程順に示す要部
断面図。
断面図。
【図１０】 この発明の実施の形態２を工程順に示す要
部断面図。
部断面図。
【図１１】 この発明の実施の形態３を示す要部断面
図。
図。
【図１２】 この発明の実施の形態３を工程順に示す要
部断面図。
部断面図。
【図１３】 この発明の実施の形態３を工程順に示す要
部断面図。
部断面図。
【図１４】 この発明の実施の形態３を工程順に示す要
部断面図。
部断面図。
【図１５】 この発明の実施の形態３を工程順に示す要
部断面図。
部断面図。
【図１６】 この発明の実施の形態３を工程順に示す要
部断面図。
部断面図。
【図１７】 この発明の実施の形態４を示す要部断面
図。
図。
【図１８】 この発明の実施の形態４を工程順に示す要
部断面図。
部断面図。
【図１９】 この発明の実施の形態４を工程順に示す要
部断面図。
部断面図。
【図２０】 この発明の実施の形態４を工程順に示す要
部断面図。
部断面図。
【図２１】 この発明の実施の形態５を示す要部断面
図。
図。
【図２２】 この発明の実施の形態５を工程順に示す要
部断面図。
部断面図。
【図２３】 従来の半導体装置を示す要部断面図。
１ 半導体基板、 ２ 分離絶縁膜、３ ゲート絶縁
膜、 ４ ゲート電極、 ５ サイドウォール、６
ソース／ドレイン領域、 ６ａ ソース／ドレイン領域
の低濃度部 ６ｂ ソース／ドレイン領域の高濃度部、６ｃ ソース
／ドレイン領域の第１の低濃度部 ６ｄ ソース／ドレイン領域の第２の低濃度部 ８ 層間絶縁膜、 ８ａ コンタクトホール、９ 金
属配線、 １０ 接触面、１１ Ｎ型の高濃度の不純
物領域、 １２ Ｎ型の低濃度の不純物領域、１３
ＮチャネルＭＯＳＦＥＴ、 １４ コンタクト部、１５
Ｐ型の高濃度の第１の不純物領域、１６ Ｐ型の高濃
度の第２の不純物領域、１７ 酸化膜、 １８ 窒化
膜、 １９、２０ レジスト、２１ エピタキシャル
層
膜、 ４ ゲート電極、 ５ サイドウォール、６
ソース／ドレイン領域、 ６ａ ソース／ドレイン領域
の低濃度部 ６ｂ ソース／ドレイン領域の高濃度部、６ｃ ソース
／ドレイン領域の第１の低濃度部 ６ｄ ソース／ドレイン領域の第２の低濃度部 ８ 層間絶縁膜、 ８ａ コンタクトホール、９ 金
属配線、 １０ 接触面、１１ Ｎ型の高濃度の不純
物領域、 １２ Ｎ型の低濃度の不純物領域、１３
ＮチャネルＭＯＳＦＥＴ、 １４ コンタクト部、１５
Ｐ型の高濃度の第１の不純物領域、１６ Ｐ型の高濃
度の第２の不純物領域、１７ 酸化膜、 １８ 窒化
膜、 １９、２０ レジスト、２１ エピタキシャル
層
Claims (14)
- 【請求項１】 第１導電型の半導体基板の１主面上に形
成され、上記半導体基板との接触面を有する金属配線
と、 上記接触面の下の上記半導体基板内部に形成される第２
導電型の高濃度の不純物領域と、 上記半導体基板内部の上記高濃度の不純物領域の周囲に
形成される第２導電型の低濃度の不純物領域と、 上記半導体基板の１主面に形成され、上記不純物領域を
介して上記金属配線に電気的に接続されるソース又はド
レイン領域を有する第２導電型のＭＯＳＦＥＴとを備え
た半導体装置。 - 【請求項２】 接触面の下の半導体基板内部に形成され
る低濃度の不純物領域の深さがソース又はドレイン領域
の深さより深いことを特徴とする請求項１記載の半導体
装置。 - 【請求項３】 第１導電型の半導体基板の１主面上に形
成され、上記半導体基板との接触面を有する金属配線
と、 上記接触面の下の上記半導体基板内部に形成される第２
導電型の高濃度の不純物領域と、 上記半導体基板の１主面に形成され、上記不純物領域を
介して上記金属配線に電気的に接続される低濃度の不純
物領域からなるソース又はドレイン領域を有する第２導
電型のＭＯＳＦＥＴとを備え、 上記高濃度の不純物領域の深さが上記ソース又はドレイ
ン領域の深さより浅いことを特徴とする半導体装置。 - 【請求項４】 高濃度の不純物領域の近傍において、半
導体基板の第１導電型の不純物濃度が１×１０15〜１×
１０17ｃｍ-3であることを特徴とする請求項１ないし請
求項３のいずれか１項記載の半導体装置。 - 【請求項５】 第１導電型の半導体基板表面の分離酸化
膜及び第２導電型のＭＯＳＦＥＴのゲートの下にのみ形
成される第１導電型の高濃度の不純物領域を備えた請求
項１ないし請求項４のいずれか１項記載の半導体装置。 - 【請求項６】 第１導電型の半導体基板の１主面上に形
成され、上記半導体基板表面に達するコンタクトホール
が開口する層間絶縁膜と、 上記コンタクトホールの内部の上記半導体基板上に形成
された第２導電型の高濃度の不純物を含有するコンタク
ト層と、 上記コンタクト層に電気的に接続され、上記コンタクト
ホールを介して上記層間絶縁膜上に延在する金属配線
と、 上記コンタクトホールの下の上記半導体基板内部に、上
記コンタクト層と接して形成されるソース又はドレイン
領域を有するＭＯＳＦＥＴを備えた半導体装置。 - 【請求項７】 第１導電型の半導体基板の１主面に第２
導電型のＭＯＳＦＥＴを形成する工程と、 上記半導体基板上に、上記ＭＯＳＦＥＴのソース又はド
レイン領域に開口するコンタクトホールを有する層間絶
縁膜を形成する工程と、 上記コンタクトホールの底部の下の上記半導体基板内部
に第２導電型の高濃度の不純物領域を形成する工程と、 上記半導体基板内部の上記高濃度の不純物領域の周囲に
第２導電型の低濃度の不純物領域を形成する工程と上記
高濃度の不純物領域に電気的に接続し、上記コンタクト
ホールを介して上記層間絶縁膜上に延在する金属配線を
形成する工程とを含む半導体装置の製造方法。 - 【請求項８】 所望の値のエネルギーを用いた層間絶縁
膜をマスクとするイオン注入により高濃度の不純物領域
を、上記の値以上のエネルギーを用いた層間絶縁膜をマ
スクとするイオン注入により低濃度の不純物領域を形成
することを特徴とする請求項７記載の半導体装置の製造
方法。 - 【請求項９】 低エネルギーのヒ素又はリンを用いた層
間絶縁膜をマスクとするイオン注入により高濃度の不純
物領域を、高エネルギーのリンを用いた層間絶縁膜をマ
スクとするイオン注入により低濃度の不純物領域を形成
することを特徴とする請求項７記載の半導体装置の製造
方法。 - 【請求項１０】 第１導電型の半導体基板の１主面に、
低濃度の不純物領域からなるソース又はドレイン領域を
有する第２導電型のＭＯＳＦＥＴを形成する工程と、 上記半導体基板上に、上記ＭＯＳＦＥＴのソース又はド
レイン領域に開口するコンタクトホールを有する層間絶
縁膜を形成する工程と、 上記コンタクトホールの底部の下の上記半導体基板内部
に、上記ソース又はドレイン領域の深さよりも浅い位置
に第２導電型の高濃度の不純物領域を形成する工程と、 上記高濃度の不純物領域に電気的に接続し、上記コンタ
クトホールを介して上記層間絶縁膜上に延在する金属配
線を形成する工程とを含む半導体装置の製造方法。 - 【請求項１１】 層間絶縁膜をマスクとするイオン注入
により高濃度の不純物領域を形成することを特徴とする
請求項１０記載の半導体装置の製造方法。 - 【請求項１２】 低濃度の不純物領域を５０〜２００Ｋ
ｅＶのエネルギーを用いたイオン注入により形成するこ
とを特徴とする請求項７ないし請求項１１のいずれか１
項記載の半導体装置の製造方法。 - 【請求項１３】 第１導電型の半導体基板表面の分離酸
化膜が形成される領域の下に、レジストをマスクとする
イオン注入により第１導電型の高濃度の第１の不純物領
域を形成する工程と、 第２導電型のＭＯＳＦＥＴのゲートが形成される領域の
下に、上記第１の不純物領域以外の部分に開口するレジ
ストをマスクとするイオン注入により、第１導電型の高
濃度の第２の不純物領域を形成する工程とを含む請求項
７ないし請求項１２のいずれか１項記載の半導体装置の
製造方法。 - 【請求項１４】 第１導電型の半導体基板の１主面に第
２導電型のＭＯＳＦＥＴを形成する工程と、 上記半導体基板上に、上記ＭＯＳＦＥＴのソース又はド
レイン領域に開口するコンタクトホールを有する層間絶
縁膜を形成する工程と、 上記コンタクトホールの内部の上記ソース又はドレイン
領域に接する位置に、第２導電型の高濃度の不純物を含
有するエピタキシャル層を形成する工程と、 上記エピタキシャル層に電気的に接続し、上記コンタク
トホールを介して上記層間絶縁膜上に延在する金属配線
を形成する工程とを含む半導体装置の製造方法。
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|---|---|---|---|
| JP04977196A JP3772916B2 (ja) | 1996-03-07 | 1996-03-07 | 半導体装置及びその製造方法 |
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| TW085111079A TW399297B (en) | 1996-03-07 | 1996-09-11 | Semiconductor device and manufacturing method thereof |
| KR1019960074109A KR100245368B1 (ko) | 1996-03-07 | 1996-12-27 | 반도체 장치 및 그 제조방법 |
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|---|---|---|---|
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