JPH09213939A - 半導体装置 - Google Patents
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- JPH09213939A JPH09213939A JP8014048A JP1404896A JPH09213939A JP H09213939 A JPH09213939 A JP H09213939A JP 8014048 A JP8014048 A JP 8014048A JP 1404896 A JP1404896 A JP 1404896A JP H09213939 A JPH09213939 A JP H09213939A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/01—Manufacture or treatment
- H10D62/051—Forming charge compensation regions, e.g. superjunctions
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]
- H10D62/109—Reduced surface field [RESURF] PN junction structures
- H10D62/111—Multiple RESURF structures, e.g. double RESURF or 3D-RESURF structures
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/393—Body regions of DMOS transistors or IGBTs
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】６０Ｖ程度の高い耐圧と低いオン抵抗を有する
縦型二重拡散ＭＯＳ型トランジスタの半導体装置を提供
する。 【解決手段】縦型二重拡散ＭＯＳ型（ＶＤＭＯＳ）トラ
ンジスタのベース領域の下部の２つの領域に、このベー
ス領域と同導電型の不純物を含む２つの拡散領域が、互
いに対向するように設けられる。そして、ＶＤＭＯＳト
ランジスタのドレイン領域の一部として形成される低濃
度不純物を含む領域が第１の電界緩和領域として働き、
上記の２つの拡散領域が第２の電界緩和領域として働く
ように形成される。また、この第２の電界緩和領域は第
１の電界緩和領域に形成される空乏層内の縦方向の電界
強度を弱めるように形成される。
縦型二重拡散ＭＯＳ型トランジスタの半導体装置を提供
する。 【解決手段】縦型二重拡散ＭＯＳ型（ＶＤＭＯＳ）トラ
ンジスタのベース領域の下部の２つの領域に、このベー
ス領域と同導電型の不純物を含む２つの拡散領域が、互
いに対向するように設けられる。そして、ＶＤＭＯＳト
ランジスタのドレイン領域の一部として形成される低濃
度不純物を含む領域が第１の電界緩和領域として働き、
上記の２つの拡散領域が第２の電界緩和領域として働く
ように形成される。また、この第２の電界緩和領域は第
１の電界緩和領域に形成される空乏層内の縦方向の電界
強度を弱めるように形成される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に、高電圧かつ大電流を制御するためのＭＯＳ型トラ
ンジスタに関する。
特に、高電圧かつ大電流を制御するためのＭＯＳ型トラ
ンジスタに関する。
【０００２】
【従来の技術】従来、この種の半導体装置には、図６に
示したような二重拡散によるＭＯＳ型トランジスタ（以
下、ＤＭＯＳトランジスタという）が一般に用いられて
いる。このＤＭＯＳトランジスタは、図６に示すよう
に、ｎ+ 型基板２１上にｎ- ドレインドリフト領域２２
を備え、そのｎ- ドレインドリフト領域２２の表面にｐ
型ボディ領域２３とｎ+ ソース領域２４を備え、ｐ型ボ
ディ領域２３をチャネルとする形でｎ- ドレインドリフ
ト領域２２の上にまたがるゲート絶縁膜２５を備え、ゲ
ート絶縁膜２５に積層するゲート電極２６を備えてい
る。そして、ゲート絶縁膜２５およびゲート電極２６を
被覆する層間絶縁膜２７が形成され、ｐ型ボディ領域２
３とｎ+ ソース領域２４に電気的に接続するソース電極
２８が形成されている。
示したような二重拡散によるＭＯＳ型トランジスタ（以
下、ＤＭＯＳトランジスタという）が一般に用いられて
いる。このＤＭＯＳトランジスタは、図６に示すよう
に、ｎ+ 型基板２１上にｎ- ドレインドリフト領域２２
を備え、そのｎ- ドレインドリフト領域２２の表面にｐ
型ボディ領域２３とｎ+ ソース領域２４を備え、ｐ型ボ
ディ領域２３をチャネルとする形でｎ- ドレインドリフ
ト領域２２の上にまたがるゲート絶縁膜２５を備え、ゲ
ート絶縁膜２５に積層するゲート電極２６を備えてい
る。そして、ゲート絶縁膜２５およびゲート電極２６を
被覆する層間絶縁膜２７が形成され、ｐ型ボディ領域２
３とｎ+ ソース領域２４に電気的に接続するソース電極
２８が形成されている。
【０００３】ここで、ｎ+ ソース領域２４、ｐ型ボディ
領域２３がそれぞれＤＭＯＳトランジスタのソース領
域、ベース領域となる。さらに、ｎ- ドレインドリフト
領域２２およびｎ+ 型基板２１がドレイン領域となる。
領域２３がそれぞれＤＭＯＳトランジスタのソース領
域、ベース領域となる。さらに、ｎ- ドレインドリフト
領域２２およびｎ+ 型基板２１がドレイン領域となる。
【０００４】このような構造は、ドレイン領域とソース
領域との間に高い電圧が印加される場合、ＭＯＳトラン
ジスタの高い耐圧特性を示す。このようなＤＭＯＳトラ
ンジスタの構造で、特に、図６に示したｎ+ 型基板２１
の裏面をドレイン電極とし、半導体基板の上下方向に電
流が流れるＤＭＯＳトランジスタはＶＤＭＯＳ（Ｖｅｒ
ｔｉｃａｌ ＤＭＯＳ）トランジスタとよばれる。
領域との間に高い電圧が印加される場合、ＭＯＳトラン
ジスタの高い耐圧特性を示す。このようなＤＭＯＳトラ
ンジスタの構造で、特に、図６に示したｎ+ 型基板２１
の裏面をドレイン電極とし、半導体基板の上下方向に電
流が流れるＤＭＯＳトランジスタはＶＤＭＯＳ（Ｖｅｒ
ｔｉｃａｌ ＤＭＯＳ）トランジスタとよばれる。
【０００５】
【発明が解決しようとする課題】上記の従来技術では、
ドレイン領域とソース領域との間の高い逆バイアスの耐
圧を確保するために、ｐ型ボディ領域２３とｎ- ドレイ
ンドリフト領域２２とのｐｎ接合が逆バイアスされる
時、ｎ- ドレインドリフト領域２２側に空乏層が広が
り、この領域でバイアス電圧が緩和されるようにする必
要がある。そこで、ｎ- ドレインドリフト領域２２の抵
抗率は比較的高く、例えば６０Ｖ耐圧用の製品では比抵
抗が約０．７〜１．２Ωｃｍ、またｎ- ドレインドリフ
ト領域２２の厚さは６〜１２μｍ程度と厚くなるように
設定される。
ドレイン領域とソース領域との間の高い逆バイアスの耐
圧を確保するために、ｐ型ボディ領域２３とｎ- ドレイ
ンドリフト領域２２とのｐｎ接合が逆バイアスされる
時、ｎ- ドレインドリフト領域２２側に空乏層が広が
り、この領域でバイアス電圧が緩和されるようにする必
要がある。そこで、ｎ- ドレインドリフト領域２２の抵
抗率は比較的高く、例えば６０Ｖ耐圧用の製品では比抵
抗が約０．７〜１．２Ωｃｍ、またｎ- ドレインドリフ
ト領域２２の厚さは６〜１２μｍ程度と厚くなるように
設定される。
【０００６】このため、ＶＤＭＯＳが導通する時のドレ
インとソースとの間のオン抵抗（以下、Ｒonという）
は、ｎ- ドレインドリフト領域２２における抵抗（以
下、Ｒepi という）増加に大きく依存して増大するよう
になる。例えば、６０Ｖ耐圧品ではＲonに占めるＲepi
の割合は３０〜４０％となるため、Ｒonの低抵抗が必要
とされるこの種の半導体装置にとって、Ｒepi の増加は
ＶＤＭＯＳトランジスタ特性低下の大きな要因となって
いる。
インとソースとの間のオン抵抗（以下、Ｒonという）
は、ｎ- ドレインドリフト領域２２における抵抗（以
下、Ｒepi という）増加に大きく依存して増大するよう
になる。例えば、６０Ｖ耐圧品ではＲonに占めるＲepi
の割合は３０〜４０％となるため、Ｒonの低抵抗が必要
とされるこの種の半導体装置にとって、Ｒepi の増加は
ＶＤＭＯＳトランジスタ特性低下の大きな要因となって
いる。
【０００７】本発明の目的は、６０Ｖ程度の高い耐圧と
低いオン抵抗を有するＶＤＭＯＳの半導体装置を提供す
ることにある。
低いオン抵抗を有するＶＤＭＯＳの半導体装置を提供す
ることにある。
【０００８】
【課題を解決するための手段】このために、本発明の半
導体装置は、一導電型の半導体基体上に形成された同導
電型で第１の濃度の不純物を含むエピタキシャル層と、
前記エピタキシャル層の主表面から選択的に拡散された
逆導電型の第２の濃度の不純物を含み互いに対向して形
成された第１領域部分と第２領域部分からなるベース領
域と、前記ベース領域に接続し前記第１領域部分と第２
領域部分の下部のエピタキシャル層に前記半導体基体に
向って延在し互いに対向して形成され逆導電型の第３の
濃度の不純物を含む拡散領域とを有する。そして、前記
第２の濃度は前記第１の濃度および第３の濃度より高く
なるように設定され、前記ベース領域の第１領域部分と
第２領域部分の領域内に同導電型の不純物を含むソース
領域が選択的に対向して形成され、前記対向して形成さ
れたソース領域間であって前記ベース領域の表面上と前
記エピタキシャル層の主表面上とにゲート絶縁膜を介し
てゲート電極が形成され、前記ベース領域とソース領域
に跨って接続されたソース電極が形成され、前記半導体
基体にドレイン電極が形成されている。
導体装置は、一導電型の半導体基体上に形成された同導
電型で第１の濃度の不純物を含むエピタキシャル層と、
前記エピタキシャル層の主表面から選択的に拡散された
逆導電型の第２の濃度の不純物を含み互いに対向して形
成された第１領域部分と第２領域部分からなるベース領
域と、前記ベース領域に接続し前記第１領域部分と第２
領域部分の下部のエピタキシャル層に前記半導体基体に
向って延在し互いに対向して形成され逆導電型の第３の
濃度の不純物を含む拡散領域とを有する。そして、前記
第２の濃度は前記第１の濃度および第３の濃度より高く
なるように設定され、前記ベース領域の第１領域部分と
第２領域部分の領域内に同導電型の不純物を含むソース
領域が選択的に対向して形成され、前記対向して形成さ
れたソース領域間であって前記ベース領域の表面上と前
記エピタキシャル層の主表面上とにゲート絶縁膜を介し
てゲート電極が形成され、前記ベース領域とソース領域
に跨って接続されたソース電極が形成され、前記半導体
基体にドレイン電極が形成されている。
【０００９】ここで、前記第１の濃度より第３の濃度が
高く、前記第３の濃度より第２の濃度が高くなるように
設定される。
高く、前記第３の濃度より第２の濃度が高くなるように
設定される。
【００１０】更に、前記拡散領域の深さが、前記エピタ
キシャル層の厚さの１／２以上になるように設定され
る。
キシャル層の厚さの１／２以上になるように設定され
る。
【００１１】また、前記半導体装置の導通状態では、前
記エピタキシャル層の主表面から前記対向して形成され
た拡散領域の間を通り前記半導体基体に達する空乏層が
形成される。
記エピタキシャル層の主表面から前記対向して形成され
た拡散領域の間を通り前記半導体基体に達する空乏層が
形成される。
【００１２】あるいは本発明の半導体装置は、一導電型
の半導体基体上に形成された同導電型で第１の濃度の不
純物を含むエピタキシャル層と、前記エピタキシャル層
の主表面から拡散された逆導電型の第２の濃度の不純物
を含むベース領域と、前記ベース領域内に選択的に形成
され前記ベース領域より浅く拡散された同導電型の不純
物を含むソース領域と、前記ベース領域およびソース領
域を共に２分割するように前記エピタキシャル層の主表
面から内部に形成された溝と、前記ベース領域に接続し
前記２分割されたベース領域の下部のエピタキシャル層
に前記半導体基体に向って延在し互いに対向して形成さ
れ逆導電型の第３の濃度の不純物を含む拡散領域とを有
している。そして、前記第２の濃度は前記第１の濃度お
よび第３の濃度より高くなるように設定され、前記溝内
面に沿ってゲート絶縁膜が形成され、前記ゲート絶縁膜
を被覆し前記溝を埋設するようにゲート電極が形成さ
れ、前記ベース領域とソース領域に跨って接続されたソ
ース電極が形成され、前記半導体基体にドレイン電極が
形成される。
の半導体基体上に形成された同導電型で第１の濃度の不
純物を含むエピタキシャル層と、前記エピタキシャル層
の主表面から拡散された逆導電型の第２の濃度の不純物
を含むベース領域と、前記ベース領域内に選択的に形成
され前記ベース領域より浅く拡散された同導電型の不純
物を含むソース領域と、前記ベース領域およびソース領
域を共に２分割するように前記エピタキシャル層の主表
面から内部に形成された溝と、前記ベース領域に接続し
前記２分割されたベース領域の下部のエピタキシャル層
に前記半導体基体に向って延在し互いに対向して形成さ
れ逆導電型の第３の濃度の不純物を含む拡散領域とを有
している。そして、前記第２の濃度は前記第１の濃度お
よび第３の濃度より高くなるように設定され、前記溝内
面に沿ってゲート絶縁膜が形成され、前記ゲート絶縁膜
を被覆し前記溝を埋設するようにゲート電極が形成さ
れ、前記ベース領域とソース領域に跨って接続されたソ
ース電極が形成され、前記半導体基体にドレイン電極が
形成される。
【００１３】ここで、前記溝の深さが前記ベース領域よ
り深くなるように設定される。
り深くなるように設定される。
【００１４】更に、前記溝の幅が前記対向して形成され
た拡散領域間の幅より狭くなるように設定される。
た拡散領域間の幅より狭くなるように設定される。
【００１５】また、前記半導体装置の導通状態では、前
記ベース領域の底面から前記対向して形成された拡散領
域の間を通り前記半導体基体に達する空乏層が形成され
るようになる。
記ベース領域の底面から前記対向して形成された拡散領
域の間を通り前記半導体基体に達する空乏層が形成され
るようになる。
【００１６】
【発明の実施の形態】次に、本発明の第１の実施の形態
を図１に基づいて説明する。図１は本発明のＶＤＭＯＳ
トランジスタの断面図である。以下、図中の符号の説明
において、ｎおよびｐはその導電型を表すものである。
図１に示すように、ｎ+ 型基板１上にエピタキシャル層
であるｎ- ドレインドリフト領域２が形成され、そのｎ
- ドレインドリフト領域２に導電型がｐ型の拡散領域で
あるｐ- 型拡散領域３および３ａが選択的に形成されて
いる。そして、このｐ- 型拡散領域３および３ａの表面
部に、ｐ型ベース領域４がｐ- 型拡散領域３および３ａ
に電気接続して形成されている。さらに、このｐ型ベー
ス領域４内にｎ+ ソース領域５が形成されている。この
ようにして、ｐ型ベース領域４をチャネルとする形でｎ
- ドレインドリフト領域２の上にまたがるゲート絶縁膜
６が設けられ、さらにこのゲート絶縁膜６を介してゲー
ト電極７が積層して設けられている。
を図１に基づいて説明する。図１は本発明のＶＤＭＯＳ
トランジスタの断面図である。以下、図中の符号の説明
において、ｎおよびｐはその導電型を表すものである。
図１に示すように、ｎ+ 型基板１上にエピタキシャル層
であるｎ- ドレインドリフト領域２が形成され、そのｎ
- ドレインドリフト領域２に導電型がｐ型の拡散領域で
あるｐ- 型拡散領域３および３ａが選択的に形成されて
いる。そして、このｐ- 型拡散領域３および３ａの表面
部に、ｐ型ベース領域４がｐ- 型拡散領域３および３ａ
に電気接続して形成されている。さらに、このｐ型ベー
ス領域４内にｎ+ ソース領域５が形成されている。この
ようにして、ｐ型ベース領域４をチャネルとする形でｎ
- ドレインドリフト領域２の上にまたがるゲート絶縁膜
６が設けられ、さらにこのゲート絶縁膜６を介してゲー
ト電極７が積層して設けられている。
【００１７】図１に示すように、ｐ- 型拡散領域３およ
び３ａは、上記の構造において、ゲート電極７を挟んで
互いに対向するようになる。また、ｐ型ベース領域４お
よびｎ+ ソース領域５もゲート電極７を挟んで対向する
２つの領域で形成される。
び３ａは、上記の構造において、ゲート電極７を挟んで
互いに対向するようになる。また、ｐ型ベース領域４お
よびｎ+ ソース領域５もゲート電極７を挟んで対向する
２つの領域で形成される。
【００１８】さらに、ゲート絶縁膜６およびゲート電極
７を被覆する層間絶縁膜８が形成され、ｐ型ベース領域
４とｎ+ ソース領域５に電気的に接続するソース電極９
が形成されている。このようにして、ｐ型ベース領域４
とｎ+ ソース領域５は同電位になる。
７を被覆する層間絶縁膜８が形成され、ｐ型ベース領域
４とｎ+ ソース領域５に電気的に接続するソース電極９
が形成されている。このようにして、ｐ型ベース領域４
とｎ+ ソース領域５は同電位になる。
【００１９】ここで、ｎ+ ソース領域５、ｐ型ベース領
域４がそれぞれＶＤＭＯＳトランジスタのソース領域、
ベース領域となっている。さらに、ｎ- ドレインドリフ
ト領域２およびｎ+ 型基板１がドレイン領域となってい
る。
域４がそれぞれＶＤＭＯＳトランジスタのソース領域、
ベース領域となっている。さらに、ｎ- ドレインドリフ
ト領域２およびｎ+ 型基板１がドレイン領域となってい
る。
【００２０】このような構造で、ドレイン領域とソース
領域との間に高い電圧が印加される場合、ｐ- 型拡散領
域３および３ａとｎ- ドレインドリフト領域２間に同一
の高い電圧が印加される。そして、ｎ- ドレインドリフ
ト領域２の空乏層は、ｐ- 型拡散領域３と３ａの両側か
らも形成されるようになる。このため、ｎ- ドレインド
リフト領域２には空乏層が容易に形成されるようにな
る。また、ｐ- 型拡散領域３および３ａにも空乏層は形
成される。このようにして、本発明のＶＤＭＯＳ構造で
は、ドレイン領域とソース領域に高い逆バイアスが印加
されると、ｎ- ドレインドリフト領域２が第１の電界緩
和領域となり、ｐ- 型拡散領域３および３ａが第２の電
界緩和領域となる。そして、ｎ- ドレインドリフト領域
２の抵抗率が低くなっても、高い耐圧を示すＶＤＭＯＳ
トランジスタが実現されるようになる。
領域との間に高い電圧が印加される場合、ｐ- 型拡散領
域３および３ａとｎ- ドレインドリフト領域２間に同一
の高い電圧が印加される。そして、ｎ- ドレインドリフ
ト領域２の空乏層は、ｐ- 型拡散領域３と３ａの両側か
らも形成されるようになる。このため、ｎ- ドレインド
リフト領域２には空乏層が容易に形成されるようにな
る。また、ｐ- 型拡散領域３および３ａにも空乏層は形
成される。このようにして、本発明のＶＤＭＯＳ構造で
は、ドレイン領域とソース領域に高い逆バイアスが印加
されると、ｎ- ドレインドリフト領域２が第１の電界緩
和領域となり、ｐ- 型拡散領域３および３ａが第２の電
界緩和領域となる。そして、ｎ- ドレインドリフト領域
２の抵抗率が低くなっても、高い耐圧を示すＶＤＭＯＳ
トランジスタが実現されるようになる。
【００２１】次に、図１で説明した本発明のＶＤＭＯＳ
トランジスタの製造方法を図２に基づいて説明する。こ
こで、図２はこのＶＤＭＯＳトランジスタの製造工程順
の略断面図である。図２（ａ）に示すように、抵抗率
０．００１〜０．００６Ωｃｍのｎ+ 型基板１上に、不
純物濃度６．５×１０15ｃｍ-3でその深さが７．５μｍ
のｎ- ドレンインドリフト領域２がエピタキシャル成長
法で形成される。すなわち、ｎ- ドレインドリフト領域
２はｎ+ 型基板上に形成されるエピタキシャル層であ
る。
トランジスタの製造方法を図２に基づいて説明する。こ
こで、図２はこのＶＤＭＯＳトランジスタの製造工程順
の略断面図である。図２（ａ）に示すように、抵抗率
０．００１〜０．００６Ωｃｍのｎ+ 型基板１上に、不
純物濃度６．５×１０15ｃｍ-3でその深さが７．５μｍ
のｎ- ドレンインドリフト領域２がエピタキシャル成長
法で形成される。すなわち、ｎ- ドレインドリフト領域
２はｎ+ 型基板上に形成されるエピタキシャル層であ
る。
【００２２】次に、フォトリソグラフィ技術とドライエ
ッチング技術により酸化膜マスク１８とレジストマスク
１９とが形成される。そして、この酸化膜マスク１８と
レジストマスク１９をイオン注入マスクにして、ｎ- ド
レインドリフト領域２の表面から選択的にボロンがイオ
ン注入される。ここで、そのドーズ量は１×１０13ｃｍ
-2であり、注入エネルギーは１ＭｅＶである。さらに１
１５０℃程度の高温で長時間の熱処理が施されて約６μ
ｍの深さのｐ- 型拡散領域３および３ａが形成される。
ッチング技術により酸化膜マスク１８とレジストマスク
１９とが形成される。そして、この酸化膜マスク１８と
レジストマスク１９をイオン注入マスクにして、ｎ- ド
レインドリフト領域２の表面から選択的にボロンがイオ
ン注入される。ここで、そのドーズ量は１×１０13ｃｍ
-2であり、注入エネルギーは１ＭｅＶである。さらに１
１５０℃程度の高温で長時間の熱処理が施されて約６μ
ｍの深さのｐ- 型拡散領域３および３ａが形成される。
【００２３】次に、ｎ- ドレインドリフト領域２の表面
にシリコン酸化膜が、Ｈ2 −Ｏ2 燃焼した酸化ガス雰囲
気での９００℃の熱酸化により、約５０ｎｍの厚さに形
成される。さらに、このシリコン酸化膜上にポリシリコ
ン膜が、４５０ｎｍの厚さに化学気相成長（ＣＶＤ）法
で堆積される。そして、このポリシリコン膜にリン不純
物が導入され、このポリシリコン膜を被覆するＣＶＤ酸
化膜が１００ｎｍの厚さに形成される。
にシリコン酸化膜が、Ｈ2 −Ｏ2 燃焼した酸化ガス雰囲
気での９００℃の熱酸化により、約５０ｎｍの厚さに形
成される。さらに、このシリコン酸化膜上にポリシリコ
ン膜が、４５０ｎｍの厚さに化学気相成長（ＣＶＤ）法
で堆積される。そして、このポリシリコン膜にリン不純
物が導入され、このポリシリコン膜を被覆するＣＶＤ酸
化膜が１００ｎｍの厚さに形成される。
【００２４】このようにした後、図２（ｂ）に示すよう
に、フォトリソグラフィ技術とドライエッチング技術に
より上記のＣＶＤ酸化膜、ポリシリコン膜およびシリコ
ン酸化膜がパターニングされ、ゲート絶縁膜６、ゲート
電極７および層間絶縁膜８が形成される。ここで、これ
らのゲート絶縁膜６、ゲート電極７および層間絶縁膜８
は、ｐ- 型拡散領域３および３ａのパターンに位置合わ
せして形成される。
に、フォトリソグラフィ技術とドライエッチング技術に
より上記のＣＶＤ酸化膜、ポリシリコン膜およびシリコ
ン酸化膜がパターニングされ、ゲート絶縁膜６、ゲート
電極７および層間絶縁膜８が形成される。ここで、これ
らのゲート絶縁膜６、ゲート電極７および層間絶縁膜８
は、ｐ- 型拡散領域３および３ａのパターンに位置合わ
せして形成される。
【００２５】次に、ゲート電極７および層間絶縁膜８を
イオン注入マスクにして、ｎ- ドレインドリフト領域２
の表面に選択的にボロンイオンがイオン注入される。こ
こで、このイオン注入は回転斜めイオン注入であり、そ
のドーズ量は２．５×１０13ｃｍ-2、注入エネルギーは
７０ｋｅＶである。そして、１１５０℃で２０分程度の
熱処理が施され、図２（ｃ）に示すように、深さが表面
から１．７μｍ程度のｐ型ベース領域４が形成される。
ここで、このｐ型ベース領域４の不純物濃度は、先述し
たｐ- 型拡散領域３および３ａの不純物濃度より高く設
定される。
イオン注入マスクにして、ｎ- ドレインドリフト領域２
の表面に選択的にボロンイオンがイオン注入される。こ
こで、このイオン注入は回転斜めイオン注入であり、そ
のドーズ量は２．５×１０13ｃｍ-2、注入エネルギーは
７０ｋｅＶである。そして、１１５０℃で２０分程度の
熱処理が施され、図２（ｃ）に示すように、深さが表面
から１．７μｍ程度のｐ型ベース領域４が形成される。
ここで、このｐ型ベース領域４の不純物濃度は、先述し
たｐ- 型拡散領域３および３ａの不純物濃度より高く設
定される。
【００２６】次に、フォトリソグラフィ技術で形成され
たレジストマスク（図示されず）をイオン注入マスクに
して、ｐ型ベース領域４の表面から選択的にヒ素がイオ
ン注入される。ここで、そのドーズ量は１×１０16ｃｍ
-2であり、注入エネルギーは７０ｋｅＶである。そし
て、１０００℃の熱処理が施され、図２（ｃ）に示すよ
うに、約０．３μｍの深さのｎ+ ソース領域５が形成さ
れる。
たレジストマスク（図示されず）をイオン注入マスクに
して、ｐ型ベース領域４の表面から選択的にヒ素がイオ
ン注入される。ここで、そのドーズ量は１×１０16ｃｍ
-2であり、注入エネルギーは７０ｋｅＶである。そし
て、１０００℃の熱処理が施され、図２（ｃ）に示すよ
うに、約０．３μｍの深さのｎ+ ソース領域５が形成さ
れる。
【００２７】次に、ＰＳＧ膜（リンガラスを含むシリコ
ン酸化膜）がＣＶＤ法で約６５０ｎｍの厚さに堆積され
る。そして、８５０℃程度の熱処理後、フォトリソグラ
フィ技術とドライエッチング技術により上記ＰＳＧ膜が
選択的にエッチングされる。そして、図１で説明した層
間絶縁膜８が形成され、ｎ+ ソース領域５およびｐ型ベ
ース領域４の表面が露出される。次に、アルミ金属膜が
５μｍの厚さに蒸着法またはスパッタ法で堆積されパタ
ーニングされて、図１に示したソース電極９が形成され
る。ここで、ソース電極９はｎ+ ソース領域５とｐ型ベ
ース領域４に電気接続されることになる。
ン酸化膜）がＣＶＤ法で約６５０ｎｍの厚さに堆積され
る。そして、８５０℃程度の熱処理後、フォトリソグラ
フィ技術とドライエッチング技術により上記ＰＳＧ膜が
選択的にエッチングされる。そして、図１で説明した層
間絶縁膜８が形成され、ｎ+ ソース領域５およびｐ型ベ
ース領域４の表面が露出される。次に、アルミ金属膜が
５μｍの厚さに蒸着法またはスパッタ法で堆積されパタ
ーニングされて、図１に示したソース電極９が形成され
る。ここで、ソース電極９はｎ+ ソース領域５とｐ型ベ
ース領域４に電気接続されることになる。
【００２８】以上に説明した本発明のＶＤＭＯＳトラン
ジスタの製造方法では、ｐ- 型拡散領域３および３ａは
ゲート電極７の形成以前の工程で設けられた。このｐ-
型拡散領域３および３ａの形成は、ゲート電極７あるい
はｐ型ベース領域４とｎ+ ソース領域５の形成後に行わ
れるようにしてもよい。この場合には、ボロンイオン注
入後の熱処理温度は先述の場合より低くなる。
ジスタの製造方法では、ｐ- 型拡散領域３および３ａは
ゲート電極７の形成以前の工程で設けられた。このｐ-
型拡散領域３および３ａの形成は、ゲート電極７あるい
はｐ型ベース領域４とｎ+ ソース領域５の形成後に行わ
れるようにしてもよい。この場合には、ボロンイオン注
入後の熱処理温度は先述の場合より低くなる。
【００２９】次に、図３に基づいて本発明の効果を説明
する。図３はＤＭＯＳトランジスタのｎ- ドレインドリ
フト領域での空乏層の広がりを模式化して示したもので
ある。図３（ａ）は図６で説明した従来の技術の場合に
相当し、図３（ｂ）は図１で示した本発明の場合に相当
する。そして、図３中のｎ+ 型領域１１が先述したｎ+
型基板２１および１に、ｎ型電界緩和領域１２がｎ- ド
レインドリフト領域２２および２に、空乏層１４および
１６がこのｎ- ドレインドリフト領域に形成される空乏
層に、ｐ型領域１３がｐ型ボディ領域２３およびｐ型ベ
ース領域４に相当する。そして、ｐ型電界緩和領域１５
が本発明のｐ- 型拡散領域３および３ａに相当する。な
お、図３はｎ- ドレインドリフト領域の不純物濃度は従
来の技術の場合および本発明の場合ともに同一であるも
のとして示されている。ここでは、ｎ型電界緩和領域１
２が第１の電界緩和領域になり、ｐ型電界緩和領域１５
が第２の電界緩和領域になる。
する。図３はＤＭＯＳトランジスタのｎ- ドレインドリ
フト領域での空乏層の広がりを模式化して示したもので
ある。図３（ａ）は図６で説明した従来の技術の場合に
相当し、図３（ｂ）は図１で示した本発明の場合に相当
する。そして、図３中のｎ+ 型領域１１が先述したｎ+
型基板２１および１に、ｎ型電界緩和領域１２がｎ- ド
レインドリフト領域２２および２に、空乏層１４および
１６がこのｎ- ドレインドリフト領域に形成される空乏
層に、ｐ型領域１３がｐ型ボディ領域２３およびｐ型ベ
ース領域４に相当する。そして、ｐ型電界緩和領域１５
が本発明のｐ- 型拡散領域３および３ａに相当する。な
お、図３はｎ- ドレインドリフト領域の不純物濃度は従
来の技術の場合および本発明の場合ともに同一であるも
のとして示されている。ここでは、ｎ型電界緩和領域１
２が第１の電界緩和領域になり、ｐ型電界緩和領域１５
が第２の電界緩和領域になる。
【００３０】図３（ａ）に示すように、ｎ+ 型領域１１
とｐ型領域１３が逆バイアスされる場合、ｎ型電界緩和
領域１２の空乏層１４中の電界はｎ+ 型領域１１からｐ
型領域１３への一方向に向って形成される。この場合、
空乏層１４の伸び幅は小さく、ＰＮ接合の逆バイアス耐
圧も小さくなる。この耐圧を高めるにはｎ型電界緩和領
域１２の抵抗率を高くして、空乏層１４が深く形成され
るようにしなければならない。
とｐ型領域１３が逆バイアスされる場合、ｎ型電界緩和
領域１２の空乏層１４中の電界はｎ+ 型領域１１からｐ
型領域１３への一方向に向って形成される。この場合、
空乏層１４の伸び幅は小さく、ＰＮ接合の逆バイアス耐
圧も小さくなる。この耐圧を高めるにはｎ型電界緩和領
域１２の抵抗率を高くして、空乏層１４が深く形成され
るようにしなければならない。
【００３１】これに対し、図３（ｂ）ではｐ型電界緩和
領域１５がｎ型電界緩和領域１２の深い部分まで入り込
んでいる。ここで、ｎ+ 型領域１１とｐ型領域１３およ
びｐ型電界緩和領域１５との間に逆バイアスが印加され
ると、図３（ａ）で説明したのと同様な空乏層の他に、
ｐ型電界緩和領域１５とｎ型電界緩和領域１２との間で
も空乏層が形成されるようになる。そして、全体として
ｎ型電界緩和領域に空乏層が形成され易くなる。なお、
この図３（ｂ）では、ｎ型電界緩和領域が全て空乏化さ
れている場合が示されている。また、この場合には、ｐ
型電界緩和領域１５にも空乏層は形成される。ここで、
ｎ型電界緩和領域に空乏層がさらに形成され易くするた
めには、ｐ型電界緩和領域１５の不純物濃度がｎ型電界
緩和領域の不純物濃度より大きくなるように設定され
る。
領域１５がｎ型電界緩和領域１２の深い部分まで入り込
んでいる。ここで、ｎ+ 型領域１１とｐ型領域１３およ
びｐ型電界緩和領域１５との間に逆バイアスが印加され
ると、図３（ａ）で説明したのと同様な空乏層の他に、
ｐ型電界緩和領域１５とｎ型電界緩和領域１２との間で
も空乏層が形成されるようになる。そして、全体として
ｎ型電界緩和領域に空乏層が形成され易くなる。なお、
この図３（ｂ）では、ｎ型電界緩和領域が全て空乏化さ
れている場合が示されている。また、この場合には、ｐ
型電界緩和領域１５にも空乏層は形成される。ここで、
ｎ型電界緩和領域に空乏層がさらに形成され易くするた
めには、ｐ型電界緩和領域１５の不純物濃度がｎ型電界
緩和領域の不純物濃度より大きくなるように設定され
る。
【００３２】このようにして、図３（ｂ）のｎ型電界緩
和領域１２の抵抗率と図３（ａ）のｎ型電界緩和領域１
２の抵抗率が同じであれば、ｎ型電界緩和領域１２のよ
り長い距離が空乏化されるようになる。また、逆バイア
スした場合の耐圧は従来の場合より大きくなる。換言す
れば、本発明と従来の技術とで逆バイアス耐圧が同一に
なるようにする場合には、本発明の場合のｎ型電界緩和
領域の抵抗率が低くなるように設定できる。このため、
本発明のＶＤＭＯＳのＲonが低減できるようになる。
和領域１２の抵抗率と図３（ａ）のｎ型電界緩和領域１
２の抵抗率が同じであれば、ｎ型電界緩和領域１２のよ
り長い距離が空乏化されるようになる。また、逆バイア
スした場合の耐圧は従来の場合より大きくなる。換言す
れば、本発明と従来の技術とで逆バイアス耐圧が同一に
なるようにする場合には、本発明の場合のｎ型電界緩和
領域の抵抗率が低くなるように設定できる。このため、
本発明のＶＤＭＯＳのＲonが低減できるようになる。
【００３３】このようなオン抵抗の低減と充分な逆バイ
アス耐圧を確保するためには、発明者の実験結果によれ
ば、ｐ型電界緩和領域１５の深さはｎ型電界緩和領域１
２の層の厚さの半分以上になるように設定されるのがよ
い。
アス耐圧を確保するためには、発明者の実験結果によれ
ば、ｐ型電界緩和領域１５の深さはｎ型電界緩和領域１
２の層の厚さの半分以上になるように設定されるのがよ
い。
【００３４】次に、本発明の第２の実施の形態を図４に
基づいて説明する。図４も本発明のＶＤＭＯＳトランジ
スタの断面図である。この場合は、ＶＤＭＯＳトランジ
スタのチャネル領域が溝（トレンチ）領域に形成される
例である。
基づいて説明する。図４も本発明のＶＤＭＯＳトランジ
スタの断面図である。この場合は、ＶＤＭＯＳトランジ
スタのチャネル領域が溝（トレンチ）領域に形成される
例である。
【００３５】図４に示すように、図１の場合と同様にし
てｎ+ 型基板１上にｎ- ドレインドリフト領域２が、そ
のｎ- ドレインドリフト領域２に選択的にｐ- 型拡散領
域３および３ａが形成されている。そして、このｐ- 型
拡散領域３および３ａの表面部には、ｐ型ベース領域４
がｐ- 型拡散領域３および３ａに電気接続して形成され
ている。さらに、このｐ型ベース領域４内にｎ+ ソース
領域５が形成されている。そして、このｎ- ドレインド
リフト領域２の表面部、ｐ型ベース領域４およびｎ+ ソ
ース領域５にトレンチ１７が形成されている。
てｎ+ 型基板１上にｎ- ドレインドリフト領域２が、そ
のｎ- ドレインドリフト領域２に選択的にｐ- 型拡散領
域３および３ａが形成されている。そして、このｐ- 型
拡散領域３および３ａの表面部には、ｐ型ベース領域４
がｐ- 型拡散領域３および３ａに電気接続して形成され
ている。さらに、このｐ型ベース領域４内にｎ+ ソース
領域５が形成されている。そして、このｎ- ドレインド
リフト領域２の表面部、ｐ型ベース領域４およびｎ+ ソ
ース領域５にトレンチ１７が形成されている。
【００３６】このようにして、このトレンチ１７の側壁
にゲート絶縁膜６が設けられ、さらにこのゲート絶縁膜
６を被覆してゲート電極７が設けられている。ここで、
ＶＤＭＯＳのチャネル方向は、図４に示されるように縦
方向になる。
にゲート絶縁膜６が設けられ、さらにこのゲート絶縁膜
６を被覆してゲート電極７が設けられている。ここで、
ＶＤＭＯＳのチャネル方向は、図４に示されるように縦
方向になる。
【００３７】その他は、図１に示した通りである。すな
わち、このような構造においても、ｐ- 型拡散領域３お
よび３ａは、ゲート電極７を挟んで互いに対向するよう
になる。また、ｐ型ベース領域４およびｎ+ ソース領域
５もゲート電極７を挟んで対向する２つの領域で成り立
っている。
わち、このような構造においても、ｐ- 型拡散領域３お
よび３ａは、ゲート電極７を挟んで互いに対向するよう
になる。また、ｐ型ベース領域４およびｎ+ ソース領域
５もゲート電極７を挟んで対向する２つの領域で成り立
っている。
【００３８】そして、ゲート絶縁膜６およびゲート電極
７を被覆する層間絶縁膜８が形成され、ｐ型ベース領域
４とｎ+ ソース領域５に電気的に接続するソース電極９
が形成されている。
７を被覆する層間絶縁膜８が形成され、ｐ型ベース領域
４とｎ+ ソース領域５に電気的に接続するソース電極９
が形成されている。
【００３９】次に、図４で説明した本発明のＶＤＭＯＳ
トランジスタの製造方法を図５に基づいて説明する。図
５（ａ）に示すように、第１の実施の形態と同様に、初
めに抵抗率０．００１〜０．００６Ωｃｍのｎ+ 型基板
１上に、不純物濃度６．５×１０15ｃｍ-3でその深さが
１０μｍのｎ- ドレンインドリフト領域２がエピタキシ
ャル成長方法により形成される。
トランジスタの製造方法を図５に基づいて説明する。図
５（ａ）に示すように、第１の実施の形態と同様に、初
めに抵抗率０．００１〜０．００６Ωｃｍのｎ+ 型基板
１上に、不純物濃度６．５×１０15ｃｍ-3でその深さが
１０μｍのｎ- ドレンインドリフト領域２がエピタキシ
ャル成長方法により形成される。
【００４０】次に、フォトリソグラフィ技術とドライエ
ッチング技術により形成された酸化膜マスク１８とレジ
ストマスク１９をイオン注入マスクにして、ｎ- ドレイ
ンドリフト領域２の表面から選択的にボロンがイオン注
入される。ここで、そのドーズ量は１×１０13ｃｍ-2で
あり、注入エネルギーは１ＭｅＶである。さらに１１５
０℃程度の高温で長時間の熱処理が施されて約６μｍの
深さのｐ- 型拡散領域３および３ａが形成される。
ッチング技術により形成された酸化膜マスク１８とレジ
ストマスク１９をイオン注入マスクにして、ｎ- ドレイ
ンドリフト領域２の表面から選択的にボロンがイオン注
入される。ここで、そのドーズ量は１×１０13ｃｍ-2で
あり、注入エネルギーは１ＭｅＶである。さらに１１５
０℃程度の高温で長時間の熱処理が施されて約６μｍの
深さのｐ- 型拡散領域３および３ａが形成される。
【００４１】次に、ｎ- ドレインドリフト領域２および
ｐ- 型拡散領域３，３ａ上全面にボロンイオンがイオン
注入される。ここで、このドーズ量は２．５×１０13ｃ
ｍ-2、注入エネルギーは７０ｋｅＶである。そして、１
１５０度で３０分程度の熱処理が施され、図５（ｂ）に
示すように、深さが表面から２．５μｍ程度のｐ型ベー
ス領域４が形成される。
ｐ- 型拡散領域３，３ａ上全面にボロンイオンがイオン
注入される。ここで、このドーズ量は２．５×１０13ｃ
ｍ-2、注入エネルギーは７０ｋｅＶである。そして、１
１５０度で３０分程度の熱処理が施され、図５（ｂ）に
示すように、深さが表面から２．５μｍ程度のｐ型ベー
ス領域４が形成される。
【００４２】次に、フォトリソグラフィ技術で形成され
たレジストマスク（図示されず）をイオン注入マスクに
して、ｐ型ベース領域４の表面から選択的にヒ素がイオ
ン注入される。ここで、そのドーズ量は５×１０15ｃｍ
-2であり、注入エネルギーは７０ｋｅＶである。そし
て、１０００℃の熱処理が施され、図５（ｂ）に示すよ
うに、約０．５μｍの深さのｎ+ ソース領域５が形成さ
れる。
たレジストマスク（図示されず）をイオン注入マスクに
して、ｐ型ベース領域４の表面から選択的にヒ素がイオ
ン注入される。ここで、そのドーズ量は５×１０15ｃｍ
-2であり、注入エネルギーは７０ｋｅＶである。そし
て、１０００℃の熱処理が施され、図５（ｂ）に示すよ
うに、約０．５μｍの深さのｎ+ ソース領域５が形成さ
れる。
【００４３】次に、図５（ｃ）に示すように、フォトリ
ソグラフィ技術とドライエッチング技術とを用いる微細
加工技術で、ｎ+ ソース領域５とｐ型ベース領域４とを
２領域に分断する形で深さ３μｍのトレンチ１７が形成
される。次に、トレンチ１７の側面及び底面に、シリコ
ン酸化膜がＨ2 −Ｏ2 燃焼した酸化ガス雰囲気での９０
０℃の熱酸化により、約８０ｎｍの厚さに形成される。
さらに、このシリコン酸化膜の表面を覆いトレンチ１７
に埋設されるポリシリコン膜がＣＶＤ法で堆積される。
そして、このポリシリコン膜にリン不純物が導入され、
このポリシリコン膜を被覆するＣＶＤ酸化膜が１００ｎ
ｍの厚さに形成される。
ソグラフィ技術とドライエッチング技術とを用いる微細
加工技術で、ｎ+ ソース領域５とｐ型ベース領域４とを
２領域に分断する形で深さ３μｍのトレンチ１７が形成
される。次に、トレンチ１７の側面及び底面に、シリコ
ン酸化膜がＨ2 −Ｏ2 燃焼した酸化ガス雰囲気での９０
０℃の熱酸化により、約８０ｎｍの厚さに形成される。
さらに、このシリコン酸化膜の表面を覆いトレンチ１７
に埋設されるポリシリコン膜がＣＶＤ法で堆積される。
そして、このポリシリコン膜にリン不純物が導入され、
このポリシリコン膜を被覆するＣＶＤ酸化膜が１００ｎ
ｍの厚さに形成される。
【００４４】次に、上記のＣＶＤ酸化膜、ポリシリコン
膜およびシリコン酸化膜がパターニングされ、図４で説
明したゲート絶縁膜６、ゲート電極７および層間絶縁膜
８の一部が形成される。ここで、これらのゲート絶縁膜
６、ゲート電極７および層間絶縁膜８は、ｐ- 型拡散領
域３および３ａのパターンに位置合わせして形成され
る。
膜およびシリコン酸化膜がパターニングされ、図４で説
明したゲート絶縁膜６、ゲート電極７および層間絶縁膜
８の一部が形成される。ここで、これらのゲート絶縁膜
６、ゲート電極７および層間絶縁膜８は、ｐ- 型拡散領
域３および３ａのパターンに位置合わせして形成され
る。
【００４５】以後の工程は第１の実施の形態で説明した
のとほぼ同一である。すなわち、ＢＰＳＧ膜（ボロンガ
ラスとリンガラスを含むシリコン酸化膜）がＣＶＤ法で
約６５０ｎｍの厚さに堆積される。そして、８００℃程
度の熱処理後、フォトリソグラフィ技術とドライエッチ
ング技術により上記ＢＰＳＧ膜が選択的にエッチングさ
れる。そして、図４で説明した層間絶縁膜８が形成さ
れ、ｎ+ ソース領域５およびｐ型ベース領域４の表面が
露出される。次に、アルミ金属膜が５μｍの厚さに蒸着
法またはスパッタ法で堆積されパターニングされて、図
４に示すソース電極９が形成される。ここで、ソース電
極９はｎ+ ソース領域５とｐ型ベース領域４に電気接続
されることになる。
のとほぼ同一である。すなわち、ＢＰＳＧ膜（ボロンガ
ラスとリンガラスを含むシリコン酸化膜）がＣＶＤ法で
約６５０ｎｍの厚さに堆積される。そして、８００℃程
度の熱処理後、フォトリソグラフィ技術とドライエッチ
ング技術により上記ＢＰＳＧ膜が選択的にエッチングさ
れる。そして、図４で説明した層間絶縁膜８が形成さ
れ、ｎ+ ソース領域５およびｐ型ベース領域４の表面が
露出される。次に、アルミ金属膜が５μｍの厚さに蒸着
法またはスパッタ法で堆積されパターニングされて、図
４に示すソース電極９が形成される。ここで、ソース電
極９はｎ+ ソース領域５とｐ型ベース領域４に電気接続
されることになる。
【００４６】このようにＶＤＭＯＳトランジスタのチャ
ネル領域がトレンチ構造に形成されると、ゲート電極７
の直下にあるｎ- ドレインドリフト領域２すなわちｎ-
ドレインドリフト領域２の表面部も簡単に空乏化される
ようになる。通常、ゲート電極７には正電圧が印加され
るために、上記の領域は空乏化され難い。
ネル領域がトレンチ構造に形成されると、ゲート電極７
の直下にあるｎ- ドレインドリフト領域２すなわちｎ-
ドレインドリフト領域２の表面部も簡単に空乏化される
ようになる。通常、ゲート電極７には正電圧が印加され
るために、上記の領域は空乏化され難い。
【００４７】以上に説明した本発明の実施の形態では、
ＶＤＭＯＳトランジスタがｎチャネル型の場合について
説明された。本発明は、このＶＤＭＯＳトランジスタが
ｐチャネル型でも同様に形成できることに言及してお
く。但し、この場合には、トランジスタの構造におい
て、導電型が全て逆になるように設定される。
ＶＤＭＯＳトランジスタがｎチャネル型の場合について
説明された。本発明は、このＶＤＭＯＳトランジスタが
ｐチャネル型でも同様に形成できることに言及してお
く。但し、この場合には、トランジスタの構造におい
て、導電型が全て逆になるように設定される。
【００４８】
【発明の効果】以上に説明したように、本発明では、Ｖ
ＤＭＯＳトランジスタのベース領域の下部の２つの領域
に、このベース領域と同導電型の不純物を含む２つの拡
散領域が、互いに対向するように設けられる。
ＤＭＯＳトランジスタのベース領域の下部の２つの領域
に、このベース領域と同導電型の不純物を含む２つの拡
散領域が、互いに対向するように設けられる。
【００４９】そして、ＶＤＭＯＳトランジスタのドレイ
ン領域とソース領域間に高い逆バイアスが印加される
と、ドレイン領域の一部として形成された低濃度不純物
を含む領域が第１の電界緩和領域として働き、上記の２
つの拡散領域が第２の電界緩和領域として働く。また、
この第２の電界緩和領域は第１の電界緩和領域に形成さ
れる空乏層内の縦方向の電界強度を弱め、第１の電界緩
和領域の空乏層を広がり易くする。
ン領域とソース領域間に高い逆バイアスが印加される
と、ドレイン領域の一部として形成された低濃度不純物
を含む領域が第１の電界緩和領域として働き、上記の２
つの拡散領域が第２の電界緩和領域として働く。また、
この第２の電界緩和領域は第１の電界緩和領域に形成さ
れる空乏層内の縦方向の電界強度を弱め、第１の電界緩
和領域の空乏層を広がり易くする。
【００５０】このようにして、ドレイン領域の一部であ
る第１の電界緩和領域の抵抗率が低減できるようにな
る。そして、ＶＤＭＯＳトランジスタのオン抵抗が低減
されと共に、このトランジスタの高耐圧化も可能にな
る。
る第１の電界緩和領域の抵抗率が低減できるようにな
る。そして、ＶＤＭＯＳトランジスタのオン抵抗が低減
されと共に、このトランジスタの高耐圧化も可能にな
る。
【００５１】このようにして、本発明によれば、トラン
ジスタ特性での高電圧化と大電流化の可能なＶＤＭＯＳ
トランジスタが容易に実現されるようになる。
ジスタ特性での高電圧化と大電流化の可能なＶＤＭＯＳ
トランジスタが容易に実現されるようになる。
【図１】本発明の第１の実施の形態でのＶＤＭＯＳトラ
ンジスタの断面図である。
ンジスタの断面図である。
【図２】上記ＶＤＭＯＳトランジスタの製造工程順の断
面図である。
面図である。
【図３】本発明の効果を説明するための拡散接合部の断
面図である。
面図である。
【図４】本発明の第２の実施の形態でのＶＤＭＯＳトラ
ンジスタの断面図である。
ンジスタの断面図である。
【図５】上記第２の実施の形態での製造工程順の断面図
である。
である。
【図６】従来の技術でのＶＤＭＯＳトランジスタの断面
図である。
図である。
１，２１ ｎ+ 型基板 ２，２２ ｎ- ドレインドリフト領域 ３，３ａ ｐ- 型拡散領域 ４ ｐ型ベース領域 ５，２４ ｎ+ ソース領域 ６，２５ ゲート絶縁膜 ７，２６ ゲート電極 ８，２７ 層間絶縁膜 ９，２８ ソース電極 １１ ｎ+ 型領域 １２ ｎ型電界緩和領域 １３ ｐ型領域 １４，１６ 空乏層 １５ ｐ型電界緩和領域 １７ トレンチ １８ 酸化膜マスク １９ レジストマスク ２３ ｐ型ボディ領域
Claims (8)
- 【請求項１】 一導電型の半導体基体上に形成された同
導電型で第１の濃度の不純物を含むエピタキシャル層
と、前記エピタキシャル層の主表面から選択的に拡散さ
れた逆導電型の第２の濃度の不純物を含み互いに対向し
て形成された第１領域部分と第２領域部分からなるベー
ス領域と、前記ベース領域に接続し前記第１領域部分と
第２領域部分の下部のエピタキシャル層に前記半導体基
体に向って延在し互いに対向して形成され逆導電型の第
３の濃度の不純物を含む拡散領域とを有し、前記第２の
濃度は前記第１の濃度および第３の濃度より高くなるよ
うに設定され、前記ベース領域の第１領域部分と第２領
域部分の領域内に同導電型の不純物を含むソース領域が
選択的に対向して形成され、前記対向して形成されたソ
ース領域間であって前記ベース領域の表面上と前記エピ
タキシャル層の主表面上とにゲート絶縁膜を介してゲー
ト電極が形成され、前記ベース領域とソース領域に跨っ
て接続されたソース電極が形成され、前記半導体基体に
ドレイン電極が形成されてなることを特徴とする半導体
装置。 - 【請求項２】 前記第１の濃度より第３の濃度が高く、
前記第３の濃度より第２の濃度が高くなっていることを
特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記拡散領域の深さが、前記エピタキシ
ャル層の厚さの１／２以上になるように設定されている
ことを特徴とする請求項１または請求項２記載の半導体
装置。 - 【請求項４】 前記半導体装置の導通状態では、前記エ
ピタキシャル層の主表面から前記対向して形成された拡
散領域の間を通り前記半導体基体に達する空乏層が形成
されることを特徴とする請求項１，請求項２または請求
項３記載の半導体装置。 - 【請求項５】 一導電型の半導体基体上に形成された同
導電型で第１の濃度の不純物を含むエピタキシャル層
と、前記エピタキシャル層の主表面から拡散された逆導
電型の第２の濃度の不純物を含むベース領域と、前記ベ
ース領域内に選択的に形成され前記ベース領域より浅く
拡散された同導電型の不純物を含むソース領域と、前記
ベース領域およびソース領域を共に２分割するように前
記エピタキシャル層の主表面から内部に形成された溝
と、前記ベース領域に接続し前記２分割されたベース領
域の下部のエピタキシャル層に前記半導体基体に向って
延在し互いに対向して形成され逆導電型の第３の濃度の
不純物を含む拡散領域とを有し、前記第２の濃度は前記
第１の濃度および第３の濃度より高くなるように設定さ
れ、前記溝内面に沿ってゲート絶縁膜が形成され、前記
ゲート絶縁膜を被覆し前記溝を埋設するようにゲート電
極が形成され、前記ベース領域とソース領域に跨って接
続されたソース電極が形成され、前記半導体基体にドレ
イン電極が形成されてなることを特徴とする半導体装
置。 - 【請求項６】 前記溝の深さが前記ベース領域より深く
なるように設定されていることを特徴とする請求項５記
載の半導体装置。 - 【請求項７】 前記溝の幅が前記対向して形成された拡
散領域間の幅より狭くなっていることを特徴とする請求
項６記載の半導体装置。 - 【請求項８】 前記半導体装置の導通状態では、前記ベ
ース領域の底面から前記対向して形成された拡散領域の
間を通り前記半導体基体に達する空乏層が形成されてい
ることを特徴とする請求項５，請求項６または請求項７
記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8014048A JPH09213939A (ja) | 1996-01-30 | 1996-01-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8014048A JPH09213939A (ja) | 1996-01-30 | 1996-01-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09213939A true JPH09213939A (ja) | 1997-08-15 |
Family
ID=11850222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8014048A Pending JPH09213939A (ja) | 1996-01-30 | 1996-01-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09213939A (ja) |
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