JP5259920B2 - 半導体装置およびその製造方法 - Google Patents

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Description

この発明は、いわゆるスーパージャンクション構造を有する半導体装置およびその製造方法に関する。
ＭＯＳ電界効果トランジスタ(Metal Oxide Semiconductor Field Effect Transistor；MOS FET)が形成された半導体装置において、耐圧の向上が試みられている。
図４は、ＭＯＳ ＦＥＴが形成された従来の半導体装置の図解的な断面図である。
Ｎ++型の半導体基板５１の上には、Ｎ型のドリフト層（Ｎ型ピラー層）５２およびＰ型のリサーフ層（Ｐ型ピラー層）５３を含む半導体層５４が形成されている。ドリフト層５２とリサーフ層５３とは、半導体基板５１に平行な方向に交互に配置されており、いわゆるスーパージャンクション構造を形成している。
半導体層５４をその厚さ方向に貫通して、半導体基板５１と半導体層５４との界面に至る深さを有する複数のトレンチ５５が形成されている。この複数のトレンチ５５は、半導体基板５１にほぼ垂直な内側壁をそれぞれ有しており、ほぼ等間隔で互いに平行に形成されている。トレンチ５５の内壁は酸化膜６３で覆われており、その内部はポリシリコンや誘電体などからなる埋め込み層６４で埋められている。
ドリフト層５２は、トレンチ５５に沿って配置されている。リサーフ層５３は、隣接する２つのトレンチ５５の内側壁にそれぞれ沿う一対のドリフト層５２の間に配置されている。
ドリフト層５２の上には、Ｎ型領域５６が形成されている。リサーフ層５３の上には、Ｎ型領域５６と接するようにＰ型のベース領域５７が形成されている。ベース領域５７の表層部には、Ｎ型のソース領域５８が形成されている。
絶縁膜５９を挟んで、Ｎ型領域５６とソース領域５８との間にあるベース領域５７およびその近傍に対向するように、ゲート電極６０が配置されている。また、ソース領域５８およびベース領域５７には、ソース電極６１が電気接続されている。半導体基板５１の裏面（ゲート電極６０やソース電極６１が形成されている面とは反対側の面）には、ドレイン電極６２が形成されている。
この半導体装置は、ソース電極６１およびドレイン電極６２の一方と外部負荷とが接続された状態で、ソース電極６１およびドレイン電極６２の他方と外部負荷との間に、電源により一定の電圧が印加された状態で使用される。この印加される電圧は、リサーフ層５３およびドリフト層５２により形成されるＰＮ接合に対して逆バイアスを与える。
この状態で、ゲート電極６０を適当な電位にすることにより、N型領域５６とソース領域５８との間のベース領域５７において、絶縁膜５９との界面近傍にチャネルが形成される。また、リサーフ層５３およびドリフト層５２により形成されるＰＮ接合には、外部負荷とＭＯＳ ＦＥＴのオン抵抗とで分圧した逆バイアスがかかるが、これにより生じる空乏層の拡がりはわずかであり、ドリフト層５２にはキャリア（電子）の経路が残される。
これにより、ドレイン電極６２から、半導体基板５１、ドリフト層５２、Ｎ型領域５６、ベース領域５７の絶縁膜５９との界面近傍（チャネル）、およびソース領域５８を経て、ソース電極６１へと電流が流れる。この半導体装置は、いわゆる、プレーナ型の構造を有しており、チャネル付近では、電流は半導体基板５１に平行な方向に流れる。
次に、このＭＯＳ ＦＥＴがオフ状態のとき、すなわち、ゲート電極６０が上記の適当な電位にされておらずチャネルが形成されていないときについて説明する。この場合、ＭＯＳ ＦＥＴには電流が流れないので、ドリフト層５２とリサーフ層５３とにより形成されるＰＮ接合には、電源電圧がそのまま逆バイアスとして印加されることになる。そのため、ドリフト層５２とリサーフ層５３との界面Ｓからドリフト層５２およびリサーフ層５３へと空乏層がすみやかに広がり、ドリフト層５２およびリサーフ層５３は完全に空乏化する。これにより、ドリフト層５２に不純物を高濃度にドープしてオン抵抗の低減を図るとともに、良好な耐圧特性（たとえば、２００Ｖ）を併せて有することができる。
この半導体装置の製造工程において、ドリフト層５２は、トレンチ５５の内壁面に不純物を注入することにより形成される。トレンチ５５は、ドリフト層５２を形成するためにのみ用いられており、有効に利用されていなかった。
このような半導体装置は、下記特許文献１に開示されている。
特開２００３−４６０８２号公報
ところが、このようなプレーナ型の半導体装置は、素子の微細化が困難であり、また、そのために、単位面積あたりのチャネルが形成される領域を大きくすることができないため、実際には、オン抵抗をさほど低くすることができない。
そこで、この発明の目的は、素子の微細化が可能であるとともに、オン抵抗を低減できる半導体装置およびその製造方法を提供することである。
上記の目的を達成するための請求項１記載の発明は、半導体基板（２）に形成された第１導電型のドレイン領域（２）と、このドレイン領域上に設けられ、上記ドレイン領域に至る凹所（２２）が形成された素子形成領域（３）と、上記凹所内に配置されたゲート電極（２４）と、このゲート電極と上記凹所の内壁面との間に介在されたゲート絶縁膜（１９）と、上記素子形成領域内に配置され、上記凹所が貫通する第１導電型のドリフト層（７）と、上記素子形成領域において、上記ドリフト層に接するように上記ドリフト層上に配置され、上記凹所が貫通し、上記ゲート絶縁膜を介して上記ゲート電極に対向し、上記第１導電型とは異なる第２導電型のベース領域（９）と、上記素子形成領域において、上記ベース領域上に形成され、上記凹所が貫通するソース領域（１０）と、上記凹所内において、上記ゲート電極より底部側に配置され、導電性を有する充填材（２３）と、上記充填材と上記ゲート電極との間に配置された導体間絶縁膜（１９）とを含み、複数の上記凹所が形成されており、隣接する２つの上記凹所の間において、一方の上記凹所が貫通する上記ドリフト層と、他方の上記凹所が貫通する上記ドリフト層との間に設けられた上記第２導電型のリサーフ層（８）をさらに含み、上記ドリフト層と上記リサーフ層とは、上記半導体基板上に交互に配置されて、スーパージャンクション構造部（２０）を形成しており、上記充填材において、上記凹所の開口側が、上記導体間絶縁膜で完全に覆われていることを特徴とする半導体装置（２１）である。
なお、括弧内の数字は、後述の実施形態における対応構成要素等を表す。以下、この項において同じ。
この発明によれば、ゲート電極は凹所の内部に配置されている。ドレイン領域（ドリフト層）とソース領域との間に所定の電圧が印加され、ゲート電極が所定の電位にされると、ベース領域において、絶縁膜との界面近傍にチャネルが形成される。これにより、電流は、半導体基板（ドレイン領域）、ドリフト層、ベース領域の絶縁膜との界面近傍（チャネル）、およびソース領域と続く導電経路を流れる。チャネル付近では、電流は、ドリフト層、ベース領域、およびソース領域の配列方向、すなわち、凹所の深さ方向（半導体基板に垂直な方向）に流れる。
また、この半導体装置の製造工程において、ドリフト層は凹所の内壁面に第１導電型の不純物イオンを導入して形成することができる。このようにして形成された半導体装置において、ドリフト層（スーパージャンクション構造）を形成するための凹所にゲート電極が配置されている。これにより、ドリフト層、ベース領域、ソース領域、ゲート絶縁膜、およびゲート電極により構成される素子（たとえば、ＭＯＳ ＦＥＴ）の微細化を図ることができる。
また、この素子を微細化することにより、半導体基板の単位面積あたりのチャネルが形成される領域を多くしてオン抵抗の低減を図ることができる。
この半導体装置は、スーパージャンクション構造部が形成されていることにより、ゲート電極が上記所定の電位にされていないときに、ドリフト層とリサーフ層とにより形成されるＰＮ接合に対して逆バイアスの大きな電圧が印加されると、ドリフト層とリサーフ層との界面（以下、単に「界面」という。）からドリフト層およびリサーフ層中へと空乏層がすみやかに広がり、ドリフト層およびリサーフ層は完全に空乏化される。これにより、この半導体装置は、高い耐圧（たとえば、８０Ｖないし３００Ｖ）を有することができる。すなわち、ドリフト層の不純物濃度を高くしてオン抵抗の低減を図りながら、ドリフト層の完全空乏化によって、耐圧を高くすることができる。
ドレイン領域は、半導体基板自体であってもよい。ゲート電極は、たとえば、不純物の導入により導電化（低抵抗化）されたポリシリコンからなるものとすることができる。また、ゲート電極は、金属材料からなっていてもよく、ポリシリコンおよび金属材料の双方を含んでいてもよい。
スーパージャンクション構造を形成するための凹所の深さは、たとえば、４０μｍ程度とされる。一方、チャネルが形成されるベース領域は、たとえば、半導体層の表層部（たとえば、表面から１μｍ程度の厚さの領域）に形成される。ゲート電極は、ベース領域に対向するように設けられていればよいため、凹所内の上部にのみ配置されていればよく、凹所内がすべてゲート電極で満たされている必要はない。
凹所の内部には、充填材とゲート電極とが配置されているので、半導体基板に反りが生じることを軽減できる。凹所の内部は、充填材とゲート電極とによりほぼ完全に埋められていていることが好ましい。この場合、半導体基板に反りが生じることを効果的に軽減できる。
充填材は、ポリシリコンからなっていてもよく、金属材料からなっていてもよく、ポリシリコン、金属材料および絶縁物から選択される２種以上からなっていてもよい。充填材がポリシリコンからなる場合、凹所内は、たとえば、ＣＶＤ(Chemical Vapor Deposition)法により、充填材で容易に埋めることができる。
ゲート絶縁膜を薄くすることにより、デバイスの高速化および低消費電力化を図ることができる。一方、凹所の底部にある絶縁膜を厚くすることにより、凹所内と半導体基板（およびドリフト層）との間の耐圧を高くすることができる。
請求項２記載の発明は、上記凹所の内壁面において、上記ベース領域の上記ゲート電極との対向部よりも底部側の領域に被着して形成され、上記ゲート絶縁膜の膜厚とは異なる膜厚を有する絶縁膜（１７）を、上記充填材の外側に、さらに含むことを特徴とする請求項１に記載の半導体装置である。
請求項３記載の発明は、上記ゲート電極の側面に沿う上記ゲート絶縁膜が、上記充填材の側面に沿う上記絶縁膜よりも薄いことを特徴とする請求項２に記載の半導体装置である。
請求項４記載された発明は、上記充填材の幅は、上記ゲート電極の幅よりも狭いことを特徴とする請求項１ないし３のいずれか１項に記載の半導体装置である。
請求項５記載された発明は、上記ベース領域は、上記充填材には対向していないことを特徴とする請求項１ないし４のいずれか１項に記載の半導体装置である。
請求項６記載の発明は、上記ドリフト層は、上記充填材に対向していることを特徴とする請求項１ないし５のいずれか１項に記載の半導体装置である。
請求項７記載の発明は、上記凹所の深さ方向に関して、上記充填材の長さは、上記ゲート電極の長さよりも長いことを特徴とする請求項１ないし６のいずれか１項に記載の半導体装置である。
請求項８記載の発明は、上記素子形成領域上に形成された電極絶縁膜（１１）と、上記素子形成領域上に形成され、上記電極絶縁膜に形成された開口（１２）内に入り込んで上記開口内に露出する上記ソース領域に電気的に接続されたソース電極（１３）とをさらに含むことを特徴とする請求項１ないし７のいずれか１項に記載の半導体装置である。
請求項９記載の発明は、上記リサーフ層の不純物濃度が、上記ベース領域の不純物濃度より低いことを特徴とする請求項１に記載の半導体装置である。
請求項１０記載の発明は、上記ドリフト層の不純物濃度が、上記ドレイン領域の不純物濃度より低いことを特徴とする請求項１または９に記載の半導体装置である。
請求項１１記載の発明は、上記半導体基板上に、当該半導体装置を構成するＩＧＢＴが形成されていることを特徴とする請求項１ないし１０のいずれか１項に記載の半導体装置である。
請求項１２記載の発明は、半導体基板（２）上に形成された第１導電型のドレイン領域（２）上に、上記第１導電型のドリフト層（７）、および上記第１導電型とは異なる第２導電型のリサーフ層（８）を、上記半導体基板上に交互に配置してスーパージャンクション構造部（２０）を形成した素子形成領域（３）を有する半導体装置（２１）の製造方法であって、上記ドレイン領域の上に、上記第２導電型の半導体層（１５）を形成する工程と、この半導体層を貫通して、上記ドレイン領域に至る凹所（２２）を形成する工程と、上記凹所の内壁面に露出した上記半導体層に、上記第１導電型の不純物を導入して上記凹所の内壁面に沿う上記ドリフト層を形成し、上記半導体層の当該ドリフト層に接する領域を上記リサーフ層とする工程と、上記半導体層の表面から、上記第２導電型の不純物を導入して上記半導体層の表層部に、上記凹所の内壁面への露出部（９ａ）を有する上記第２導電型のベース領域（９）を形成する工程と、上記凹所の縁部で上記ベース領域の表層部に、上記第１導電型の不純物を導入して、上記凹所の内壁面に露出する上記第１導電型のソース領域（１０）を形成する工程と、上記凹所の内壁面に絶縁膜（１７）を形成する工程と、上記絶縁膜が形成された上記凹所内において、上記ベース領域の上記露出部よりも深くなるように予め定められた所定深さまでの底部領域に、導電性を有する充填材（２３）を充填する工程と、上記充填材をマスクとして上記絶縁膜を除去する除去工程と、この除去工程によって露出した上記凹所の内壁面の露出表面で上記ベース領域の上記露出部に対応する領域に、上記絶縁膜より薄いゲート絶縁膜（１９）を形成するとともに、上記充填材の露出表面に導体間絶縁膜（１９）を形成し、上記充填材において、上記凹所の開口側が、上記導体間絶縁膜で完全に覆われるようにする工程と、上記凹所の内部に、上記ゲート絶縁膜および上記導体間絶縁膜をそれぞれ挟んで上記ベース領域の露出部および上記充填材に対向すべきゲート電極（２４）を形成する工程とを含むことを特徴とする半導体装置（２１）の製造方法である。
この製造方法により、請求項１記載の半導体装置を製造でき、請求項２記載の半導体装置と同様の効果を奏することができる。
この発明によれば、半導体層を貫通する凹所の内壁面に第１導電型の不純物を導入してドリフト層が形成される。半導体層のうち、ドリフト層（ならびにベース領域およびソース領域）の残余の領域により、リサーフ層が形成される。また、ドリフト層が形成された後、この凹所内にゲート電極が形成される。このように、この製造方法により、ドリフト層（スーパージャンクション構造）を形成するための凹所を積極的に利用して、ゲート構造を形成できる。
半導体層を形成する工程は、たとえば、エピタキシャル層を形成する工程を含んでいてもよい。
ベース領域やソース領域は、ゲート絶縁膜やゲート電極を形成する前に形成されてもよく、ゲート電極を形成した後に形成されてもよい。すなわち、ベース領域について、凹所内壁面への露出部とは、ゲート絶縁膜やゲート電極が形成された凹所内壁面に現れている部分を含むものとする。同様に、ソース領域について、凹所の内壁面に露出するとは、ゲート絶縁膜やゲート電極が形成された凹所の内壁面に現れることを含むものとする。
充填材を充填する工程は、ベース領域を形成する工程の前に実施されてもよく、ベース領域を形成する工程の後に実施されてもよい。すなわち、充填材を充填するときに、ベース領域は形成されていなくてもよい。
ゲート絶縁膜と絶縁膜（ゲート絶縁膜より膜厚の厚い絶縁膜）とは、個別に形成される。また、ゲート絶縁膜が形成されるときには、絶縁膜は充填材により覆われている。したがって、絶縁膜の形成厚さとゲート絶縁膜の形成厚さとを独立に制御できる。これにより、絶縁膜の厚さがゲート絶縁膜の厚さより厚い半導体装置を製造できる。
絶縁膜およびゲート絶縁膜を形成する工程において、充填材は、絶縁膜が除去される領域を規制するマスクの役割を果たすことにより、絶縁膜の形成領域（残部の領域）を規制する役割を果たすとともに、ゲート絶縁膜の形成領域を規制する役割を果たす。したがって、凹所内において、充填材を適当な深さ領域に形成することにより、絶縁膜およびゲート絶縁膜を所定の領域に形成できる。
上記絶縁膜を形成する工程は、上記凹所の内壁面を熱酸化させて上記絶縁膜を形成する工程を含んでいてもよく、上記ゲート絶縁膜を形成する工程は、上記凹所の内壁面を熱酸化させて上記ゲート絶縁膜を形成する工程を含んでいてもよい。これらの場合、熱酸化の条件、たとえば、加熱温度や加熱時間などを制御することにより、絶縁膜やゲート絶縁膜の膜厚を制御できる。
充填材は、凹所内において、凹所の深さ方向に関してベース領域の露出部（凹所の内壁面に現れる部分）よりも深くなるように予め定められた所定深さまでの底部領域に形成されるので、ゲート絶縁膜を形成する工程の後、凹所内の上部にはベース領域に対応する領域に対向する空所が形成される。
上記ゲート電極を形成する工程は、上記ゲート絶縁膜を形成する工程の後、上記凹所内の空所にゲート電極を構成する材料を供給する工程を含むものとすることができる。これにより、ゲート絶縁膜を挟んでベース領域の全面に対向するゲート電極が形成される。
充填材は、たとえば、ポリシリコンからなるものとすることができる。この場合、ＣＶＤ法などにより、アスペクト比が大きい（たとえば、幅が２μｍ程度に対して深さが４０μｍ程度の）凹所にも、充填材を良好に（密に）埋め込むことができる。また、ゲート電極は、金属材料からなっていてもよく、ポリシリコンおよび金属材料の双方を含んでいてもよい。
請求項１３記載の発明は、上記充填材を充填する工程が、上記凹所内で上記所定深さより上まで上記充填材を満たす充填材供給工程と、この充填材供給工程の後、上記充填材を上記所定深さまでエッチバックする工程とを含むことを特徴とする請求項１２に記載の半導体装置の製造方法である。
この発明によれば、エッチバック厚を制御することにより、充填材の上面（エッチバック面）の位置が、所定深さになるようにすることができる。
ゲート絶縁膜形成時に、充填材の上にも絶縁膜（導体間絶縁膜）が形成される。これにより、ゲート電極とベース領域との間のゲート絶縁膜に加えて、ゲート電極と充填材との間にも絶縁膜が形成された半導体装置が得られる。
充填材が、ポリシリコンからなる場合、充填材を容易にエッチバックできる。
上記ベース領域を形成する工程は、請求項１４記載のように、上記凹所の内壁面に上記第２導電型の不純物イオンを注入する工程を含んでいてもよい。
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、半導体装置の構造を示す図解的な断面図である。この半導体装置１は、シリコン基板２上にＭＯＳ ＦＥＴが形成されてなる。
ドレイン領域をなすＰ+型のシリコン基板２の上には、ＭＯＳ ＦＥＴ（素子）が形成された素子形成領域３が設けられている。素子形成領域３を貫通し、シリコン基板２の表層部に至る複数のトレンチ４が形成されている。各トレンチ４は、シリコン基板２にほぼ垂直な内側壁をそれぞれ有しており、図１の紙面に垂直な方向に延びている。すなわち、各トレンチ４の長さ方向は図１の紙面に垂直な方向であり、各トレンチ４の幅方向は、図１の紙面に平行かつシリコン基板２に平行な方向である。
トレンチ４の幅は、たとえば、２μｍ程度であり、トレンチ４の深さは、たとえば、４０μｍ程度である。隣接する２つのトレンチ４のギャップ（隣接する２つのトレンチ４に挟まれた素子形成領域３の幅）は、たとえば、４μｍないし６μｍ程度である。
図１には２つのトレンチ４のみを示しているが、半導体装置１には、より多くのトレンチ４が形成されていて、これらのトレンチ４は、ほぼ等間隔に形成されている。
各トレンチ４の内壁面は、酸化シリコン（ＳｉＯ2）からなる絶縁膜５で覆われている。各トレンチ４の内部は、不純物の導入により導電化されたポリシリコンからなるゲート電極６で埋められている。
素子形成領域３は、シリコン基板２の上に、シリコン基板２に接するように交互に配置されたＰ-型のドリフト層７およびＮ-型のリサーフ層８、ドリフト層７およびリサーフ層８の上に形成されたＮ型のベース領域９、ならびにベース領域９の表層部に形成されたＰ+型のソース領域１０を含んでいる。
ドリフト層７は、各トレンチ４の幅方向両側の内壁面に沿って形成されている。リサーフ層８は、隣接する２つのトレンチ４の内壁面にそれぞれ沿って形成された一対のドリフト層７の間に形成されている。ドリフト層７およびリサーフ層８の素子形成領域３表面からの形成深さは、ほぼ同じである。ドリフト層７およびリサーフ層８は、スーパージャンクション構造部２０を構成している。
ベース領域９は、スーパージャンクション構造部２０の上で、隣接する２つのトレンチ４の間に渡って設けられている。ベース領域９は、絶縁膜５を挟んで、各トレンチ４内に配置されたゲート電極６と対向している。
ソース領域１０は、ベース領域９（素子形成領域３）の表層部において、各トレンチ４の縁部に形成されている。ソース領域１０は、隣接する２つのトレンチ４の中間部には形成されていない。ベース領域９は、ソース領域１０が形成されていない領域で、素子形成領域３の表面に現れている。
トレンチ４は、ソース領域１０、ベース領域９、およびドリフト層７を貫通するように形成されている。ドリフト層７、ベース領域９、ソース領域１０、ゲート電極６、および絶縁膜５により、ＭＯＳ ＦＥＴが構成されている。
ゲート電極６および素子形成領域３の上には、酸化シリコン膜１１が形成されている。酸化シリコン層１１を厚さ方向に貫通するコンタクトホール１２が形成されており、コンタクトホール１２内には、ベース領域９およびソース領域１０の一部が露出されている。
素子形成領域３および酸化シリコン層１１の上には、アルミニウム（Ａｌ）などの金属からなる電極（ソース電極）１３が形成されている。電極１３は、コンタクトホール１２を埋めるように形成されており、ベース領域９およびソース領域１０に電気接続されている。電極１３とゲート電極６とは、酸化シリコン層１１により電気的に絶縁されている。
シリコン基板２の素子形成領域３とは反対側の面には、電極（ドレイン電極）１４が形成されている。
この半導体装置１は、電極１３および電極１４の一方と外部負荷とが接続された状態で、電極１３および電極１４の他方と外部負荷との間に、電源により一定の電圧（たとえば、数百Ｖ）が印加された状態で使用される。この印加される電圧は、ドリフト層７およびリサーフ層８により形成されるＰＮ接合に対して逆バイアスを与える。
この状態で、ゲート電極６を所定の電位にすることにより、電極１３と電極１４との間に電流を流すことができる。この際、ドリフト層７とソース領域１０との間のベース領域９において、絶縁膜５との界面近傍にチャネルが形成されて、半導体装置１はオン状態となる。ベース領域９ならびにその周辺のドリフト層７およびソース領域１０とゲート電極６との間の絶縁膜５は、ゲート絶縁膜として機能する。
この際、ドリフト層７およびリサーフ層８により形成されるＰＮ接合には、外部負荷とＭＯＳ ＦＥＴのオン抵抗とで分圧した逆バイアス（たとえば、２Ｖ）がかかるが、これにより生じる空乏層の拡がりはわずかであり、ドリフト層７にはキャリア（電子）の経路が残される。オン状態の半導体装置１において、ドリフト層７のうち空乏化していない部分を経由して、電極１３と電極１４との間に電流が流れる。
これにより、電極１４から、シリコン基板２（ドレイン領域）、ドリフト層７、ベース領域９の絶縁膜５との界面近傍（チャネル）、ソース領域１０を経て電極１３に至る電流経路が形成される。チャネル付近では、電流は、ドリフト層７、ベース領域９、およびソース領域１０の配列方向、すなわち、トレンチ４の深さ方向（シリコン基板２に垂直な方向）に流れる。
これにより、この半導体装置１はシリコン基板２に平行な方向に関して、素子（ＭＯＳ ＦＥＴ）の微細化を図ることが可能である。また、素子を微細化することにより、シリコン基板２の単位面積あたりのチャネルが形成される領域を多くしてオン抵抗の低減を図ることができる。
一方、この半導体装置１がオフ状態のとき、すなわち、ゲート電極６が上記所定の電位にされておらずチャネルが形成されていないときは、ＭＯＳ ＦＥＴには電流が流れないので、ドリフト層７とリサーフ層８とにより形成されるＰＮ接合には、電源電圧がそのまま逆バイアスとして印加されることになる。
このとき、ドリフト層７とリサーフ層８との界面Ｓ近傍においては、界面Ｓからドリフト層７およびリサーフ層８中へと空乏層がすみやかに広がり、ドリフト層７およびリサーフ層８は完全に空乏化する。これにより、この半導体装置１は、大きな耐圧（たとえば、８０Ｖないし３００Ｖ）を有することができる。すなわち、ドリフト層７の不純物濃度を高くしてオン抵抗の低減を図ることができ、同時に高耐圧特性をも実現できる。
図２は、本発明の一実施形態に係る半導体装置の構造を示す図解的な断面図である。図２において、図１に示す各部に対応する部分には、同じ参照符号を付して説明を省略する。
この半導体装置２１は、シリコン基板２の上にＭＯＳ ＦＥＴが形成されてなる。この半導体装置２１は、図１の半導体装置１と類似した構造を有するが、半導体装置１のトレンチ４に相当する各トレンチ２２内の底部側には、たとえば、ポリシリコンからなる充填材２３が配置されており、各トレンチ２２の上部側には、不純物の導入により導電化されたポリシリコンからなるゲート電極２４が配置されている。
ゲート電極２４は、ソース領域１０、ベース領域９、およびベース領域９周辺のドリフト層７に対向するように配置されている。
トレンチ２２の深さは、たとえば、４０μｍ程度であり、ベース領域９の厚さは、たとえば、１μｍ程度である。すなわち、ベース領域９は、素子形成領域３最表層部の１μｍ程度の厚さの領域に形成されている。ゲート電極２４は、ベース領域９ならびにその付近のドリフト層７およびソース領域１０に対向するように設けられていればよい。このため、この半導体装置２１のように、各トレンチ２２内において、上部側にゲート電極２４が配置され、ゲート電極２４より深い領域に充填材２３が配置された構造とすることができる。
トレンチ２２の幅は、内部に充填材２３が配置された部分に比べて、内部にゲート電極２４が配置された部分でわずかに広くなっている。
半導体装置１の絶縁膜５に相当する絶縁膜２５は、トレンチ２２の内壁面に加えて、充填材２３とゲート電極２４との間にも形成されている。トレンチ２２の内部は、充填材２３、ゲート電極２４、および絶縁膜２５でほぼ完全に満たされている。これにより、シリコン基板２に反りが生じることを軽減できる。
絶縁膜２５は、ゲート電極２４と素子形成領域３および充填材２３との間に配置された酸化膜１９と、充填材２３と素子形成領域３およびシリコン基板２との間に配置された酸化膜１７とを含む。
酸化膜１７は、トレンチ２２の内壁面において、ベース領域９のゲート電極２４との対向部より底部側の領域に被着して形成されている。酸化膜１７の厚さは、酸化膜１９の厚さより厚い。ゲート電極２４とベース領域９ならびにその周辺のドリフト層７およびソース領域１０との間の絶縁膜２５（酸化膜１９のうち、ゲート絶縁膜として機能する部分）を薄くすることにより、デバイスの高速化および低消費電力化を図ることができる。一方、充填材２３とシリコン基板２およびドリフト層７との間の絶縁膜２５（酸化膜１７）を厚くすることにより、充填材２３とシリコン基板２およびドリフト層７との間の耐圧を高くすることができる。
ゲート電極２４は、金属材料からなっていてもよい。この場合の金属材料としては、たとえば、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、銀（Ａｇ）、白金（Ｐｔ）、および鉛（Ｐｂ）から選択される１種以上を挙げることができる。また、ゲート電極２４は、金属材料およびポリシリコンの双方を含んでいてもよい。
金属材料を含むゲート電極２４は、金属材料を含まない（実質的にポリシリコンのみからなる）ゲート電極２４と比べて、比抵抗が低いので、抵抗値が低い。したがって、金属材料を含むゲート電極２４を有する半導体装置２１により、半導体装置２１に形成された素子のスイッチング時間を短縮できるので、このような半導体装置２１は高速動作が可能である。また、この半導体装置２１は、スイッチングロスを低減できるので、消費電力を低減できる。
充填材２３は、金属材料からなっていてもよく、ポリシリコン、金属材料および絶縁物から選択される２種以上からなっていてもよい。
図３ａ〜図３ｈは、図２に示す半導体装置２１の製造方法を説明するための図解的な断面図である。
先ず、導電型がＰ+型にされたシリコン基板２上に、導電型がＮ-型のエピタキシャル層１５が形成され、エピタキシャル層１５の上に、半導体装置１のトレンチ２２に対応する位置に開口１６ａが形成されたマスク１６が形成される。マスク１６は、たとえば、酸化シリコンや窒化シリコンからなる。
続いて、マスク１６の開口１６ａを介して、エピタキシャル層１５がドライエッチング（たとえば、反応性イオンエッチング）されて、エピタキシャル層１５を貫通し、シリコン基板２の表層部に至る複数のトレンチ２２が形成される。トレンチ２２のアスペクト比は大きく、たとえば、トレンチ２２の幅が２μｍ程度であるのに対して、トレンチ２２の深さは４０μｍ程度である。
次に、ドリフト層７を形成するためのＰ型への制御のための不純物イオンが、図３ａに矢印Ａで示すように、トレンチ２２の幅方向に垂直な（長さ方向に沿う）内側壁と所定の角度をなすように打ち込まれ（注入され）る。同様にして、トレンチ２２の幅方向に関して、反対側の内側壁にもＰ型の不純物イオンが打ち込まれる。このときのＰ型の不純物が打ち込まれる方向を、図３ａに矢印Ｂで示す。
エピタキシャル層１５にＰ型の不純物のイオンを打ち込む際、当該イオンが、シリコン基板２に導入されたとしても、シリコン基板２にはすでにＰ型の不純物が高濃度に導入されているので、シリコン基板２の不純物濃度は、実質的に変化しない。
その後、シリコン基板２がアニールされて、各トレンチ２２の幅方向両側に露出したエピタキシャル層１５の表層部に、当該不純物が導入された第１注入領域２６が形成される。この状態が、図３ａに示されている。
続いて、以上の工程を経たシリコン基板２が所定の温度に加熱されて、露出表面、すなわち、各トレンチ２２の内壁面に酸化膜１７が形成される。この際、第１注入領域２６が完全に酸化されないように、酸化膜１７の厚さが制御される。この状態が、図３ｂに示されている。
次に、各トレンチ２２を埋めるように、ポリシリコン膜１８が形成される。ポリシリコン膜１８は、エピタキシャル層１５の上にも形成される。この工程は、たとえば、ＣＶＤ(Chemical Vapor Deposition)法により実施することができ、この場合、トレンチ２２が上述のようにアスペクト比が大きいものであっても、トレンチ２２の内部に、容易にポリシリコン膜１８を密に埋め込むことができる。この状態が、図３ｃに示されている。ポリシリコン膜１８は、その後、不純物の導入により導電化されてもよい。
次に、ポリシリコン膜１８がエッチバックされて、トレンチ２２外および各トレンチ２２内上部のポリシリコン膜１８が除去される。これにより、各トレンチ２２内において、トレンチ２２の深さ方向に関して、図２に示す半導体装置２１におけるベース領域９の形成深さより深い領域にのみ、ポリシリコン膜１８が存在する状態にされる。すなわち、この状態で、ポリシリコン膜１８の上面（エッチバック面）は、トレンチ２２内において、図２に示す半導体装置２１のトレンチ２２内壁面におけるベース領域９のゲート電極２４との対向部より深い所定深さにある。トレンチ２２内で、ポリシリコン１８の上には空所が確保される。
さらに、この状態でポリシリコン１８より浅所にある（ポリシリコン１８から露出している）酸化膜１７（図３ｄに二点鎖線で示す）、およびマスク１６が、エッチングにより除去される。これにより、トレンチ２２の幅は、トレンチ２２上部において、より深い部分と比べてわずかに広くなる。この状態が、図３ｄに示されている。
続いて、以上の工程を経たシリコン基板２が加熱されて、露出表面、すなわち、各トレンチ２２上部の内側壁、ポリシリコン膜１８の上面、およびトレンチ２２外のエピタキシャル層１５表面が熱酸化されて、酸化膜１９が形成される。この際、加熱温度および加熱時間などが制御されて、酸化膜１９の膜厚が酸化膜１７の膜厚より薄い所定の膜厚になるようにされる。ポリシリコン膜１８の残部は、充填材２３となる。この状態が、図３ｅに示されている。
次に、各トレンチ２２上部の空所にポリシリコンが埋められ、さらに、このポリシリコンに不純物が導入されて、導電化されたゲート電極２４が形成される。この状態が、図３ｆに示されている。
トレンチ２２上部の空所にポリシリコンを埋め込む工程は、たとえば、充填材２３（ポリシリコン膜１８）形成時（図３ｃおよび図３ｄ参照）と同様に、各トレンチ２２内を埋め、エピタキシャル層１５の表面を覆うように、ポリシリコン膜を形成した後、このポリシリコン膜をエッチバックする工程を含んでもよい。
次に、エピタキシャル層１５の表面に露出している酸化膜１９がエッチングにより除去される。酸化膜１９の残部と酸化膜１７の残部とは、絶縁膜２５となる。
次に、エピタキシャル層１５の表面にＮ型への制御のための不純物が注入されて、第２注入領域２７が形成される。この状態が、図３ｇに示されている。
次に、以上の工程を経たシリコン基板２が加熱されて、第１注入領域２６中のＰ型の不純物、および第２注入領域２７中のＮ型の不純物が、エピタキシャル層１５中に拡散されて、ドリフト層７およびベース領域９がそれぞれ形成される。エピタキシャル層１５の残余の領域（ドリフト層に接する領域）は、リサーフ層８となる。ベース領域９は、トレンチ２２内壁面への露出部（トレンチ２２内壁面に現れる部分）９ａを有する。この状態が、図３ｈに示されている。
この際、トレンチ２２内壁面におけるベース領域９とドリフト層７との境界が、トレンチ２２の深さ方向に関して、充填材２３の上にある酸化膜１９上面より浅くなるように加熱条件が選択される。これにより、ゲート電極２４は、ベース領域９のトレンチ２２内壁面からの露出部９ａの全面に対向する。
続いて、ベース領域９の上に、半導体装置２１のソース領域１０に対応する開口を有するレジスト膜（図示せず）が形成され、このレジスト膜の開口を介して、ベース領域９の表層部にＰ型の不純物が注入される。さらにシリコン基板２が加熱されて、ベース領域９の表層部に注入されたＰ型の不純物が、ベース領域９中へ拡散されてソース領域１０が形成される。これにより、ドリフト層７、リサーフ層８、ベース領域９、およびソース領域１０を含む素子形成領域３が得られる。
図２を参照して、以上の工程を経たシリコン基板２の素子形成領域３側の全面に、酸化シリコン膜が形成され、さらに、所定のパターンを有するレジスト膜（図示せず）を介してこの酸化シリコン膜がエッチングされて、コンタクトホール１２が形成される。酸化シリコン層の残部は、酸化シリコン膜１１となる。
その後、以上の工程を経たシリコン基板２の素子形成領域３が形成された側およびその反対側に所定の金属材料がそれぞれ供給されて、電極１３，１４がそれぞれ形成される。これにより、図２に示す半導体装置２１が得られる。
以上のように、この半導体装置２１は、ドリフト層７（スーパージャンクション構造）を形成するためのトレンチ２２が積極的に利用されて、ゲート構造が形成されている。
以上の製造方法において、酸化膜１７と酸化膜１９とは、異なる酸化条件（たとえば、シリコン基板２の加熱温度や加熱時間）で形成することができる。また、酸化膜１９が形成されるときには、酸化膜１７は、ポリシリコン膜１８で覆われている。したがって、酸化膜１７の形成厚さと酸化膜１９の形成厚さとを独立に制御できる。
これにより、図２に示すように、絶縁膜２５の厚さを、ゲート電極２４とベース領域９との間に設けられている部分（酸化膜１９）と比べて、充填材２３とシリコン基板２およびドリフト層７との間に設けられている部分（酸化膜１７）の方が厚くなるようにすることができる。
酸化膜１７および酸化膜１９を形成する工程（図３ｄおよび図３ｅ参照）において、ポリシリコン膜１８は、酸化膜１７が除去される領域を規制するマスクの役割を果たすことにより、酸化膜１７の形成領域（残部の領域）を規制するとともに、酸化膜１９の形成領域を規制する役割を果たす。したがって、トレンチ２２内において、ポリシリコン膜１８を適当な深さ領域に形成することにより、酸化膜１７および酸化膜１９を所定の領域に形成できる。トレンチ２２内におけるポリシリコン膜１８の形成深さは、エッチバック厚を制御することにより、容易に制御できる。
以上の製造方法において、酸化膜１７を形成する代わりに、または、酸化膜１７の形成および除去後に、酸化膜１９と同程度の厚さを有する酸化膜５を形成することにより、図１に示す半導体装置１を得ることができる。この場合、トレンチ２２（４）に埋め込まれたポリシリコン膜１８（図３ｃ参照）に不純物を導入して導電化（低抵抗化）し、このポリシリコン膜１８をエピタキシャル層１５の表面とほぼ面一になるようにエッチバックしてゲート電極６とすることができる。
この発明の実施形態の説明は、以上の通りであるが、この発明は他の形態で実施することもできる。たとえば、半導体装置１，２１の各半導体部分の導電型は逆であってもよい。すなわち、上記の実施形態において、Ｐ型の部分がＮ型で、かつＮ型の部分がＰ型であってもよい。
図２に示す半導体装置２１の製造方法において、酸化膜１７を形成（図３ｂ参照）した後、ポリシリコン膜１８を形成（図３ｃ参照）する前に、酸化膜１７をエッチングにより完全に除去し、改めて各トレンチ４の内壁面を熱酸化させて、酸化膜１７と同等の厚さを有する酸化膜を形成してもよい。
以上の実施形態では、シリコン基板２上にＭＯＳ ＦＥＴが形成された半導体装置について説明したが、この発明の半導体装置は、シリコン基板２上にＩＧＢＴ(Insulated Gate Bipolar Transistor)が形成された半導体装置であってもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の変更を施すことが可能である。
半導体装置の構造を示す図解的な断面図である。 本発明の一実施形態に係る半導体装置の構造を示す図解的な断面図である。 図２の半導体装置の製造方法を説明するための図解的な断面図である。 図２の半導体装置の製造方法を説明するための図解的な断面図である。 図２の半導体装置の製造方法を説明するための図解的な断面図である。 図２の半導体装置の製造方法を説明するための図解的な断面図である。 図２の半導体装置の製造方法を説明するための図解的な断面図である。 図２の半導体装置の製造方法を説明するための図解的な断面図である。 図２の半導体装置の製造方法を説明するための図解的な断面図である。 図２の半導体装置の製造方法を説明するための図解的な断面図である。 スーパージャンクション構造を有する従来の半導体装置の図解的な断面図である。
符号の説明
１，２１ 半導体装置
２ シリコン基板
３ 素子形成領域
４，２２ トレンチ
５，２５ 絶縁膜
６，２４ ゲート電極
７ ドリフト層
８ リサーフ層
９ ベース領域
９ａ ベース領域のトレンチの内壁面からの露出部
１０ ソース領域
１５ エピタキシャル層
１７ 酸化膜
１８ ポリシリコン膜
１９ 酸化膜
２０ スーパージャンクション構造部
２３ 充填材
Ｓ ドリフト層とリサーフ層との界面

Claims (14)

  1. 半導体基板に形成された第１導電型のドレイン領域と、
    このドレイン領域上に設けられ、上記ドレイン領域に至る凹所が形成された素子形成領域と、
    上記凹所内に配置されたゲート電極と、
    このゲート電極と上記凹所の内壁面との間に介在されたゲート絶縁膜と、
    上記素子形成領域内に配置され、上記凹所が貫通する第１導電型のドリフト層と、
    上記素子形成領域において、上記ドリフト層に接するように上記ドリフト層上に配置され、上記凹所が貫通し、上記ゲート絶縁膜を介して上記ゲート電極に対向し、上記第１導電型とは異なる第２導電型のベース領域と、
    上記素子形成領域において、上記ベース領域上に形成され、上記凹所が貫通するソース領域と、
    上記凹所内において、上記ゲート電極より底部側に配置され、導電性を有する充填材と、
    上記充填材と上記ゲート電極との間に配置された導体間絶縁膜とを含み、
    複数の上記凹所が形成されており、
    隣接する２つの上記凹所の間において、一方の上記凹所が貫通する上記ドリフト層と、他方の上記凹所が貫通する上記ドリフト層との間に設けられた上記第２導電型のリサーフ層をさらに含み、
    上記ドリフト層と上記リサーフ層とは、上記半導体基板上に交互に配置されて、スーパージャンクション構造部を形成しており、
    上記充填材において、上記凹所の開口側が、上記導体間絶縁膜で完全に覆われていることを特徴とする半導体装置。
  2. 上記凹所の内壁面において、上記ベース領域の上記ゲート電極との対向部よりも底部側の領域に被着して形成され、上記ゲート絶縁膜の膜厚とは異なる膜厚を有する絶縁膜を、上記充填材の外側に、さらに含むことを特徴とする請求項１に記載の半導体装置。
  3. 上記ゲート電極の側面に沿う上記ゲート絶縁膜が、上記充填材の側面に沿う上記絶縁膜よりも薄いことを特徴とする請求項２に記載の半導体装置。
  4. 上記充填材の幅は、上記ゲート電極の幅よりも狭いことを特徴とする請求項１ないし３のいずれか１項に記載の半導体装置。
  5. 上記ベース領域は、上記充填材には対向していないことを特徴とする請求項１ないし４のいずれか１項に記載の半導体装置。
  6. 上記ドリフト層は、上記充填材に対向していることを特徴とする請求項１ないし５のいずれか１項に記載の半導体装置。
  7. 上記凹所の深さ方向に関して、上記充填材の長さは、上記ゲート電極の長さよりも長いことを特徴とする請求項１ないし６のいずれか１項に記載の半導体装置。
  8. 上記素子形成領域上に形成された電極絶縁膜と、
    上記素子形成領域上に形成され、上記電極絶縁膜に形成された開口内に入り込んで上記開口内に露出する上記ソース領域に電気的に接続されたソース電極とをさらに含むことを特徴とする請求項１ないし７のいずれか１項に記載の半導体装置。
  9. 上記リサーフ層の不純物濃度が、上記ベース領域の不純物濃度より低いことを特徴とする請求項１に記載の半導体装置。
  10. 上記ドリフト層の不純物濃度が、上記ドレイン領域の不純物濃度より低いことを特徴とする請求項１または９に記載の半導体装置。
  11. 上記半導体基板上に、当該半導体装置を構成するＩＧＢＴが形成されていることを特徴とする請求項１ないし１０のいずれか１項に記載の半導体装置。
  12. 半導体基板上に形成された第１導電型のドレイン領域上に、上記第１導電型のドリフト層、および上記第１導電型とは異なる第２導電型のリサーフ層を、上記半導体基板上に交互に配置してスーパージャンクション構造部を形成した素子形成領域を有する半導体装置の製造方法であって、
    上記ドレイン領域の上に、上記第２導電型の半導体層を形成する工程と、
    この半導体層を貫通して、上記ドレイン領域に至る凹所を形成する工程と、
    上記凹所の内壁面に露出した上記半導体層に、上記第１導電型の不純物を導入して上記凹所の内壁面に沿う上記ドリフト層を形成し、上記半導体層の当該ドリフト層に接する領域を上記リサーフ層とする工程と、
    上記半導体層の表面から、上記第２導電型の不純物を導入して上記半導体層の表層部に、上記凹所の内壁面への露出部を有する上記第２導電型のベース領域を形成する工程と、
    上記凹所の縁部で上記ベース領域の表層部に、上記第１導電型の不純物を導入して、上記凹所の内壁面に露出する上記第１導電型のソース領域を形成する工程と、
    上記凹所の内壁面に絶縁膜を形成する工程と、
    上記絶縁膜が形成された上記凹所内において、上記ベース領域の上記露出部よりも深くなるように予め定められた所定深さまでの底部領域に、導電性を有する充填材を充填する工程と、
    上記充填材をマスクとして上記絶縁膜を除去する除去工程と、
    この除去工程によって露出した上記凹所の内壁面の露出表面で上記ベース領域の上記露出部に対応する領域に、上記絶縁膜より薄いゲート絶縁膜を形成するとともに、上記充填材の露出表面に導体間絶縁膜を形成し、上記充填材において、上記凹所の開口側が、上記導体間絶縁膜で完全に覆われるようにする工程と、
    上記凹所の内部に、上記ゲート絶縁膜および上記導体間絶縁膜をそれぞれ挟んで上記ベース領域の露出部および上記充填材に対向すべきゲート電極を形成する工程とを含むことを特徴とする半導体装置の製造方法。
  13. 上記充填材を充填する工程が、上記凹所内で上記所定深さより上まで上記充填材を供給する充填材供給工程と、
    この充填材供給工程の後、上記充填材を上記所定深さまでエッチバックする工程とを含むことを特徴とする請求項１２に記載の半導体装置の製造方法。
  14. 上記ベース領域を形成する工程が、上記凹所の内壁面に上記第２導電型の不純物イオンを注入する工程を含むことを特徴とする請求項１２または１３に記載の半導体装置の製造方法。
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009508326A (ja) * 2005-09-02 2009-02-26 インターナショナル レクティファイアー コーポレイション 半導体デバイスの電極のための保護バリア層
KR100791342B1 (ko) * 2006-08-09 2008-01-03 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR100790257B1 (ko) * 2006-12-27 2008-01-02 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
JP2008270365A (ja) * 2007-04-17 2008-11-06 Toyota Motor Corp 半導体装置とその製造方法
KR100875159B1 (ko) 2007-05-25 2008-12-22 주식회사 동부하이텍 반도체 소자 및 그의 제조 방법
JP2009218304A (ja) * 2008-03-10 2009-09-24 Fuji Electric Device Technology Co Ltd 半導体装置およびその製造方法
US7807576B2 (en) 2008-06-20 2010-10-05 Fairchild Semiconductor Corporation Structure and method for forming a thick bottom dielectric (TBD) for trench-gate devices
US8330214B2 (en) * 2009-05-28 2012-12-11 Maxpower Semiconductor, Inc. Power semiconductor device
TWI407564B (zh) * 2010-06-07 2013-09-01 Great Power Semiconductor Corp 具有溝槽底部多晶矽結構之功率半導體及其製造方法
US8530300B2 (en) * 2010-07-23 2013-09-10 Infineon Technologies Austria Ag Semiconductor device with drift regions and compensation regions
CN102403354A (zh) * 2010-09-15 2012-04-04 无锡华润上华半导体有限公司 Coo1MOS器件及其制造方法
US8598654B2 (en) 2011-03-16 2013-12-03 Fairchild Semiconductor Corporation MOSFET device with thick trench bottom oxide
US8680607B2 (en) * 2011-06-20 2014-03-25 Maxpower Semiconductor, Inc. Trench gated power device with multiple trench width and its fabrication process
JP5844656B2 (ja) * 2012-02-20 2016-01-20 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP2014216572A (ja) * 2013-04-26 2014-11-17 株式会社東芝 半導体装置
CN103515245B (zh) * 2013-09-30 2015-12-02 桂林斯壮微电子有限责任公司 基于高能离子注入方式的通道分压场效应管及生产方法
KR20150051067A (ko) * 2013-11-01 2015-05-11 삼성전기주식회사 전력 반도체 소자 및 그의 제조 방법
JP6340200B2 (ja) * 2014-01-27 2018-06-06 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6514519B2 (ja) 2015-02-16 2019-05-15 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN109037337A (zh) * 2018-06-28 2018-12-18 华为技术有限公司 一种功率半导体器件及制造方法
JP7319072B2 (ja) * 2019-03-28 2023-08-01 ローム株式会社 半導体装置
CN111129109A (zh) * 2019-12-04 2020-05-08 深圳第三代半导体研究院 一种碳化硅高压mos器件及其制造方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5283201A (en) * 1988-05-17 1994-02-01 Advanced Power Technology, Inc. High density power device fabrication process
JP3291957B2 (ja) * 1995-02-17 2002-06-17 富士電機株式会社 縦型トレンチｍｉｓｆｅｔおよびその製造方法
KR100363530B1 (ko) * 1998-07-23 2002-12-05 미쓰비시덴키 가부시키가이샤 반도체 장치 및 그 제조 방법
GB9826041D0 (en) 1998-11-28 1999-01-20 Koninkl Philips Electronics Nv Trench-gate semiconductor devices and their manufacture
US6433385B1 (en) * 1999-05-19 2002-08-13 Fairchild Semiconductor Corporation MOS-gated power device having segmented trench and extended doping zone and process for forming same
JP2006210368A (ja) * 1999-07-02 2006-08-10 Toyota Central Res & Dev Lab Inc 縦型半導体装置及びその製造方法
JP4924781B2 (ja) * 1999-10-13 2012-04-25 株式会社豊田中央研究所 縦型半導体装置
JP2001210823A (ja) * 2000-01-21 2001-08-03 Denso Corp 半導体装置
JP2001244461A (ja) 2000-02-28 2001-09-07 Toyota Central Res & Dev Lab Inc 縦型半導体装置
JP4363736B2 (ja) * 2000-03-01 2009-11-11 新電元工業株式会社 トランジスタ及びその製造方法
JP4528460B2 (ja) * 2000-06-30 2010-08-18 株式会社東芝 半導体素子
US6696726B1 (en) * 2000-08-16 2004-02-24 Fairchild Semiconductor Corporation Vertical MOSFET with ultra-low resistance and low gate charge
US6608350B2 (en) * 2000-12-07 2003-08-19 International Rectifier Corporation High voltage vertical conduction superjunction semiconductor device
EP1261036A3 (en) * 2001-05-25 2004-07-28 Kabushiki Kaisha Toshiba Power MOSFET semiconductor device and method of manufacturing the same
JP4559691B2 (ja) * 2001-05-25 2010-10-13 株式会社東芝 半導体装置の製造方法
TWI248136B (en) * 2002-03-19 2006-01-21 Infineon Technologies Ag Method for fabricating a transistor arrangement having trench transistor cells having a field electrode
US7091573B2 (en) * 2002-03-19 2006-08-15 Infineon Technologies Ag Power transistor
JP2004047967A (ja) * 2002-05-22 2004-02-12 Denso Corp 半導体装置及びその製造方法
JP2005528796A (ja) 2002-05-31 2005-09-22 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ トレンチ・ゲート半導体装置と製造方法
US7122860B2 (en) * 2002-05-31 2006-10-17 Koninklijke Philips Electronics N.V. Trench-gate semiconductor devices
JP4202149B2 (ja) * 2003-01-28 2008-12-24 ローム株式会社 半導体装置およびその製造方法
JP4699692B2 (ja) * 2003-12-26 2011-06-15 ローム株式会社 半導体装置の製造方法および半導体装置
US7183610B2 (en) * 2004-04-30 2007-02-27 Siliconix Incorporated Super trench MOSFET including buried source electrode and method of fabricating the same
US7385248B2 (en) * 2005-08-09 2008-06-10 Fairchild Semiconductor Corporation Shielded gate field effect transistor with improved inter-poly dielectric

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