JPH04154173A - 半導体装置 - Google Patents
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、個別半導体素子あるいは半導体集積回路など
の半導体装置に係り、特に半導体基板上に形成される二
重拡散型の横型ＭＯＳＦＥＴ（絶縁ゲート型電界効果ト
ランジスタ）の構造に関する。
の半導体装置に係り、特に半導体基板上に形成される二
重拡散型の横型ＭＯＳＦＥＴ（絶縁ゲート型電界効果ト
ランジスタ）の構造に関する。
（従来の技術）
一般に、二重拡散型のＭＯＳ ＦＥＴをＣＭＯ５（相
補性Ｍ ＯＳ ＞により構成する場合、ＰチャネルＭＯ
３）ランシスタまたはＮチャネルＭＯＳトランジスタの
いずれか一方は横型ＭＯ３ＦＥＴとして構成している。
補性Ｍ ＯＳ ＞により構成する場合、ＰチャネルＭＯ
３）ランシスタまたはＮチャネルＭＯＳトランジスタの
いずれか一方は横型ＭＯ３ＦＥＴとして構成している。
第５図（ａ）および（ｂ）は、従来の横型のＰチャネル
ＭＯＳトランジスタの一例について、平面パターンおよ
びそのＢ−Ｂ線断面構造を示している。第５図（ａ）お
よび（ｂ）において、５０はＮ−型の半導体基板、５１
はドレイン領域用のＰ型拡散層、５２はドレイン電極取
り出し用のＰ＋型拡散層、５３はチャネル領域・バック
ケート領域用のＮ型拡散層、５４はソース領域用のＰ＋
型拡散層、５５はゲート絶縁膜、５６はゲート電極、５
７は層間絶縁膜、５８はドレイン電極、５９はソースψ
バックゲート共通電極である。ここで、ソース・バック
ゲート共通電極のコンタクト部５９′は、ドレインコン
タクト部５８′ との間に必ずゲート電極５６が存在す
るようにパターン設計されている。
ＭＯＳトランジスタの一例について、平面パターンおよ
びそのＢ−Ｂ線断面構造を示している。第５図（ａ）お
よび（ｂ）において、５０はＮ−型の半導体基板、５１
はドレイン領域用のＰ型拡散層、５２はドレイン電極取
り出し用のＰ＋型拡散層、５３はチャネル領域・バック
ケート領域用のＮ型拡散層、５４はソース領域用のＰ＋
型拡散層、５５はゲート絶縁膜、５６はゲート電極、５
７は層間絶縁膜、５８はドレイン電極、５９はソースψ
バックゲート共通電極である。ここで、ソース・バック
ゲート共通電極のコンタクト部５９′は、ドレインコン
タクト部５８′ との間に必ずゲート電極５６が存在す
るようにパターン設計されている。
このような従来の横型ＭＯＳ ＦＥＴにおいては、ド
レイン電極５８に高電圧の静電サージが入力した場合、
第６図中に示す矢印のように、寄生ダイオードの順方向
、つまり、ドレイン領域用のＰ型拡散層５１−チャネル
領域・バックゲート領域用のＮ型拡散層５３の経路に沿
ってサージ電流が流れる。しかし、この時、Ｎ型拡散層
５３の抵抗成分Ｒによってドレイン領域用のＰ型拡散層
５１の電位か上昇し、この電位がゲート絶縁膜５５の絶
縁耐量を越えた場合にはゲート絶縁膜５５が破壊し、素
子の静電破壊が生じてしまう。
レイン電極５８に高電圧の静電サージが入力した場合、
第６図中に示す矢印のように、寄生ダイオードの順方向
、つまり、ドレイン領域用のＰ型拡散層５１−チャネル
領域・バックゲート領域用のＮ型拡散層５３の経路に沿
ってサージ電流が流れる。しかし、この時、Ｎ型拡散層
５３の抵抗成分Ｒによってドレイン領域用のＰ型拡散層
５１の電位か上昇し、この電位がゲート絶縁膜５５の絶
縁耐量を越えた場合にはゲート絶縁膜５５が破壊し、素
子の静電破壊が生じてしまう。
（発明が解決しようとする課題）
上記したように従来の横型ＭＯ３ＦＥＴは、素子の静電
サージ耐量（静電破壊電圧）か低いという問題がある。
サージ耐量（静電破壊電圧）か低いという問題がある。
本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、横型ＭＯ８ＦＥＴの静電サージ耐量の向上を
図り得る半導体装置を提供することにある。
の目的は、横型ＭＯ８ＦＥＴの静電サージ耐量の向上を
図り得る半導体装置を提供することにある。
［発明の構成］
（課題を解決するための手段）
本発明は、横型ＭＯ５、ＦＥＴが形成された半導体装置
において、上記横型ＭＯＳ ＦＥＴは、第１導電型の
半導体基板の表面の一部に形成された第２導電型のドレ
イン領域用の第１の不純物拡散層と、この第１の不純物
拡散層の領域内部に存在し、この第１の不純物拡散層よ
りも基板表面から接合面までの深さ方向の距離が浅く形
成され、この第１の不純物拡散層より高い不純物濃度を
有する第２導電型のドレイン電極取り出し用の第２の不
純物拡散層と、前記第１の不純物拡散層の外周の一部に
接し、前記第１の不純物拡散層および第２の不純物拡散
層を取り囲むように前記半導体基板の表面の一部に形成
され、上記半導体基板より高い不純物濃度を有する第１
導電型のバックゲート領域用の第３の不純物拡散層と、
この第３の不純物拡散層が前記第１の不純物拡散層に接
する領域内部に存在し、この第３の不純物拡散層よりも
基板表面から接合面までの深さ方向の距離が浅く形成さ
れ、前記第１の不純物拡散層より高い不純物濃度を有す
る第２導電型のソース領域用の第４の不純物拡散層と、
この第４の不純物拡散層と前記第１の不純物拡散層との
間の前記第３の不純物拡散層の表面のチャネル領域上に
ゲート絶縁膜を介して形成されたゲート電極と、前記第
２の不純物拡散層にコンタクトして形成されたドレイン
電極と、前記第３の不純物拡散層および第４の不純物拡
散層に共通にコンタクトして形成されたソス・バックゲ
ート共通電極とを具備することを特徴とする。
において、上記横型ＭＯＳ ＦＥＴは、第１導電型の
半導体基板の表面の一部に形成された第２導電型のドレ
イン領域用の第１の不純物拡散層と、この第１の不純物
拡散層の領域内部に存在し、この第１の不純物拡散層よ
りも基板表面から接合面までの深さ方向の距離が浅く形
成され、この第１の不純物拡散層より高い不純物濃度を
有する第２導電型のドレイン電極取り出し用の第２の不
純物拡散層と、前記第１の不純物拡散層の外周の一部に
接し、前記第１の不純物拡散層および第２の不純物拡散
層を取り囲むように前記半導体基板の表面の一部に形成
され、上記半導体基板より高い不純物濃度を有する第１
導電型のバックゲート領域用の第３の不純物拡散層と、
この第３の不純物拡散層が前記第１の不純物拡散層に接
する領域内部に存在し、この第３の不純物拡散層よりも
基板表面から接合面までの深さ方向の距離が浅く形成さ
れ、前記第１の不純物拡散層より高い不純物濃度を有す
る第２導電型のソース領域用の第４の不純物拡散層と、
この第４の不純物拡散層と前記第１の不純物拡散層との
間の前記第３の不純物拡散層の表面のチャネル領域上に
ゲート絶縁膜を介して形成されたゲート電極と、前記第
２の不純物拡散層にコンタクトして形成されたドレイン
電極と、前記第３の不純物拡散層および第４の不純物拡
散層に共通にコンタクトして形成されたソス・バックゲ
ート共通電極とを具備することを特徴とする。
（作 用）
ドレイン領域の外周の一部に接し、これから離れた位置
でこれを取り囲むようにバックゲート領域（一部の表面
はチャネル領域となる。）が形成されているので、ドレ
イン電極に高電圧の静電サージが入力した場合には、サ
ージ電流かドレイン領域から周囲のバックゲート領域の
方向に分散して流れるので、ドレイン領域の電位の上昇
が少なくなり、この電位がゲート絶縁膜の絶縁耐量を越
え難くなり、ケート絶縁膜の破壊、素子の静電破壊か抑
制される。
でこれを取り囲むようにバックゲート領域（一部の表面
はチャネル領域となる。）が形成されているので、ドレ
イン電極に高電圧の静電サージが入力した場合には、サ
ージ電流かドレイン領域から周囲のバックゲート領域の
方向に分散して流れるので、ドレイン領域の電位の上昇
が少なくなり、この電位がゲート絶縁膜の絶縁耐量を越
え難くなり、ケート絶縁膜の破壊、素子の静電破壊か抑
制される。
（実施例）
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第１図は、第１実施例に係る個別半導体装置における横
型のＰチャネルＭＯＳトランジスタの平面パターンを示
しており、この横型のＰチャネルＭＯＳトランジスタの
形成方法の一例を第２図（ａ）乃至（ｍ）に示しており
、第２図（ｍ）は第１図中のＸ−Ｘ線に沿う断面構造を
示している。
型のＰチャネルＭＯＳトランジスタの平面パターンを示
しており、この横型のＰチャネルＭＯＳトランジスタの
形成方法の一例を第２図（ａ）乃至（ｍ）に示しており
、第２図（ｍ）は第１図中のＸ−Ｘ線に沿う断面構造を
示している。
第１図および第２図（ｍ）において、１０は第１導電型
（本例ではＮ型）の比較的低い不純物濃度を有するＮ−
型の半導体基板（例えばシリコン単結晶基板）、１１は
この半導体基板１０の表面の一部に形成された第２導電
型（本例ではＰ型）のドレイン領域用の第１の不純物拡
散層である。
（本例ではＮ型）の比較的低い不純物濃度を有するＮ−
型の半導体基板（例えばシリコン単結晶基板）、１１は
この半導体基板１０の表面の一部に形成された第２導電
型（本例ではＰ型）のドレイン領域用の第１の不純物拡
散層である。
１２はこの第１の不純物拡散層１１の領域内部に存在し
、この第１の不純物拡散層１１よりも基板表面から接合
面までの深さ方向の距離が浅く形成され、この第１の不
純物拡散層１１より高い不純物濃度を有するＰ＋型のド
レイン電極取り出し用の第２の不純物拡散層である。１
３は前記第１の不純物拡散層１１の外周の一部に接し、
前記第１の不純物拡散層１１および第２の不純物拡散層
１２を取り囲むように前記半導体基板１０の表面の一部
に形成され、上記半導体基板１０より高い不純物濃度を
有するＮ型のバックゲート領域用の第３の不純物拡散層
である。１４はこの第３の不純物拡散層１３か前記第１
の不純物拡散層１１に接する領域内部に存在し、この第
３の不純物拡散層１３よりも基板表面から接合面までの
深さ方向の距離が浅く形成され、前記第１の不純物拡散
層１１より高い不純物濃度を有するＰ＋型のソース領域
用の第４の不純物拡散層である。Ｇはこの第４の不純物
拡散層１４と前記第１の不純物拡散層１１との間の前記
第３の不純物拡散層１３の表面のチャネル領域ＣＩＥ（
上にゲート絶縁膜（例えば二酸化シリコン膜；５ｉｏ２
膜）１５を介して形成されたゲート電極である。Ｄは前
記第２の不純物拡散層１２にコンタクトして形成された
ドレイン電極である。ここで、ドレインコンタクト部を
Ｄ′で示している。Ｓ−Ｂはこのドレインコンタクト部
Ｄ′から離れた位置でこれを取り囲み、前記第３の不純
物拡散層１３および第４の不純物拡散層１４に共通にコ
ンタクトして形成されたソース・バックゲート共通電極
、１６は層間絶縁膜（Ｓ ｉ Ｏ□）である。ここで、
ソースコンタクト部をＳ ／、バックゲートコンタクト
部をＢ′で示している。
、この第１の不純物拡散層１１よりも基板表面から接合
面までの深さ方向の距離が浅く形成され、この第１の不
純物拡散層１１より高い不純物濃度を有するＰ＋型のド
レイン電極取り出し用の第２の不純物拡散層である。１
３は前記第１の不純物拡散層１１の外周の一部に接し、
前記第１の不純物拡散層１１および第２の不純物拡散層
１２を取り囲むように前記半導体基板１０の表面の一部
に形成され、上記半導体基板１０より高い不純物濃度を
有するＮ型のバックゲート領域用の第３の不純物拡散層
である。１４はこの第３の不純物拡散層１３か前記第１
の不純物拡散層１１に接する領域内部に存在し、この第
３の不純物拡散層１３よりも基板表面から接合面までの
深さ方向の距離が浅く形成され、前記第１の不純物拡散
層１１より高い不純物濃度を有するＰ＋型のソース領域
用の第４の不純物拡散層である。Ｇはこの第４の不純物
拡散層１４と前記第１の不純物拡散層１１との間の前記
第３の不純物拡散層１３の表面のチャネル領域ＣＩＥ（
上にゲート絶縁膜（例えば二酸化シリコン膜；５ｉｏ２
膜）１５を介して形成されたゲート電極である。Ｄは前
記第２の不純物拡散層１２にコンタクトして形成された
ドレイン電極である。ここで、ドレインコンタクト部を
Ｄ′で示している。Ｓ−Ｂはこのドレインコンタクト部
Ｄ′から離れた位置でこれを取り囲み、前記第３の不純
物拡散層１３および第４の不純物拡散層１４に共通にコ
ンタクトして形成されたソース・バックゲート共通電極
、１６は層間絶縁膜（Ｓ ｉ Ｏ□）である。ここで、
ソースコンタクト部をＳ ／、バックゲートコンタクト
部をＢ′で示している。
次に、上記したような横型のＰチャネルＭＯＳトランジ
スタの形成方法の一例について第２図（ａ）乃至（ｍ）
を参照しながら簡単に説明する。
スタの形成方法の一例について第２図（ａ）乃至（ｍ）
を参照しながら簡単に説明する。
まず、第２図（ａ）に示すように、Ｎ−型シリコン基板
１０に対して１０００℃のドライ酸化により表面に０．
１μｍの絶縁膜（Ｓｉ０２）２１を形成する。
１０に対して１０００℃のドライ酸化により表面に０．
１μｍの絶縁膜（Ｓｉ０２）２１を形成する。
次に、第２図（ｂ）に示すように、フォトエツチング法
により表面にフォトレジストパターン２２を形成し、イ
オン注入法により全面にＰ型不鈍物のイオン（例えばボ
ロンイオンＢ”）を注入する。
により表面にフォトレジストパターン２２を形成し、イ
オン注入法により全面にＰ型不鈍物のイオン（例えばボ
ロンイオンＢ”）を注入する。
次に、第２図（ｃ）に示すように、１２００℃の熱処理
によりボロンを拡散させ、Ｐ型のドレイン領域用の不純
物拡散層１１を形成する。
によりボロンを拡散させ、Ｐ型のドレイン領域用の不純
物拡散層１１を形成する。
次に、第２図（ｄ）に示すように、１０００℃のスチー
ム酸化により表面に１．０μｍの絶縁膜（Ｓｉ０２）２
３を成長させる。
ム酸化により表面に１．０μｍの絶縁膜（Ｓｉ０２）２
３を成長させる。
次に、第２図（ｅ）に示すように、フオトエ・ソチング
法により前記絶縁膜２３の一部を開口する。
法により前記絶縁膜２３の一部を開口する。
次に、第２図（ｆ）に示すように、１０００℃のドライ
酸化により上記開口部の表面に０．１μｍのゲート絶縁
膜（ｓｉｏ２）１５を形成する。
酸化により上記開口部の表面に０．１μｍのゲート絶縁
膜（ｓｉｏ２）１５を形成する。
次に、第２図（ｇ）に示すように、ＣＶＤ （化学気相
成長）法により基板全面にポリシリコン膜を０，５μｍ
の厚さに堆積した後、フォトエツチング法により前記ポ
リシリコン膜をパターニングしてゲート電極Ｇを形成す
る。
成長）法により基板全面にポリシリコン膜を０，５μｍ
の厚さに堆積した後、フォトエツチング法により前記ポ
リシリコン膜をパターニングしてゲート電極Ｇを形成す
る。
次に、第２図（ｈ）に示すように、フォトエツチング法
により表面にフォトレジストパターン２４を形成し、全
面にイオン注入法によりＮ型不純物のイオン（例えばリ
ンイオンＰ”）を注入する。
により表面にフォトレジストパターン２４を形成し、全
面にイオン注入法によりＮ型不純物のイオン（例えばリ
ンイオンＰ”）を注入する。
次に、第２図（ｉ）に示すように、１２００°Ｃの熱処
理によりリンを拡散させ、Ｎ型の７トソクケート領域用
の不純物拡散層１３を形成する。
理によりリンを拡散させ、Ｎ型の７トソクケート領域用
の不純物拡散層１３を形成する。
次に、第２図（ｊ）に示すように、フオトエ・ソチング
法により表面にフォトレジストパターン２５を形成し、
イオン注入法により全面にボロンイオンＢ＋を注入する
。
法により表面にフォトレジストパターン２５を形成し、
イオン注入法により全面にボロンイオンＢ＋を注入する
。
次に、第２図（ｋ）に示すように、ＣＶＤ法により基板
全面に層間絶縁膜（Ｓ１０゜）１６を１．０μｍの厚さ
に堆積した後、１０００℃の熱処理により、上記層間絶
縁膜１６のアニールおよびボロンの拡散を行い、Ｐ＋型
のドレイン電極取り比し用の不純物拡散層１２とソース
領域用の不純物拡散層１４を形成する。
全面に層間絶縁膜（Ｓ１０゜）１６を１．０μｍの厚さ
に堆積した後、１０００℃の熱処理により、上記層間絶
縁膜１６のアニールおよびボロンの拡散を行い、Ｐ＋型
のドレイン電極取り比し用の不純物拡散層１２とソース
領域用の不純物拡散層１４を形成する。
次に、第２図ＣＤ）に示すように、フォトエツチング法
により前記層間絶縁膜１６の一部を開口してコンタクト
ホールを形成する。
により前記層間絶縁膜１６の一部を開口してコンタクト
ホールを形成する。
次に、第２図（ｍ）に示すように、基板全面に金属配線
膜（例えばＡ、Ｑ）を１．０μｍの厚さに蒸着した後に
フォトエツチング法により上記金属配線膜をバターニン
グすることにより、前記ドレイン電極取り出し用の不純
物拡散層１２にコンタクトするドレイン電極りと、前記
ソース領域用の不純物拡散層１４およびこの周辺領域の
一部のバックゲート領域用の不純物拡散層１３に共通に
コンタクトすると共に残りのバックゲート領域用の不純
物拡散層１３に共通にコンタクトするソース・バックゲ
ート共通電極Ｓ−Ｂとを形成し、４００℃でシンター処
理を行う。
膜（例えばＡ、Ｑ）を１．０μｍの厚さに蒸着した後に
フォトエツチング法により上記金属配線膜をバターニン
グすることにより、前記ドレイン電極取り出し用の不純
物拡散層１２にコンタクトするドレイン電極りと、前記
ソース領域用の不純物拡散層１４およびこの周辺領域の
一部のバックゲート領域用の不純物拡散層１３に共通に
コンタクトすると共に残りのバックゲート領域用の不純
物拡散層１３に共通にコンタクトするソース・バックゲ
ート共通電極Ｓ−Ｂとを形成し、４００℃でシンター処
理を行う。
上記したような第１実施例の横型のＰチャネルＭＯＳ）
ランジスタによれば、ドレイン領域１１の外周の一部に
接し、これから離れた位置でこれを取り囲むようにバッ
クゲート領域１３が形成されているので、ドレイン電極
りに高電圧の静電サージか入力した場合には、サージ電
流がドレイン領域１１から周囲のバックゲート領域１３
の方向に分散して流れるようになり、ドレイン領域１１
の電位の上昇が少なくなり、この電位かケート絶縁膜１
５の絶縁耐量を越え難くなり、ゲート絶縁膜１５の破壊
、素子の静電破壊が抑制される。
ランジスタによれば、ドレイン領域１１の外周の一部に
接し、これから離れた位置でこれを取り囲むようにバッ
クゲート領域１３が形成されているので、ドレイン電極
りに高電圧の静電サージか入力した場合には、サージ電
流がドレイン領域１１から周囲のバックゲート領域１３
の方向に分散して流れるようになり、ドレイン領域１１
の電位の上昇が少なくなり、この電位かケート絶縁膜１
５の絶縁耐量を越え難くなり、ゲート絶縁膜１５の破壊
、素子の静電破壊が抑制される。
第３図および第４図は、それぞれ本発明の素子を集積回
路化した場合における横型のＰチャネルＭＯＳトランジ
スタの断面構造を示している。
路化した場合における横型のＰチャネルＭＯＳトランジ
スタの断面構造を示している。
第３図は、Ｐ−型基板３０上で深いＮ゛型型数散層３１
よびＮ′″型埋め込み層３２により囲まれた島状のＮ−
型エピタキシャル層３３上に横型のＰチャネルＭＯＳ）
ランジスタを形成したものである。即ち、Ｐ−型基板３
０上にＮ−型エピタキシャル層３３か形成されると共に
Ｎ１型埋め込み層３２が形成され、このＮ−型エピタキ
シャル層３２の一部に素子分離用のＰ゛゛半導体領域３
４が形成され、さらに、Ｎ−型エピタキシャル層３３の
一部にはＮ＋型埋め込み層３２に達する深ｕ）Ｎ＋型型
数散層３１形成されている。そして、この深いＮ＋型型
数散層３１よびＮ＋型埋め込み層３２により囲まれたＮ
−型エピタキシャル層３３上にドレイン領域用のＰ型拡
散層１１が形成され、上記Ｎ−型エピタキシャル層３３
の表面で上記Ｐ型拡散層１１の外周の一部に接すると共
に一部か上記深いＮ゛型型数散層３１内部に位置するよ
うにチャネル領域・バックケート領域用のＮ型拡散層１
３が形成され、このＮ型拡散層１３に連なって前記Ｐ型
拡散層１１を離れた位置で取り囲むように上記深いＮ゛
型型数散層３１内部に位置するハックゲート領域用のＮ
型拡散層１３′か形成されている。なお、１２はドレイ
ン領域電極取り出し用のＰ＋型拡散層、１４はソース領
域用のＰ“型拡散層、１５はゲート絶縁膜、Ｇはゲート
電極、Ｄはドレイン電極、Ｓ−Ｂはソース・バンクゲー
ト共通電極、１６は層間絶縁膜、３５はバックゲート領
域電極取り出し用のＮ＋型型数散層ある。
よびＮ′″型埋め込み層３２により囲まれた島状のＮ−
型エピタキシャル層３３上に横型のＰチャネルＭＯＳ）
ランジスタを形成したものである。即ち、Ｐ−型基板３
０上にＮ−型エピタキシャル層３３か形成されると共に
Ｎ１型埋め込み層３２が形成され、このＮ−型エピタキ
シャル層３２の一部に素子分離用のＰ゛゛半導体領域３
４が形成され、さらに、Ｎ−型エピタキシャル層３３の
一部にはＮ＋型埋め込み層３２に達する深ｕ）Ｎ＋型型
数散層３１形成されている。そして、この深いＮ＋型型
数散層３１よびＮ＋型埋め込み層３２により囲まれたＮ
−型エピタキシャル層３３上にドレイン領域用のＰ型拡
散層１１が形成され、上記Ｎ−型エピタキシャル層３３
の表面で上記Ｐ型拡散層１１の外周の一部に接すると共
に一部か上記深いＮ゛型型数散層３１内部に位置するよ
うにチャネル領域・バックケート領域用のＮ型拡散層１
３が形成され、このＮ型拡散層１３に連なって前記Ｐ型
拡散層１１を離れた位置で取り囲むように上記深いＮ゛
型型数散層３１内部に位置するハックゲート領域用のＮ
型拡散層１３′か形成されている。なお、１２はドレイ
ン領域電極取り出し用のＰ＋型拡散層、１４はソース領
域用のＰ“型拡散層、１５はゲート絶縁膜、Ｇはゲート
電極、Ｄはドレイン電極、Ｓ−Ｂはソース・バンクゲー
ト共通電極、１６は層間絶縁膜、３５はバックゲート領
域電極取り出し用のＮ＋型型数散層ある。
第４図は、Ｐ−型基板４０上でＮ＋型埋め込み層４１に
より囲まれて深く形成された島状のＮ型の埋め込みエピ
タキシャル層４２上に横型のＰチャネルＭＯ３）ランジ
スタを形成したものである。即ち、Ｐ−型基板４０上に
深く形成された凸状のＮ゛型埋込み層４１の内部にＮ−
型の埋め込みエピタキシャル層４２が形成され、このＮ
型エピタキシャル層４２上にドレイン領域用のＰ型拡散
層１１が形成され、上記Ｎ−型エピタキシャル層４２の
表面で上記Ｐ型拡散層１１の外周の一部に接すると共に
一部が上記Ｎ＋型埋め込み層４１の内部に位置するよう
にチャネル領域・バックゲート領域用のＮ型拡散層１３
が形成され、このＮ型拡散層１３に連なって前記Ｐ型拡
散層１１を離れた位置で取り囲むように上記Ｎ−型エピ
タキンヤル層４２の表面の一部およびＮ＋型埋め込み層
４１の表面にバックゲート領域用のＮ型拡散層１３′が
形成されている。なお、１２はドレイン領域電極取り出
し用のＰ＋型拡散層、１４はソース領域用のＰ＋型拡散
層、１５はゲート絶縁膜、Ｇはゲート電極、Ｄはドレイ
ン電極、Ｓ−Ｂはソス・バックゲート共通電極、１６は
層間絶縁膜、３５はバックゲート領域電極取り出し用の
Ｎ＋型型数散層ある。
より囲まれて深く形成された島状のＮ型の埋め込みエピ
タキシャル層４２上に横型のＰチャネルＭＯ３）ランジ
スタを形成したものである。即ち、Ｐ−型基板４０上に
深く形成された凸状のＮ゛型埋込み層４１の内部にＮ−
型の埋め込みエピタキシャル層４２が形成され、このＮ
型エピタキシャル層４２上にドレイン領域用のＰ型拡散
層１１が形成され、上記Ｎ−型エピタキシャル層４２の
表面で上記Ｐ型拡散層１１の外周の一部に接すると共に
一部が上記Ｎ＋型埋め込み層４１の内部に位置するよう
にチャネル領域・バックゲート領域用のＮ型拡散層１３
が形成され、このＮ型拡散層１３に連なって前記Ｐ型拡
散層１１を離れた位置で取り囲むように上記Ｎ−型エピ
タキンヤル層４２の表面の一部およびＮ＋型埋め込み層
４１の表面にバックゲート領域用のＮ型拡散層１３′が
形成されている。なお、１２はドレイン領域電極取り出
し用のＰ＋型拡散層、１４はソース領域用のＰ＋型拡散
層、１５はゲート絶縁膜、Ｇはゲート電極、Ｄはドレイ
ン電極、Ｓ−Ｂはソス・バックゲート共通電極、１６は
層間絶縁膜、３５はバックゲート領域電極取り出し用の
Ｎ＋型型数散層ある。
なお、第３図および第４図に示した集積回路においては
、Ｐ−型基板３０．４０上に上記横型のＰチャネルＭＯ
Ｓトランジスタとは分離されて別の素子か形成されてい
る。
、Ｐ−型基板３０．４０上に上記横型のＰチャネルＭＯ
Ｓトランジスタとは分離されて別の素子か形成されてい
る。
［発明の効果］
上述したように本発明の半導体装置によれば、横型ＭＯ
８ＦＥＴの静電サージ耐量の向上を図ることかできる。
８ＦＥＴの静電サージ耐量の向上を図ることかできる。
因みに、従来例の横型ＭＯＳＦＥＴは、容量負荷かない
場合の静電サジ耐量が〜数百Ｖ程度しかなかったか、本
発明の横型Ｍ ＯＳ Ｆ Ｅ Ｔは、千Ｖ以上の静電
サージ耐量を実現できた。
場合の静電サジ耐量が〜数百Ｖ程度しかなかったか、本
発明の横型Ｍ ＯＳ Ｆ Ｅ Ｔは、千Ｖ以上の静電
サージ耐量を実現できた。
第１図は本発明の第１実施例に係る横型のＰチャネルＭ
Ｏ５Ｉ−ランジスタの平面パターンを示す図、第２図（
ａ）乃至（ｍ）は第１図中のＭＯＳトランジスタの形成
方法の一例を示す断面図、第３図は本発明の第２実施例
に係る横型のＰチャネルＭＯ３）ランジスタを示す断面
図、第４図は本発明の第３実施例に係る横型のＰチャネ
ルＭＯＳトランジスタを示す断面図、第５図（ａ）およ
び（ｂ）は従来の横型のＭＯＳ ＦＥＴの平面パター
ンおよびそのＢ−Ｂ線断面を示す図、第６図は第５図（
ｂ）の横型のＭＯＳ ＦＥＴに静電サージが入力した
場合のサージ電流の流れを示す図である。 １０・・・Ｎ−型半導体基板、１１・・・ドレイン領域
用のＰ型拡散層、１２・・・ドレイン領域電極取り出し
用のＰ＋型拡散層、ＣＨ・・・チャネル領域、１３・・
・チャネル領域・バックゲート領域用のＮ型拡散層、１
３′・・・バックゲート領域用のＮ型拡散層、１４・・
・ソース領域用のＰ＋型拡散層、１５・・・ゲート絶縁
膜、Ｇ・・・ゲート電極、Ｄ・・・ドレイン電極、Ｄ’
・・・ドレインコンタクト部、Ｓ−Ｂ・・・ソース・
バックゲート共通電極、Ｓ′・・・ソースコンタクト部
Ｂ ｔ ・・・バックゲートコンタクト部、１６・・
・層間絶縁膜、３０．４０・・・Ｐ−型半導体基板、３
１・・・深いＮ＋型型数散層３２・・・Ｎ＋型埋め込み
層、３３・・・島状のＮ−型エピタキシャル層、３４・
・・素子分離用のＰ＋型半導体領域、３５・・・バック
ゲート領域電極取り出し用のＮ＋型拡散層、 １ ・・−Ｎ“ 型埋め込み層、 ２・・・島状の 型の埋め込みエピタキンヤル層。
Ｏ５Ｉ−ランジスタの平面パターンを示す図、第２図（
ａ）乃至（ｍ）は第１図中のＭＯＳトランジスタの形成
方法の一例を示す断面図、第３図は本発明の第２実施例
に係る横型のＰチャネルＭＯ３）ランジスタを示す断面
図、第４図は本発明の第３実施例に係る横型のＰチャネ
ルＭＯＳトランジスタを示す断面図、第５図（ａ）およ
び（ｂ）は従来の横型のＭＯＳ ＦＥＴの平面パター
ンおよびそのＢ−Ｂ線断面を示す図、第６図は第５図（
ｂ）の横型のＭＯＳ ＦＥＴに静電サージが入力した
場合のサージ電流の流れを示す図である。 １０・・・Ｎ−型半導体基板、１１・・・ドレイン領域
用のＰ型拡散層、１２・・・ドレイン領域電極取り出し
用のＰ＋型拡散層、ＣＨ・・・チャネル領域、１３・・
・チャネル領域・バックゲート領域用のＮ型拡散層、１
３′・・・バックゲート領域用のＮ型拡散層、１４・・
・ソース領域用のＰ＋型拡散層、１５・・・ゲート絶縁
膜、Ｇ・・・ゲート電極、Ｄ・・・ドレイン電極、Ｄ’
・・・ドレインコンタクト部、Ｓ−Ｂ・・・ソース・
バックゲート共通電極、Ｓ′・・・ソースコンタクト部
Ｂ ｔ ・・・バックゲートコンタクト部、１６・・
・層間絶縁膜、３０．４０・・・Ｐ−型半導体基板、３
１・・・深いＮ＋型型数散層３２・・・Ｎ＋型埋め込み
層、３３・・・島状のＮ−型エピタキシャル層、３４・
・・素子分離用のＰ＋型半導体領域、３５・・・バック
ゲート領域電極取り出し用のＮ＋型拡散層、 １ ・・−Ｎ“ 型埋め込み層、 ２・・・島状の 型の埋め込みエピタキンヤル層。
Claims (4)
- （１）横型ＭＯＳＦＥＴが形成された半導体装置におい
て、上記横型ＭＯＳＦＥＴは、 第１導電型の半導体基板の表面の一部に形成された第２
導電型のドレイン領域用の第１の不純物拡散層と、 この第１の不純物拡散層の領域内部に存在し、この第１
の不純物拡散層よりも基板表面から接合面までの深さ方
向の距離が浅く形成され、この第１の不純物拡散層より
高い不純物濃度を有する第２導電型のドレイン電極取り
出し用の第２の不純物拡散層と、 前記第１の不純物拡散層の外周の一部に接し、前記第１
の不純物拡散層および第２の不純物拡散層を取り囲むよ
うに前記半導体基板の表面の一部に形成され、上記半導
体基板より高い不純物濃度を有する第１導電型のバック
ゲート領域用の第３の不純物拡散層と、 この第３の不純物拡散層が前記第１の不純物拡散層に接
する領域内部に存在し、この第３の不純物拡散層よりも
基板表面から接合面までの深さ方向の距離が浅く形成さ
れ、前記第１の不純物拡散層より高い不純物濃度を有す
る第２導電型のソース領域用の第４の不純物拡散層と、 この第４の不純物拡散層と前記第１の不純物拡散層との
間の前記第３の不純物拡散層の表面のチャネル領域上に
ゲート絶縁膜を介して形成されたゲート電極と、 前記第２の不純物拡散層にコンタクトして形成されたド
レイン電極と、 前記第３の不純物拡散層および第４の不純物拡散層に共
通にコンタクトして形成されたソース・バックゲート共
通電極 とを具備することを特徴とする半導体装置。 - （２）請求項１記載の半導体装置において、前記半導体
基板はシリコン単結晶基板であり、前記ゲート絶縁膜は
二酸化シリコン膜であることを特徴とする半導体装置。 - （３）請求項１記載の半導体装置において、前記第１導
電型の半導体基板は、第２導電型の半導体基板上で、第
１導電型の半導体基板より高い不純物濃度を有する第１
導電型の半導体領域により囲まれていることを特徴とす
る半導体装置。 - （４）請求項３記載の半導体装置において、前記第２導
電型の半導体基板上には請求項１記載の素子とは別の素
子が形成されていることを特徴とする集積回路化された
半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2280202A JP2609753B2 (ja) | 1990-10-17 | 1990-10-17 | 半導体装置 |
| EP91117653A EP0481454B1 (en) | 1990-10-17 | 1991-10-16 | Lateral MOSFET and manufacturing method thereof |
| US07/777,004 US5306938A (en) | 1990-10-17 | 1991-10-16 | Lateral MOSFET |
| DE69128406T DE69128406T2 (de) | 1990-10-17 | 1991-10-16 | Lateraler MOSFET und Verfahren zur Herstellung |
| KR1019910018251A KR950009795B1 (ko) | 1990-10-17 | 1991-10-17 | 횡형 모스에프이티(MOSFET)와 이 횡형 모스에프이티(MOSFET)를 이용한 고브레이크다운전압 바이씨모스(Bi-CMOS) 트랜지스터장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2280202A JP2609753B2 (ja) | 1990-10-17 | 1990-10-17 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04154173A true JPH04154173A (ja) | 1992-05-27 |
| JP2609753B2 JP2609753B2 (ja) | 1997-05-14 |
Family
ID=17621734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2280202A Expired - Fee Related JP2609753B2 (ja) | 1990-10-17 | 1990-10-17 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5306938A (ja) |
| EP (1) | EP0481454B1 (ja) |
| JP (1) | JP2609753B2 (ja) |
| KR (1) | KR950009795B1 (ja) |
| DE (1) | DE69128406T2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020045513A (ko) * | 2000-12-07 | 2002-06-19 | 다카노 야스아키 | 반도체 장치와 그 제조 방법 |
| WO2005093842A1 (ja) * | 2004-03-26 | 2005-10-06 | Sanken Electric Co., Ltd. | 半導体装置 |
| JP2008159674A (ja) * | 2006-12-21 | 2008-07-10 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| JP2016526804A (ja) * | 2013-07-12 | 2016-09-05 | パワー・インテグレーションズ・インコーポレーテッド | 複数の注入層をもつ高電圧電界効果トランジスタ |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08115985A (ja) * | 1994-10-17 | 1996-05-07 | Nec Corp | 低雑音の半導体集積回路 |
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