WO2005093842A1 - 半導体装置 - Google Patents

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WO2005093842A1
WO2005093842A1 PCT/JP2005/003161 JP2005003161W WO2005093842A1 WO 2005093842 A1 WO2005093842 A1 WO 2005093842A1 JP 2005003161 W JP2005003161 W JP 2005003161W WO 2005093842 A1 WO2005093842 A1 WO 2005093842A1
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semiconductor
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PCT/JP2005/003161
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Akio Iwabuchi
Kazuya Aizawa
Original Assignee
Sanken Electric Co., Ltd.
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    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs

Definitions

  • the present invention relates to a semiconductor device, and more particularly, to a semiconductor device capable of improving a resistance to static electricity.
  • a knock gate electrode terminal and a ground electrode terminal are electrically short-circuited, for example, via a diffusion region forming a channel formation region or a ground region, and the knock gate electrode terminal is grounded.
  • the gate electrode terminal and the ground electrode terminal have the same potential (for example, Patent Document 1).
  • a high breakdown voltage lateral MOSFET is composed of a P- type semiconductor substrate, an N- type semiconductor region formed thereon by epitaxy and functioning as a drain region, and an upper P-type semiconductor functioning as a ground region.
  • the semiconductor device has a P + type semiconductor region formed in the region and functioning as a back gate contact region, and a second N + type semiconductor region formed in the P type semiconductor region and functioning as a region outside the source contour.
  • the first N + semiconductor region functioning as a drain contact region is formed in a surface region of the N- type semiconductor region functioning as a drain region.
  • the P-type semiconductor region functioning as a channel forming region is formed in an annular shape so as to surround the first N + semiconductor region.
  • the upper P-type semiconductor region is formed in an annular shape so as to surround the P-type semiconductor region.
  • the lower P-type semiconductor region is formed adjacent to the lower surface of the upper P-type semiconductor region.
  • a ground electrode is electrically connected to the upper P-type semiconductor region.
  • a knock gate electrode is electrically connected to the P + type semiconductor region functioning as a knock gate contact region.
  • a drain electrode is electrically connected to the first N + semiconductor region functioning as a drain contact region.
  • a source electrode is electrically connected to the second N + semiconductor region functioning as a source contact region.
  • a gate electrode is formed on the upper surface of the P-type semiconductor region disposed between the second N + -type semiconductor region functioning as the source contour region and the N--type semiconductor region via a gate insulating film.
  • Patent Document 1 JP-A-2000-260981
  • Patent Document 2 JP-A-8-330580
  • the above-mentioned high breakdown voltage lateral MOSFET has a problem that the gate insulating film, which has a relatively small resistance to static electricity applied to the drain electrode, may be broken.
  • the knock gate electrode also has an upper P-type semiconductor region and a lower P-type semiconductor region functioning as a ground region, an N-type semiconductor region functioning as a drain region, a P-type semiconductor region, A P + type semiconductor region that functions as a region outside the gate A positive potential is applied via a parasitic diode (parasitic transistor).
  • the P + type semiconductor region functioning as a knock gate contact region, the P type semiconductor region, the N ⁇ type semiconductor region, and the first N + type semiconductor region functioning as the drain contact region are formed.
  • a relatively large current flows through the path (current path 1), and a potential difference occurs in the lateral direction of the P-type semiconductor region.
  • a path (current path 2) composed of an upper P-type semiconductor region and a lower P-type semiconductor region, a P ⁇ type semiconductor substrate, an N ⁇ type semiconductor region, and a first N + semiconductor region
  • the current flowing through the current path 2 is smaller than the current flowing through the current path 1 due to the large lateral resistance of the P- type semiconductor substrate.
  • the present invention has been made in view of the above circumstances, and has as its object to provide a semiconductor device capable of improving the resistance to static electricity.
  • Another object of the present invention is to provide a semiconductor device capable of suppressing the breakdown of a gate insulating film.
  • a semiconductor device comprises:
  • a second semiconductor region of a second conductivity type formed on the first semiconductor region; a surface region of the second semiconductor region formed along an outer periphery of the second semiconductor region; A third semiconductor region of the first conductivity type having a higher impurity concentration than the semiconductor region;
  • a fourth semiconductor region of a first conductivity type formed to be adjacent to the lower surface of the third semiconductor region and having a higher impurity concentration than the first semiconductor region;
  • the fourth semiconductor region is formed in the first semiconductor region and the second semiconductor region, and is formed so as to extend toward the fifth semiconductor region more than the third semiconductor region.
  • the fourth semiconductor region is formed such that a potential difference between the control electrode and the fifth semiconductor region below the control electrode is reduced when negative static electricity is applied to the first electrode. May be done.
  • the fourth semiconductor region may face the fifth semiconductor region via the second semiconductor region.
  • the fourth semiconductor region may be formed to extend to the first electrode side more than the fifth semiconductor region.
  • a second conductivity type seventh semiconductor region having a higher impurity concentration than the second semiconductor region is further provided in a surface region of the second semiconductor region,
  • the seventh semiconductor region may be electrically connected to the first electrode.
  • the fifth semiconductor region may be formed in a closed ring so as to surround the seventh semiconductor region, and the third semiconductor region may be formed in a closed ring so as to surround the fifth semiconductor region.
  • An eighth semiconductor region of a first conductivity type which is formed in a surface region of the fifth semiconductor region and has a higher impurity concentration than the fifth semiconductor region, is further provided.
  • the eighth semiconductor region may be electrically connected to a back gate electrode.
  • a semiconductor device comprises:
  • a first conductivity type third semiconductor region formed in a surface region of the second semiconductor region along an outer periphery of the second semiconductor region and having a higher impurity concentration than the first semiconductor region.
  • a fourth semiconductor region of a first conductivity type formed to be adjacent to the lower surface of the third semiconductor region and having a higher impurity concentration than the first semiconductor region;
  • the projecting piece of the fourth semiconductor region has a small potential difference between the control electrode and the fifth semiconductor region below the control electrode when negative static electricity is applied to the first electrode. It may be formed as follows.
  • the upper surface of the projecting piece of the fourth semiconductor region may face the lower surface of the fifth semiconductor region.
  • a second conductivity type seventh semiconductor region having a higher impurity concentration than the second semiconductor region is further provided in a surface region of the second semiconductor region,
  • the seventh semiconductor region may be electrically connected to the first electrode.
  • An eighth semiconductor region of a first conductivity type which is formed in a surface region of the fifth semiconductor region and has a higher impurity concentration than the fifth semiconductor region, is further provided.
  • the eighth semiconductor region may be electrically connected to a back gate electrode.
  • the fifth semiconductor region includes a region including the sixth semiconductor region and the eighth semiconductor region and a region not including the sixth semiconductor region and the eighth semiconductor region. And may be formed apart from each other.
  • the fifth semiconductor region does not include the sixth semiconductor region and the eighth semiconductor region.
  • a projecting piece of the fourth semiconductor region may be formed below the region.
  • the projecting piece of the fourth semiconductor region may be formed to extend toward the first electrode from the fifth semiconductor region.
  • the projecting piece of the fourth semiconductor region may not be formed below a region of the fifth semiconductor region including the sixth semiconductor region and the eighth semiconductor region.
  • the fifth semiconductor region includes a region including the sixth semiconductor region and the eighth semiconductor region so as to surround the seventh semiconductor region, and a region including the sixth semiconductor region and the eighth semiconductor. Areas without areas are arranged alternately and spaced apart,
  • the third semiconductor region may be formed in a closed ring so as to surround the fifth semiconductor region.
  • a high-voltage resistance element may be provided.
  • the resistance to static electricity can be improved.
  • FIG. 1 is a sectional view of a semiconductor device according to a first embodiment.
  • FIG. 2 is a plan view of the semiconductor device according to the first embodiment.
  • FIG. 3 is a plan view of a semiconductor device according to a second embodiment.
  • FIG. 4 is an AO sectional view in FIG. 3.
  • FIG. 5 is a cross-sectional view of BO in FIG. 3.
  • FIG. 6 is a plan view of a semiconductor device according to a third embodiment.
  • the semiconductor device is a high-voltage lateral MOSFET (Metal Oxide Semiconductor).
  • FIGS. 1 and 2 are views showing a semiconductor device including a high-withstand-voltage lateral MOSFET according to a first embodiment of the present invention. Although a large number of semiconductor elements are formed on the semiconductor device, they are omitted in FIGS. 1 and 2.
  • the semiconductor device includes a P ⁇ type semiconductor substrate 15, an N ⁇ type semiconductor region 21, a first N + type semiconductor region 22,
  • the semiconductor device includes a semiconductor region 19, a P + type semiconductor region 12, a second N + type semiconductor region 23, an upper P type semiconductor region 13, and a lower P type semiconductor region 14.
  • the P- type semiconductor substrate 15 is formed of a P-type silicon semiconductor substrate formed by diffusing a P-type impurity such as boron (B) or gallium (Ga) of the first conductivity type. Have been.
  • the P-type semiconductor substrate 15 is not limited to silicon, and may be formed by diffusing boron or the like into gallium or the like.
  • the N ⁇ type semiconductor region 21 is formed on the surface of the P ⁇ type semiconductor substrate 15 by, for example, epitaxy.
  • the N ⁇ type semiconductor region 21 is of a second conductivity type, for example, phosphorus.
  • an N-type silicon semiconductor region including N-type impurities such as arsenic (As) is formed.
  • the N ⁇ type semiconductor region 21 is not limited to silicon, and may be composed of a compound such as gallium arsenide. This N ⁇ type semiconductor region 21 functions as a drain region.
  • the first N + type semiconductor region 22 is formed in a closed ring shape in the surface region of the N ⁇ type semiconductor region 21 functioning as a drain region.
  • the first N + type semiconductor region 22 may be formed in an island shape (island shape) such as a circular shape in the surface region of the N ⁇ type semiconductor region 21.
  • the first N + type semiconductor region 22 is composed of an N type semiconductor region containing N type impurities such as phosphorus (P) and arsenic (As), and has a higher N type impurity concentration than the N ⁇ type semiconductor region 21. I do.
  • the drain electrode 2 is electrically connected to the first N + type semiconductor region 22, and the first N + type semiconductor region 22 functions as a drain contact region.
  • the P-type semiconductor region 19 is formed in a closed ring on the surface region of the N ⁇ type semiconductor region 21 so as to surround the first N + type semiconductor region 22.
  • the P-type semiconductor region 19 is made of, for example, a P-type semiconductor formed by diffusing a P-type impurity such as boron (B) and gallium (Ga).
  • the P-type semiconductor region 19 has a higher P-type impurity concentration than the P-type semiconductor substrate 15. This P-type semiconductor region 19 functions as a channel formation region.
  • the P + type semiconductor region 12 is formed in a surface region of the P type semiconductor region 19.
  • the P + type semiconductor region 12 is composed of a P-type semiconductor formed by diffusing a P-type impurity such as boron (B) or gallium (Ga), and has a higher P-type impurity than the P-type semiconductor region 19 or the like. Has a concentration.
  • the back gate electrode 5 is electrically connected to the P + type semiconductor region 12, and the P + type semiconductor region 12 functions as a back gate contact region.
  • the second N + type semiconductor region 23 is formed in the surface region of the P type semiconductor region 19.
  • the second N + type semiconductor region 23 is made of an N type semiconductor including N type impurities such as phosphorus (P) and arsenic (As), and has a higher N type impurity concentration than the N ⁇ type semiconductor region 21.
  • the source electrode 4 is electrically connected to the second N + type semiconductor region 23, and the second N + type semiconductor region 23 functions as a source contact region.
  • the gate electrode 3 is formed via a gate insulating film 31 composed of a film, a silicon nitride film, or the like. When a voltage equal to or higher than the threshold voltage is applied to the gate electrode 3, a channel is formed.
  • the upper P-type semiconductor region 13 is formed so as to surround the P-type semiconductor region 19.
  • the upper P-type semiconductor region 13 is formed in the surface region of the N-type semiconductor region 21 (P-type semiconductor substrate 15), and is formed by diffusing P-type impurities such as boron (B) and gallium (Ga). Composed of P-type semiconductors. Upper P-type semiconductor region 13 has a higher P-type impurity concentration than P-type semiconductor substrate 15.
  • the ground electrode 1 is electrically connected to the upper P-type semiconductor region 13, and the upper P-type semiconductor region 13 functions as a ground region.
  • the lower P-type semiconductor region 14 is formed below the upper P-type semiconductor region 13 so that the upper surface thereof is in contact with the lower surface of the upper P-type semiconductor region 13.
  • the lower P-type semiconductor region 14 is formed so as to extend to the P-type semiconductor region 19 side from the upper P-type semiconductor region 13. That is, the lower P-type semiconductor region 14 is formed such that the downward force of the upper P-type semiconductor region 13 also extends toward the first N + type semiconductor region 22 (P-type semiconductor region 19).
  • the potential difference between the gate electrode 3 and the P-type semiconductor region 19 thereunder can be reduced in a state where negative static electricity is applied to the drain electrode 2.
  • the lower P-type semiconductor region 14 is formed such that the downward force of the upper P-type semiconductor region 13 also extends to below the P-type semiconductor region 19, and , P-type semiconductor region 19.
  • the lower P-type semiconductor region 14 is formed by, for example, buried diffusion.
  • the lower P-type semiconductor region 14 is formed by diffusing a P-type impurity such as boron (B) or gallium (Ga) into the surface region of the P-type semiconductor substrate 15 to form a region.
  • a P-type impurity such as boron (B) or gallium (Ga)
  • the N ⁇ type semiconductor region 21 is epitaxially grown on the semiconductor substrate 15, the P ⁇ type impurity is diffused to the N ⁇ type semiconductor region 21 side, so that the P ⁇ type semiconductor substrate 15 and the N ⁇ type semiconductor region 21 are diffused. Formed within.
  • the lower P-type semiconductor region 14 has a higher P-type impurity concentration than the P ⁇ -type semiconductor substrate 15.
  • the current path I-1 constituted by the P + -type semiconductor region 12, the P-type semiconductor region 19, the N ⁇ -type semiconductor region 21, and the first N + -type semiconductor region 22, and the upper P-type semiconductor A current flows through a current path I-2 including the region 13 and the lower P-type semiconductor region 14, the P-type semiconductor substrate 15, the N-type semiconductor region 21, and the first N + semiconductor region 22.
  • the lower P-type semiconductor region 14 extends to the P-type semiconductor region 19 side more than the upper P-type semiconductor region 13 (in the present embodiment, extends to below the P-type semiconductor region 19). ) Is formed.
  • the lower P-type semiconductor region 14 has a higher P-type impurity concentration than the P-type semiconductor substrate 15 and has a lower resistance than the P-type semiconductor substrate 15. Accordingly, the resistance value of the current path I-2 is reduced by the extent that the lower P-type semiconductor region 14 is extended, and negative static electricity is applied to the drain electrode 2 (positive potential is applied to the ground electrode 1). In this case, the current flowing in the current path I2 relatively increases, and conversely, the current flowing in the current path I1 relatively decreases. As a result, the potential difference between the gate electrode 3 and the P-type semiconductor region 19 below the gate electrode 3 decreases, and the breakdown of the gate insulating film 31 can be prevented.
  • the lower P-type semiconductor region 14 is formed so as to extend below the P-type semiconductor region 19!
  • the resistance value of I 2 is smaller than the resistance value of the current path I 1. Therefore, when negative static electricity is applied to the drain electrode 2, the current flowing through the current path I1 becomes relatively small, and the potential difference generated between the gate electrode 3 and the P-type semiconductor region 19 thereunder is reduced. Become smaller. As a result, the breakdown of the gate insulating film 31 can be favorably suppressed. In addition, the resistance to negative static electricity can be improved without changing various characteristics such as the size and withstand voltage of other elements.
  • FIG. 3 is a plan view of a semiconductor device including a high-withstand-voltage lateral MOSFET according to a second embodiment of the present invention.
  • FIG. 4 is a cross-sectional view of AO in FIG. 3
  • FIG. 5 is a cross-sectional view of BO in FIG.
  • the difference between the semiconductor device according to the present embodiment and the semiconductor device according to the first embodiment is that there are two types of P-type semiconductor regions 19 and that the shape of the lower P-type semiconductor region 14 is correspondingly different. A detailed description of portions having the same configuration as in the first embodiment will be omitted.
  • the first N + type semiconductor region 22 is formed in a closed ring around the point O so as to surround the first N + type semiconductor region 22.
  • the P-type semiconductor regions 19a and 19b are formed alternately and intermittently.
  • the lower P-type semiconductor region 14 is formed in a closed annular shape and includes a plurality of projecting pieces 14a.
  • the upper P-type semiconductor region 13 is formed in a closed ring shape so as to surround the first N + type semiconductor region 22 and the P-type semiconductor regions 19a and 19b.
  • the first N + type semiconductor region 22 may be formed in the surface region of the N ⁇ type semiconductor region 21 in an island shape (a land shape) such as a circular shape.
  • the protrusion 14a of the lower P-type semiconductor region 14 is formed below the P-type semiconductor region 19a, but is not formed below the P-type semiconductor region 19b. Therefore, the P-type semiconductor region
  • the P-type semiconductor region 19a has, in its surface region, a P + type semiconductor region 12 functioning as a knock gate contact region of the first embodiment, and a source contact region. No functioning second N + semiconductor region 23 is provided. Further, the side surface of the P-type semiconductor region 19a is formed to be adjacent to the upper P-type semiconductor region 13. Further, the lower surface of the P-type semiconductor region 19a is in contact with the upper surface of the projecting piece 14a of the lower P-type semiconductor region 14.
  • the P-type semiconductor region 19b is different from the P + -type semiconductor region 12 functioning as the region outside the back gate contour, similarly to the first embodiment.
  • a second N + type semiconductor region 23 functioning as a source contact region, and is formed so as to be separated from the upper P-type semiconductor region 13.
  • the lower P-type semiconductor region 14 is not formed below the P-type semiconductor region 19b.
  • the protruding piece 14 a of the lower P-type semiconductor region 14 is formed so as to extend more toward the drain electrode 2 (the first N + type semiconductor region 22) than the upper P-type semiconductor region 13.
  • the P-type semiconductor region 19 is extended so that the extended end of the protruding piece 14a projects beyond the end of the P-type semiconductor region 19 on the drain electrode 2 side.
  • the portion 14b of the lower P-type semiconductor region 14 where the protruding portion 14a is not formed is formed so as not to extend toward the drain electrode 2 side than the protruding portion 14a, and in this embodiment, the upper P-type It is formed almost similarly to the semiconductor region 13.
  • the projecting piece 14a of the lower P-type semiconductor region 14 is formed below the P-type semiconductor region 19a, the projecting portion 14a is formed in the same manner as in the first embodiment.
  • the resistance value of the current path I2 is reduced by the extension of the one part 14a. Therefore, when negative static electricity is applied to the drain electrode 2 (positive potential is applied to the ground electrode 1), the current flowing in the current path I2 relatively increases, and conversely, the current flowing in the current path I1 is increased. The flowing current decreases relatively. As a result, the potential difference between the gate electrode 3 and the P-type semiconductor region 19 below the gate electrode 3 becomes small, and the breakdown of the gate insulating film 31 can be prevented.
  • the resistance value of the current path 2 can be further reduced.
  • the resistance value of the current path I2 is It becomes smaller than the resistance value of path I1.
  • the current flowing through the current path 1 becomes relatively small, and the potential difference between the gate electrode 3 and the P-type semiconductor region 19 thereunder is reduced. Becomes smaller.
  • the breakdown of the gate insulating film 31 can be favorably suppressed.
  • lower P-type semiconductor region 14 can be formed thicker, the resistance value of current path 2 can be further reduced, and gate insulating film 31 is broken. Can be further suppressed.
  • lower P-type semiconductor region 14 is formed below P-type semiconductor region 19b, so that high breakdown voltage design and the like can be easily performed. it can.
  • FIG. 6 shows a semiconductor device having a high breakdown voltage lateral MOSFET according to a third embodiment of the present invention. It is a top view of an apparatus. Although a large number of semiconductor elements are formed on the semiconductor device in this embodiment, as in the first embodiment, they are omitted in FIG.
  • the difference between the semiconductor device according to the present embodiment and the semiconductor device according to the second embodiment is that a high-voltage resistance element is provided. Detailed description of portions having the same configuration as that of the second embodiment will be omitted.
  • a cutout portion 13a is provided in a part of upper P-type semiconductor region 13, and a drain region is formed through cutout portion 13a.
  • the N ⁇ type semiconductor region 121 is formed in a band shape on the outer peripheral side of the upper P type semiconductor region 13. Further, an N + type semiconductor region 125 is formed at the terminal portion of the N ⁇ type semiconductor region 121 formed in a band shape.
  • the N ⁇ -type semiconductor region 121 formed in a band shape is surrounded by the upper P-type semiconductor region 113 and functions as a high-voltage resistance element.
  • the projecting piece 14a of the lower P-type semiconductor region 14 is formed below the P-type semiconductor region 19a, similar to the second embodiment, The destruction of the gate insulating film 31 can be prevented.
  • the N ⁇ type semiconductor region 121 can function as a high-voltage resistance element.
  • the third embodiment in addition to the effects of the second embodiment, it can be combined with a high-voltage resistance element.
  • the resistance value of the force current path I 2 formed so that the lower P-type semiconductor region 14 extends below the P-type semiconductor region 19 is the current path I 1
  • the resistance value is smaller than the resistance value, it may be formed so as to extend more toward the P-type semiconductor region 19 than the upper P-type semiconductor region 13.
  • the potential difference between the gate electrode 3 and the P-type semiconductor region 19 thereunder is reduced, and the breakdown of the gate insulating film 31 can be prevented.
  • the lower P-type semiconductor region 14 on the first N + type semiconductor region 22 side (drain electrode 2 side) End of Is preferably extended to the drain electrode 2 side from the center of the P-type semiconductor region 19 functioning as a channel forming region.
  • the end of the lower P-type semiconductor region 14 on the side of the drain electrode 2 is extended so as to be located closer to the drain electrode 2 than the end of the P-type semiconductor region 19 on the side of the drain electrode.
  • the extended end of the lower P-type semiconductor region 14 protrudes 2 / zm or more, preferably 10 / zm or more from the end of the P-type semiconductor region 19 on the drain electrode 2 side. Thus, it is preferable to extend to the drain electrode 2 side.
  • the P-type semiconductor region 19a is formed on the projection 14a of the lower P-type semiconductor region 14, but the projection 14a A configuration in which the P-type semiconductor region 19a is not formed on the upper side may be employed. Also, the projecting piece 14a may be formed below the P-type semiconductor region 19a via the N-type semiconductor region 21.
  • the portion 14b of the lower P-type semiconductor region 14 where the projecting piece 14a is not formed is formed almost in the same manner as the upper P-type semiconductor region 13. Then, V is formed so that it does not extend to the drain electrode 2 side than the protruding portion 14a!
  • the portion 14b of the lower P-type semiconductor region 14 where the protruding piece portion 14a is not formed may be extended so that its end is closer to the drain electrode 2 than the center of the P-type semiconductor region 19. No.
  • the N- type semiconductor region 21 is formed by an epitaxy growth method
  • the P-type semiconductor region 19 is formed by diffusing a P-type impurity. If so, it may be formed by another method.
  • the present invention has been described by taking as an example the case where the semiconductor substrate as the first semiconductor region is the P- type semiconductor substrate 15, but may be an N-type semiconductor substrate. In this case, the conductivity type of each semiconductor region is configured to be opposite.
  • the present invention is useful for a semiconductor device, particularly, a semiconductor device having a high breakdown voltage lateral MOSFET.

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Abstract

　Ｐ−型半導体基板（１５）と、Ｐ−型半導体基板（１５）上に形成されるＮ−型半導体領域（２１）と、Ｎ−型半導体領域（２１）の表面領域に形成され、接地電極（１）に電気的に接続される上側Ｐ型半導体領域（１３）と、上側Ｐ型半導体領域（１３）の下に形成される下側Ｐ型半導体領域（１４）と、ドレイン電極（２）に電気的に接続される第１Ｎ＋型半導体領域（２２）と、チャネル形成領域として機能するＰ型半導体領域（１９）と、バックゲート電極（５）に電気的に接続されるＰ＋型半導体領域（１２）と、ソース電極（４）に電気的に接続される第２Ｎ＋型半導体領域（２３）と、Ｐ型半導体領域（１９）の上にゲート電極（３）及びゲート絶縁膜（３１）を備える半導体装置であって、下側Ｐ型半導体装置（１４）は、第１Ｎ＋型半導体領域（２２）側に延伸されている。

Description

明 細 書
半導体装置
技術分野
[0001] 本発明は、半導体装置に関し、詳しくは、静電気に対する耐量を向上させることが できる半導体装置に関する。
背景技術
[0002] 一般的な高而圧横型 MOSFET(Metal Oxide Semiconductor Field Effect
Transistor)を備える半導体装置では、ノ ックゲート電極端子と接地用電極端子 (ダラ ンド電極端子)とを、例えば、チャネル形成用領域や接地領域を構成する拡散領域 を介して電気的に短絡し、ノ ックゲート電極端子と接地用電極端子とを同一電位とし ている（例えば、特許文献 1)。
[0003] しかし、上述の技術にぉ 、て、ノ ックゲート電極端子に対して、接地用電極端子と は異なる電圧を印力 tlしたい場合がある。このような場合、バックゲート領域と接地領域 とを電気的に分離して形成させる必要がある。そこで、ノ ックゲート領域と接地領域と を電気的に分離して形成した高耐圧横型 MOSFETを備えた半導体装置が提案さ れて 、る（例えば、特許文献 2)。
[0004] 高耐圧横型 MOSFETは、 P—型半導体基板と、この上にェピタキシャル成長によつ て形成されたドレイン領域として機能する N—型半導体領域と、接地領域として機能す る上側 P型半導体領域及び下側 P型半導体領域と、チャネル形成用領域として機能 する P型半導体領域と、 N—型半導体領域内に形成されてドレインコンタクト領域とし て機能する第 1N+半導体領域と、 P型半導体領域内に形成されてバックゲートコンタ タト領域として機能する P+型半導体領域と、 P型半導体領域内に形成されて、ソース コンタ外領域として機能する第 2N+型半導体領域と、を有している。
[0005] ドレインコンタクト領域として機能する第 1N+半導体領域は、ドレイン領域として機 能する N—型半導体領域の表面領域に形成されている。
チャネル形成用領域として機能する P型半導体領域は、第 1N+半導体領域を包囲 するように環状に形成されて ヽる。 上側 P型半導体領域は、 P型半導体領域を包囲するように環状に形成されて!ヽる。 また、下側 P型半導体領域は、上側 P型半導体領域の下面に隣接するように形成さ れている。
[0006] 上側 P型半導体領域には接地電極が電気的に接続されて!、る。
ノックゲートコンタクト領域として機能する P+型半導体領域には、ノ ックゲート電極 が電気的に接続されている。
ドレインコンタクト領域として機能する第 1N+半導体領域には、ドレイン電極が電気 的に接続されている。
ソースコンタクト領域として機能する第 2N+半導体領域には、ソース電極が電気的 に接続されている。
また、ソースコンタ外領域として機能する第 2N+型半導体領域と N—型半導体領域 との間に配置された P型半導体領域の上面には、ゲート絶縁膜を介してゲート電極 が形成されている。
特許文献 1：特開 2000-260981号公報
特許文献 2：特開平 8— 330580号公報
発明の開示
発明が解決しょうとする課題
[0007] しかし、上述の高耐圧横型 MOSFETは、ドレイン電極に印加された静電気に対す る耐量が比較的小さぐゲート絶縁膜が破壊されてしまうことがあるという問題点があ る。
このゲート絶縁膜の破壊は、以下に述べるメカニズムによって生じると考えられる。
[0008] ドレイン電極に負の静電気が印加されると、換言すれば、接地電極に比較的高い 正の電位が印加されると、接地領域として機能する上側 P型半導体領域及び下側 P 型半導体領域とドレイン領域として機能する N—型半導体領域とによって形成される 寄生ダイオードを介してゲート電極に正電位が印加される。
[0009] また、ノックゲート電極にも、接地領域として機能する上側 P型半導体領域及び下 側 P型半導体領域と、ドレイン領域として機能する N—型半導体領域と、 P型半導体領 域と、ノ ックゲートコンタ外領域として機能する P+型半導体領域と、によって構成さ れる寄生ダイオード (寄生トランジスタ）を介して、正電位が印加される。
[0010] これにより、ノ ックゲートコンタクト領域として機能する P+型半導体領域と、 P型半導 体領域と、 N—型半導体領域と、ドレインコンタクト領域として機能する第 1N+型半導 体領域と、によって構成される経路 (電流経路 1)に比較的大きな電流が流れ、 P型半 導体領域の横方向に電位差が生じる。
[0011] 一方、上側 P型半導体領域及び下側 P型半導体領域と、 P—型半導体基板と、 N—型 半導体領域と、第 1N+半導体領域と、から構成される経路 (電流経路 2)にも電流が 流れるが、 P—型半導体基板の横方向の抵抗値が大きいため、電流経路 2に流れる電 流は電流経路 1に流れる電流と比較して少な 、。
[0012] この結果、ゲート電極と、その下の P型半導体領域との間に電位差が生じ、この電 位差がゲート絶縁膜の破壊耐量を超えるとゲート絶縁膜の破壊に至る。すなわち、ゲ ート絶縁膜の破壊は、電流経路 2の抵抗値が電流経路 1の抵抗値と比較して大きい ことに帰因すると考えられる。
[0013] 本発明は、上記実情に鑑みてなされたものであり、静電気に対する耐量を向上させ ることができる半導体装置を提供することを目的とする。
また、本発明は、ゲート絶縁膜の破壊を抑制することができる半導体装置を提供す ることを目的とする。
課題を解決するための手段
[0014] 上記目的を達成するため、本発明の第 1の観点に係る半導体装置は、
第 1導電型の第 1半導体領域と、
前記第 1半導体領域上に形成された第 2導電型の第 2半導体領域と、 前記第 2半導体領域の表面領域に、該第 2半導体領域の外周に沿うように形成さ れ、且つ前記第 1半導体領域よりも不純物濃度の高い第 1導電型の第 3半導体領域 と、
前記第 3半導体領域の下面に隣接するように形成され、且つ前記第 1半導体領域 よりも不純物濃度の高い第 1導電型の第 4半導体領域と、
前記第 2半導体領域の表面領域に形成された第 1導電型の第 5半導体領域と、 前記第 5半導体領域の表面領域に形成された第 2導電型の第 6半導体領域と、 前記第 2半導体領域に電気的に接続された第 1の電極と、
前記第 6半導体領域に電気的に接続された第 2の電極と、
前記第 5半導体領域上に絶縁膜を介して配置された制御電極と、
を備え、
前記第 4半導体領域は、前記第 1半導体領域及び前記第 2半導体領域内に形成さ れ、前記第 3半導体領域よりも前記第 5半導体領域側に延伸するように形成されてい る、ことを特徴とする。
[0015] 前記第 4半導体領域は、前記第 1の電極に負の静電気が印加された状態で、前記 制御電極と該制御電極の下方の前記第 5半導体領域との電位差が小さくなるように 形成されてもよい。
[0016] 前記第 4半導体領域は、前記第 2半導体領域を介して、前記第 5半導体領域と対 向してもよい。
[0017] 前記第 4半導体領域は、前記第 5半導体領域よりも前記第 1の電極側に延伸するよ うに形成されてもよい。
[0018] 前記第 2半導体領域の表面領域に、該第 2半導体領域よりも高 、不純物濃度を有 する第 2導電型の第 7半導体領域をさらに備え、
前記第 7半導体領域は前記第 1の電極に電気的に接続されてもよい。
[0019] 前記第 5半導体領域は、前記第 7半導体領域を包囲するように閉環状に形成され、 前記第 3半導体領域は、前記第 5半導体領域を囲むように閉環状に形成されてもよ い。
[0020] 前記第 5半導体領域の表面領域に形成され、且つ前記第 5半導体領域よりも不純 物濃度の高い第 1導電型の第 8半導体領域をさらに備え、
前記第 8半導体領域はバックゲート電極に電気的に接続されてもよい。
[0021] 上記目的を達成するため、本発明の第 2の観点に係る半導体装置は、
第 1導電型の第 1半導体領域と、
前記第 1半導体領域上に形成された第 2導電型の第 2半導体領域と、
前記第 2半導体領域の表面領域に、該第 2半導体領域の外周に沿うように形成さ れ、且つ前記第 1半導体領域よりも不純物濃度の高い第 1導電型の第 3半導体領域 と、
前記第 3半導体領域の下面に隣接するように形成され、且つ前記第 1半導体領域 よりも不純物濃度の高い第 1導電型の第 4半導体領域と、
前記第 2半導体領域の表面領域に形成された第 1導電型の第 5半導体領域と、 前記第 5半導体領域の表面領域に形成された第 2導電型の第 6半導体領域と、 前記第 2半導体領域に電気的に接続された第 1の電極と、
前記第 6半導体領域に電気的に接続された第 2の電極と、
前記第 5半導体領域上に絶縁膜を介して配置された制御電極と、
を備え、
前記第 4半導体領域は、前記第 1半導体領域及び前記第 2半導体領域内に形成さ れ、前記第 3半導体領域よりも第 1の電極側に延伸するように形成されている突片部 と、前記突片部よりも第 1の電極側に延伸しないように形成されている部分と、を備え ることを特徴とする。
[0022] 前記第 4半導体領域の突片部は、前記第 1の電極に負の静電気が印加された状態 で、前記制御電極と該制御電極の下方の前記第 5半導体領域との電位差が小さくな るように形成されてもよい。
[0023] 前記第 4半導体領域の突片部の上面は、前記第 5半導体領域の下面と対向しても よい。
[0024] 前記第 2半導体領域の表面領域に、該第 2半導体領域よりも高 、不純物濃度を有 する第 2導電型の第 7半導体領域をさらに備え、
前記第 7半導体領域は前記第 1の電極に電気的に接続されてもよい。
[0025] 前記第 5半導体領域の表面領域に形成され、且つ前記第 5半導体領域よりも不純 物濃度の高い第 1導電型の第 8半導体領域をさらに備え、
前記第 8半導体領域はバックゲート電極に電気的に接続されてもよい。
[0026] 前記第 5半導体領域は、前記第 6半導体領域及び前記第 8半導体領域を備える領 域と、前記第 6半導体領域及び前記第 8半導体領域を備えない領域とを有し、両者 は交互に且つ離間して形成されてもよい。
[0027] 前記第 5半導体領域の前記第 6半導体領域及び前記第 8半導体領域を備えない 領域の下部には、前記第 4半導体領域の突片部が形成されてもよい。
[0028] 前記第 4半導体領域の突片部は、前記第 5半導体領域よりも前記第 1の電極側に 延伸するように形成されてもょ ヽ。
[0029] 前記第 5半導体領域の前記第 6半導体領域及び前記第 8半導体領域を備える領 域の下部には、前記第 4半導体領域の突片部が形成されていなくてもよい。
[0030] 前記第 5半導体領域は、前記第 7半導体領域を包囲するように、前記第 6半導体領 域及び前記第 8半導体領域を備える領域と、前記第 6半導体領域及び前記第 8半導 体領域を備えない領域とが交互に且つ離間して配置され、
前記第 3半導体領域は、前記第 5半導体領域を囲むように閉環状に形成されてもよ い。
[0031] さらに、高圧抵抗素子を備えてもよい。
発明の効果
[0032] 本発明によれば、静電気に対する耐量を向上させることができる。
図面の簡単な説明
[0033] [図 1]第 1の実施の形態における半導体装置の断面図である。
[図 2]第 1の実施の形態における半導体装置の平面図である。
[図 3]第 2の実施の形態における半導体装置の平面図である。
[図 4]図 3における AO断面図である。
[図 5]図 3における BO断面図である。
[図 6]第 3の実施の形態における半導体装置の平面図である。
符号の説明
[0034] 1 接地電極
2 ドレイン電極
3 ゲート電極
4 ソース電極
5 バックゲート電極
12 P+型半導体領域
13 上側 P型半導体領域 14 下側 P型半導体領域
14a 突片部
15 P—型半導体基板
19 P型半導体領域
19a P型半導体領域
19b P型半導体領域
21 N—型半導体領域
22 第 1N+型半導体領域
23 第 2N+型半導体領域
31 ゲート絶縁膜
発明を実施するための最良の形態
[0035] 以下、本発明の実施の形態に力かる半導体装置について説明する。本実施の形 態では、半導体装置として、高耐圧横型 MOSFET(Metal Oxide Semiconductor
Field Effect Transistor)を備える半導体装置の場合を例に、図を参照して説明する。
[0036] (第 1の実施の形態）
図 1及び図 2は、本発明の第 1の実施の形態に係る高耐圧横型 MOSFETを備える 半導体装置を示す図である。なお、半導体装置上には、多数の半導体素子が形成さ れているが、図 1及び図 2では、それらを省略している。
[0037] 図 1及び図 2に示すように、本実施の形態に係る半導体装置は、 P—型半導体基板 1 5と、 N—型半導体領域 21と、第 1N+型半導体領域 22と、 P型半導体領域 19と、 P+ 型半導体領域 12と、第 2N+型半導体領域 23と、上側 P型半導体領域 13と、下側 P 型半導体領域 14とを備えて ヽる。
[0038] P—型半導体基板 15は、第 1導電型、例えば、ホウ素（B)、ガリウム (Ga)等の P型不 純物を拡散して形成された、 P型のシリコン半導体基板から構成されている。なお、 P —型半導体基板 15は、シリコンに限らず、ガリウムなどにホウ素等を拡散させてもよい
[0039] N—型半導体領域 21は、 P—型半導体基板 15の表面上に、例えば、ェピタキシャル 成長によって形成されている。 N—型半導体領域 21は、第 2導電型、例えば、リン ） 、ヒ素 (As)等の N型不純物を含む、 N型のシリコン半導体領域力も構成されている。 なお、 N—型半導体領域 21は、シリコンに限らず、ガリウムーヒ素等の化合物カゝら構成 されていてもよい。この N—型半導体領域 21は、ドレイン領域として機能する。
[0040] 第 1N+型半導体領域 22は、図 2に示すように、ドレイン領域として機能する N—型半 導体領域 21の表面領域に閉環状に形成されている。なお、第 1N+型半導体領域 2 2は、 N—型半導体領域 21の表面領域に、平面形状が円形等の島状 (アイランド状） に形成されていてもよい。
第 1N+型半導体領域 22は、例えば、リン (P)、ヒ素 (As)等の N型不純物を含む、 N型の半導体領域から構成され、 N—型半導体領域 21より高い N型不純物濃度を有 する。 第 1N+型半導体領域 22にはドレイン電極 2が電気的に接続されており、第 1 N+型半導体領域 22は、ドレインコンタクト領域として機能する。
[0041] P型半導体領域 19は、 N—型半導体領域 21の表面領域に、第 1N+型半導体領域 2 2を包囲するように閉環状に形成されている。 P型半導体領域 19は、例えば、ホウ素（ B)、ガリウム (Ga)等の P型不純物を拡散して形成された、 P型半導体から構成されて いる。 P型半導体領域 19は、 P—型半導体基板 15より高い P型不純物濃度を有する。 この P型半導体領域 19は、チャネル形成用領域として機能する。
[0042] P+型半導体領域 12は、 P型半導体領域 19の表面領域に形成されている。 P+型半 導体領域 12は、例えば、ホウ素（B)、ガリウム (Ga)等の P型不純物を拡散して形成さ れた P型半導体から構成され、 P型半導体領域 19等より高い P型不純物濃度を有す る。 P+型半導体領域 12にはバックゲート電極 5が電気的に接続されており、 P+型半 導体領域 12は、バックゲートコンタクト領域として機能する。
[0043] 第 2N+型半導体領域 23は、 P型半導体領域 19の表面領域に形成されている。第 2N+型半導体領域 23は、例えば、リン (P)、ヒ素 (As)等の N型不純物を含む、 N型 の半導体から構成され、 N—型半導体領域 21より高い N型不純物濃度を有する。第 2 N+型半導体領域 23にはソース電極 4が電気的に接続されており、第 2N+型半導体 領域 23は、ソースコンタクト領域として機能する。
[0044] ソースコンタクト領域として機能する第 2N+型半導体領域 23と、 N—型半導体領域 2 1との間に配置された、環状の P型半導体領域 19の上面には、例えば、シリコン酸ィ匕 膜、シリコン窒化膜等カゝら構成されるゲート絶縁膜 31を介して、ゲート電極 3が形成さ れている。そして、ゲート電極 3に閾値電圧以上の電圧が印加されると、チャネルが 形成される。
[0045] 上側 P型半導体領域 13は、 P型半導体領域 19を包囲するように形成されている。
上側 P型半導体領域 13は、 N—型半導体領域 21 (P—型半導体基板 15)の表面領域 に形成され、例えば、ホウ素（B)、ガリウム (Ga)等の P型不純物を拡散して形成され た、 P型半導体から構成される。上側 P型半導体領域 13は、 P—型半導体基板 15より 高い P型不純物濃度を有する。上側 P型半導体領域 13には接地電極 1が電気的に 接続されており、上側 P型半導体領域 13は、接地領域として機能する。
[0046] 下側 P型半導体領域 14は、その上面が、上側 P型半導体領域 13の下面に接する ように、上側 P型半導体領域 13の下に形成されている。また、下側 P型半導体領域 1 4は、上側 P型半導体領域 13よりも P型半導体領域 19側に延伸するように形成され ている。すなわち、下側 P型半導体領域 14は、上側 P型半導体領域 13の下力も第 1 N+型半導体領域 22 (P型半導体領域 19)側に向かって、延伸するように形成されて いる。これにより、後述するように、ドレイン電極 2に負の静電気が印加された状態で、 ゲート電極 3と、その下の P型半導体領域 19との電位差を小さくすることができる。本 実施の形態では、下側 P型半導体領域 14は、上側 P型半導体領域 13の下力も P型 半導体領域 19の下まで延伸するように形成されており、 N—型半導体領域 21を介し て、 P型半導体領域 19と対向している。
[0047] 下側 P型半導体領域 14は、例えば、埋め込み拡散等により形成されて!、る。下側 P 型半導体領域 14は、 P—型半導体基板 15の表面領域に、例えば、ホウ素 (B)、ガリウ ム (Ga)等の P型不純物を拡散させ、領域を形成した後、 P—型半導体基板 15上に N— 型半導体領域 21をェピタキシャル成長させた際に、 P型不純物が N—型半導体領域 21側に拡散させることによって、 P—型半導体基板 15及び N—型半導体領域 21内に 形成される。また、下側 P型半導体領域 14は、 P—型半導体基板 15より高い P型不純 物濃度を有する。
[0048] このような半導体装置において、ドレイン電極 2に負の静電気が印加される、換言 すれば、接地電極 1に正の電位が印加されると、図 1に示すように、寄生ダイオード D plを介して、ゲート電極 3に正電位が負荷される。また、ノックゲート電極 5にも、図 1 に示すように、寄生ダイオード Dp2を介して、正電位が負荷される。
[0049] これにより、 P+型半導体領域 12と、 P型半導体領域 19と、 N—型半導体領域 21と、 第 1N+型半導体領域 22によって構成される電流経路 I - 1、及び、上側 P型半導体領 域 13及び下側 P型半導体領域 14と、 P—型半導体基板 15と、 N—型半導体領域 21と 、第 1N+半導体領域 22とから構成される電流経路 I - 2に電流が流れる。
[0050] ここで、下側 P型半導体領域 14が上側 P型半導体領域 13よりも P型半導体領域 19 側に延伸するように (本実施の形態では、 P型半導体領域 19の下まで延伸するように )形成されている。また、下側 P型半導体領域 14は、 P—型半導体基板 15と比較して P 型不純物濃度が高ぐその抵抗値が P—型半導体基板 15の抵抗値より低い。従って、 下側 P型半導体領域 14が延伸した分だけ、電流経路 I - 2の抵抗値が低くなり、ドレイ ン電極 2に負の静電気が印加 (接地電極 1に正電位が印カロ）された場合に、電流経 路 I 2に流れる電流が相対的に増加し、反対に電流経路 I 1に流れる電流が相対 的に減少する。結果として、ゲート電極 3と、その下の P型半導体領域 19との電位差 力 、さくなり、ゲート絶縁膜 31の破壊を防止することができる。
[0051] 以上、説明したように、第 1の実施の形態によれば、下側 P型半導体領域 14が P型 半導体領域 19の下まで延伸するように形成されて!、るので、電流経路 I 2の抵抗値 力 電流経路 I 1の抵抗値よりも小さくなる。このため、ドレイン電極 2に負の静電気 が印加された際、電流経路 I 1を流れる電流が相対的に小さくなり、ゲート電極 3とそ の下の P型半導体領域 19との間に生じる電位差が小さくなる。この結果、ゲート絶縁 膜 31の破壊を良好に抑制することができる。また、他の素子の大きさ、耐圧などの諸 特性を変えることなぐ負の静電気に対する耐量を向上させることができる。
[0052] (第 2の実施の形態）
図 3は、本発明の第 2の実施の形態に係る高耐圧横型 MOSFETを備える半導体 装置の平面図である。図 4は図 3の AO断面図であり、図 5は図 3の BO断面図である 。なお、本実施の形態においても、第 1の実施の形態と同様に、半導体装置上には 多数の半導体素子が形成されているが、図 3—図 5では、それらを省略している。
[0053] 本実施の形態に係る半導体装置と第 1の実施の形態に係る半導体装置との相違 点は、 P型半導体領域 19が 2種類存在する点と、これに対応して下側 P型半導体領 域 14の形状が異なる点とがある。第 1の実施の形態と同様の構成を採る部分に関す る詳細な説明は省略する。
[0054] 図 3に示すように、本実施の形態に係る半導体装置は、点 Oを中心として第 1N+型 半導体領域 22が閉環状に形成されており、この第 1N+型半導体領域 22を取り囲む ように、 P型半導体領域 19aと P型半導体領域 19bとが、交互に、且つ、間欠的に形 成されている。下側 P型半導体領域 14は、閉環状に形成され、複数の突片部 14aを 備えている。また、上側 P型半導体領域 13は、第 1N+型半導体領域 22と、 P型半導 体領域 19a及び 19bとを包囲するように閉環状に形成されている。なお、第 1N+型半 導体領域 22は、 N—型半導体領域 21の表面領域に、平面形状が円形等の島状 (ァ ィランド状）に形成されていてもよい。
[0055] 下側 P型半導体領域 14の突片部 14aは、 P型半導体領域 19aの下側に形成されて いるが、 P型半導体領域 19bの下側には形成されていない。従って、 P型半導体領域
19bと、下側 P型半導体領域 14の突片部 14aとは、交互に配置され、上方から見た 状態で、両者は重なり合わない構造となる。
[0056] 図 4に示すように、 P型半導体領域 19aは、その表面領域に、第 1の実施の形態の ノ ックゲートコンタクト領域として機能する P+型半導体領域 12と、ソースコンタクト領 域として機能する第 2N+型半導体領域 23とを備えていない。また、 P型半導体領域 19aの側面は上側 P型半導体領域 13に隣接するように形成されている。さらに、 P型 半導体領域 19aは、その下面が、下側 P型半導体領域 14の突片部 14aの上面と接し ている。
[0057] 図 5に示すように、 P型半導体領域 19bは、 P型半導体領域 19aと異なり、第 1の実 施の形態と同様に、バックゲートコンタ外領域として機能する P+型半導体領域 12と 、ソースコンタクト領域として機能する第 2N+型半導体領域 23とを備えており、上側 P 型半導体領域 13から離間するように形成されている。また、 P型半導体領域 19aと異 なり、 P型半導体領域 19bの下側には下側 P型半導体領域 14が形成されていない。
[0058] 下側 P型半導体領域 14の突片部 14aは、上側 P型半導体領域 13よりもドレイン電 極 2 (第 1N+型半導体領域 22)側に延伸するように形成されて!ヽる。本実施の形態で は、突片部 14aの延伸させた端部が、 P型半導体領域 19のドレイン電極 2側の端部 よりも突出するように延伸されている。また、下側 P型半導体領域 14の突片部 14aが 形成されていない部分 14bは、突片部 14aよりもドレイン電極 2側に延伸しないように 形成され、本実施の形態では、上側 P型半導体領域 13とほぼ同様に形成されている
[0059] このような半導体装置において、 P型半導体領域 19aの下側に下側 P型半導体領 域 14の突片部 14aが形成されているので、第 1の実施の形態と同様に、突片部 14a が延伸した分だけ電流経路 I 2の抵抗値が低下する。このため、ドレイン電極 2に負 の静電気が印加 (接地電極 1に正電位が印カロ）された場合に、電流経路 I 2に流れ る電流が相対的に増加し、反対に電流経路 I 1に流れる電流が相対的に減少する。 結果として、ゲート電極 3と、その下の P型半導体領域 19との電位差が小さくなり、ゲ ート絶縁膜 31の破壊を防止することができる。
特に、本実施の形態においては、下側 P型半導体領域 14を厚く形成することがで きるので、電流経路ト 2の抵抗値をより小さくすることができる。
[0060] 以上、説明したように、第 2の実施の形態によれば、 P型半導体領域 19aの下側に 突片部 14aが形成されているので、電流経路 I 2の抵抗値が、電流経路 I 1の抵抗 値よりも小さくなる。このため、ドレイン電極 2に負の静電気が印加された際、電流経 路ト 1を流れる電流が相対的に小さくなり、ゲート電極 3とその下の P型半導体領域 1 9との間に生じる電位差が小さくなる。この結果、ゲート絶縁膜 31の破壊を良好に抑 制することができる。また、他の素子の大きさ、耐圧などの諸特性を変えることなぐ負 の静電気に対する耐量を向上させることができる。
[0061] また、本実施の形態によれば、下側 P型半導体領域 14を厚く形成することができる ので、電流経路ト 2の抵抗値をより小さくすることができ、ゲート絶縁膜 31の破壊をさ らに抑制することができる。
[0062] さらに、本実施の形態によれば、 P型半導体領域 19bの下側には、下側 P型半導体 領域 14が形成されて 、な 、ので、高耐圧設計等を容易に行うことができる。
[0063] (第 3の実施の形態）
図 6は、本発明の第 3の実施の形態に係る高耐圧横型 MOSFETを備える半導体 装置の平面図である。なお、本実施の形態においても、第 1の実施の形態と同様に、 半導体装置上には多数の半導体素子が形成されているが、図 6では、それらを省略 している。
[0064] 本実施の形態に係る半導体装置と第 2の実施の形態に係る半導体装置との相違 点は、高圧抵抗素子が備わっている点にある。第 2の実施の形態と同様の構成を採 る部分に関する詳細な説明は省略する。
[0065] 図 6に示すように、本実施の形態に係る半導体装置には、上側 P型半導体領域 13 の一部に切り欠け部分 13aが設けられ、この切り欠け部分 13aを通じて、ドレイン領域 を構成する N—型半導体領域 121が上側 P型半導体領域 13の外周側に帯状に形成 されている。また、帯状に形成された N—型半導体領域 121の終端部分には、 N+型 半導体領域 125が形成されている。この帯状に構成された N—型半導体領域 121は、 上側 P型半導体領域 113に包囲され、高圧抵抗素子として機能する。
[0066] このような半導体装置においても、 P型半導体領域 19aの下側に下側 P型半導体領 域 14の突片部 14aが形成されているので、第 2の実施の形態と同様に、ゲート絶縁 膜 31の破壊を防止することができる。また、 N—型半導体領域 121を高圧抵抗素子と して機會させることがでさる。
[0067] 以上、説明したように、第 3の実施の形態によれば、第 2の実施の形態の効果に加 え、高圧抵抗素子と複合化させることができる。
[0068] 本発明は、上述した実施の形態の構成に限られず、様々な変形、応用が可能であ る。
[0069] 例えば、第 1の実施の形態では、下側 P型半導体領域 14が P型半導体領域 19の 下まで延伸するように形成されている力 電流経路 I 2の抵抗値が電流経路 I 1の 抵抗値より小さくなるように形成されていればよぐ上側 P型半導体領域 13よりも P型 半導体領域 19側に延伸するように形成されていればよい。これにより、ゲート電極 3と 、その下の P型半導体領域 19との電位差が小さくなり、ゲート絶縁膜 31の破壊を防 止することができる。
[0070] 電流経路 I 2の抵抗値を電流経路 I 1の抵抗値と比較して十分小さくするために は、下側 P型半導体領域 14の第 1N+型半導体領域 22側（ドレイン電極 2側）の端部 を、チャネル形成用領域として機能する P型半導体領域 19の中心よりもドレイン電極 2側まで延伸させることが好ましい。特に、下側 P型半導体領域 14のドレイン電極 2側 の端部が、 P型半導体領域 19のドレイン電極側の端部よりも、ドレイン電極 2側に位 置するように延伸させることが好ましい。これにより、ゲート電極 3と、その下の P型半 導体領域 19との電位差が小さくなり、ゲート絶縁膜 31の破壊を防止することができる 。具体的には、下側 P型半導体領域 14は、その延伸させた端部が、 P型半導体領域 19のドレイン電極 2側の端部よりも 2 /z m以上、望ましくは 10 /z m以上突出するように 、ドレイン電極 2側に延伸させることが好ま 、。
[0071] 第 2の実施の形態及び第 3の実施の形態では、下側 P型半導体領域 14の突片部 1 4a上に P型半導体領域 19aが形成されているが、突片部 14aの上側に P型半導体領 域 19aを形成しない構成であってもよい。また、突片部 14aが N—型半導体領域 21を 介して P型半導体領域 19aの下方に形成されて 、てもよ 、。
[0072] 第 2の実施の形態及び第 3の実施の形態では、下側 P型半導体領域 14の突片部 1 4aが形成されていない部分 14bが上側 P型半導体領域 13とほぼ同様に形成されて V、るが、突片部 14aよりもドレイン電極 2側に延伸しな 、ように形成されて!、ればよ!/ヽ 。例えば、下側 P型半導体領域 14の突片部 14aが形成されていない部分 14bは、そ の端部が P型半導体領域 19の中心よりもドレイン電極 2側となるように延伸させてもよ い。
[0073] 本実施の形態では、例えば、 N—型半導体領域 21をェピタキシャル成長法により形 成し、 P型半導体領域 19を P型不純物を拡散して形成したが、同様の結果物が得ら れるのであれば、他の方法によって形成してもよい。また、本実施の形態では、第 1 半導体領域としての半導体基板が P—型半導体基板 15の場合を例に本発明を説明 したが、 N型半導体基板であってもよい。この場合、各半導体領域の導電型が反対 に構成される。
[0074] 本発明 ίま、 2004年 3月 26曰【こ出願された曰本国特願 2004— 93702号【こ基づさ、 その明細書、特許請求の範囲、図面および要約書を含む。上記出願における開示 は、本明細書中にその全体が参照として含まれる。
産業上の利用の可能性 本発明は、半導体装置、特に、高耐圧横型 MOSFETを備えた半導体装置に有用 である。

Claims

請求の範囲
[1] 第 1導電型の第 1半導体領域 ( 15)と、
前記第 1半導体領域 (15)上に形成された第 2導電型の第 2半導体領域 (21)と、 前記第 2半導体領域 (21)の表面領域に、該第 2半導体領域 (21)の外周に沿うよう に形成され、且つ前記第 1半導体領域（15)よりも不純物濃度の高い第 1導電型の第 3半導体領域 (13)と、
前記第 3半導体領域 (13)の下面に隣接するように形成され、且つ前記第 1半導体 領域（15)よりも不純物濃度の高い第 1導電型の第 4半導体領域（14)と、
前記第 2半導体領域 (21)の表面領域に形成された第 1導電型の第 5半導体領域（ 19)と、
前記第 5半導体領域 (19)の表面領域に形成された第 2導電型の第 6半導体領域（ 23)と、
前記第 2半導体領域 (21)に電気的に接続された第 1の電極 (2)と、
前記第 6半導体領域 (23)に電気的に接続された第 2の電極 (4)と、
前記第 5半導体領域（19)上に絶縁膜 (31)を介して配置された制御電極 (3)と、 を備え、
前記第 4半導体領域 (14)は、前記第 1半導体領域 (15)及び前記第 2半導体領域 (21)内に形成され、前記第 3半導体領域（13)よりも前記第 5半導体領域（19)側に 延伸するように形成されている、ことを特徴とする半導体装置。
[2] 前記第 4半導体領域（14)は、前記第 1の電極 (2)に負の静電気が印加された状態 で、前記制御電極 (3)と該制御電極 (3)の下方の前記第 5半導体領域（19)との電 位差が小さくなるように形成されて!ヽる、ことを特徴とする請求項 1に記載の半導体装 置。
[3] 前記第 4半導体領域 (14)は、前記第 2半導体領域 (21)を介して、前記第 5半導体 領域 (19)と対向する、ことを特徴とする請求項 1に記載の半導体装置。
[4] 前記第 4半導体領域 (14)は、前記第 5半導体領域 (19)よりも前記第 1の電極 (2) 側に延伸するように形成されて ヽる、ことを特徴とする請求項 1に記載の半導体装置
[5] 前記第 2半導体領域 (21)の表面領域に、該第 2半導体領域 (21)よりも高い不純 物濃度を有する第 2導電型の第 7半導体領域 (22)をさらに備え、
前記第 7半導体領域 (22)は前記第 1の電極 (2)に電気的に接続されている、ことを 特徴とする請求項 1に記載の半導体装置。
[6] 前記第 5半導体領域 (19)は、前記第 7半導体領域 (22)を包囲するように閉環状 に形成され、
前記第 3半導体領域 ( 13)は、前記第 5半導体領域 ( 19)を囲むように閉環状に形 成されている、ことを特徴とする請求項 5に記載の半導体装置。
[7] 前記第 5半導体領域 (19)の表面領域に形成され、且つ前記第 5半導体領域 (19) よりも不純物濃度の高い第 1導電型の第 8半導体領域（12)をさらに備え、
前記第 8半導体領域（12)はバックゲート電極 (5)に電気的に接続されている、こと を特徴とする請求項 1に記載の半導体装置。
[8] 第 1導電型の第 1半導体領域 ( 15)と、
前記第 1半導体領域 (15)上に形成された第 2導電型の第 2半導体領域 (21)と、 前記第 2半導体領域 (21)の表面領域に、該第 2半導体領域 (21)の外周に沿うよう に形成され、且つ前記第 1半導体領域（15)よりも不純物濃度の高い第 1導電型の第 3半導体領域 (13)と、
前記第 3半導体領域 (13)の下面に隣接するように形成され、且つ前記第 1半導体 領域（15)よりも不純物濃度の高い第 1導電型の第 4半導体領域（14)と、
前記第 2半導体領域 (21)の表面領域に形成された第 1導電型の第 5半導体領域（ 19)と、
前記第 5半導体領域 (19)の表面領域に形成された第 2導電型の第 6半導体領域（ 23)と、
前記第 2半導体領域 (21)に電気的に接続された第 1の電極 (2)と、
前記第 6半導体領域 (23)に電気的に接続された第 2の電極 (4)と、
前記第 5半導体領域（19)上に絶縁膜 (31)を介して配置された制御電極 (3)と、 を備え、
前記第 4半導体領域 (14)は、前記第 1半導体領域 (15)及び前記第 2半導体領域 (21)内に形成され、前記第 3半導体領域（13)よりも第 1の電極 (2)側に延伸するよ うに形成されている突片部（14a)と、前記突片部（14a)よりも第 1の電極 (2)側に延 伸しないように形成されている部分（14b)と、を備えることを特徴とする半導体装置。
[9] 前記第 4半導体領域（14)の突片部（14a)は、前記第 1の電極 (2)に負の静電気が 印加された状態で、前記制御電極 (3)と該制御電極 (3)の下方の前記第 5半導体領 域（19)との電位差が小さくなるように形成されている、ことを特徴とする請求項 8に記 載の半導体装置。
[10] 前記第 4半導体領域 (14)の突片部（14a)の上面は、前記第 5半導体領域 (19)の 下面と対向する、ことを特徴とする請求項 8に記載の半導体装置。
[11] 前記第 2半導体領域 (21)の表面領域に、該第 2半導体領域 (21)よりも高 、不純 物濃度を有する第 2導電型の第 7半導体領域 (22)をさらに備え、
前記第 7半導体領域 (22)は前記第 1の電極 (2)に電気的に接続されている、ことを 特徴とする請求項 8に記載の半導体装置。
[12] 前記第 5半導体領域 (19)の表面領域に形成され、且つ前記第 5半導体領域 (19) よりも不純物濃度の高い第 1導電型の第 8半導体領域（12)をさらに備え、
前記第 8半導体領域（12)はバックゲート電極 (5)に電気的に接続されている、こと を特徴とする請求項 8に記載の半導体装置。
[13] 前記第 5半導体領域 (19)は、前記第 6半導体領域 (23)及び前記第 8半導体領域
(12)を備える領域 (19b)と、前記第 6半導体領域 (23)及び前記第 8半導体領域 (1
2)を備えない領域（19a)とを有し、両者は交互に且つ離間して形成されている、こと を特徴とする請求項 12に記載の半導体装置。
[14] 前記第 5半導体領域 ( 19)の前記第 6半導体領域 (23)及び前記第 8半導体領域（
12)を備えない領域（19a)の下部には、前記第 4半導体領域（14)の突片部（14a) が形成されている、ことを特徴とする請求項 13に記載の半導体装置。
[15] 前記第 4半導体領域 (14)の突片部（14a)は、前記第 5半導体領域 (19)よりも前記 第 1の電極 (2)側に延伸するように形成されて!ヽる、ことを特徴とする請求項 14に記 載の半導体装置。
[16] 前記第 5半導体領域 ( 19)の前記第 6半導体領域 (23)及び前記第 8半導体領域（ 12)を備える領域（19b)の下部には、前記第 4半導体領域（14)の突片部（14a)が 形成されて 、な 、、ことを特徴とする請求項 13に記載の半導体装置。
[17] 前記第 5半導体領域（19)は、前記第 7半導体領域 (22)を包囲するように、前記第
6半導体領域 (23)及び前記第 8半導体領域 (12)を備える領域 (19b)と、前記第 6 半導体領域 (23)及び前記第 8半導体領域 (12)を備えな 、領域 (19a)とが交互に 且つ離間して配置され、
前記第 3半導体領域 ( 13)は、前記第 5半導体領域 ( 19)を囲むように閉環状に形 成されている、ことを特徴とする請求項 13に記載の半導体装置。
[18] さらに、高圧抵抗素子（121)を備える、ことを特徴とする請求項 8に記載の半導体 装置。
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