CN1820374A - 半导体器件 - Google Patents
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Abstract
一种半导体器件，包括：P－型半导体衬底(15)；在P－型半导体衬底(15)上形成的N型半导体区(21)；在N型半导体区(21)的表面区域形成、且与接地电极(1)电连接的上侧P型半导体区(13)；在上侧P型半导体区(13)之下形成的下侧P型半导体区(14)；与漏电极(2)电连接的第1 N+型半导体区(22)；起沟道形成区作用的P型半导体区(19)；与背栅电极(5)电连接的P+型半导体区(12)；与源电极(4)电连接的第2 N+型半导体区(23)；以及P型半导体区(19)上的栅电极(3)和栅绝缘膜(31)；下侧P型半导体区(14)延伸到第1 N+型半导体区(22)侧。
Description
技术领域
本发明涉及半导体器件，具体地讲涉及能够提高抗静电能力的半导体器件。
背景技术
就具有一般的高耐压横型MOSFET(Metallic OxideSemiconductor Field Effect Transistor：金属氧化物半导体场效应晶体管)的半导体器件而言，例如利用构成沟道形成区或接地区的扩散区，将背栅(back gate)电极端子和接地电极端子(地电极端子)电短路，使背栅电极端子和接地电极端子处于同一电位(例如可见专利文献1)。
但是，在上述技术中，有时想对背栅电极端子施加与接地电极端子不同的电压。在这种情形，必须将背栅电极区和接地区形成为电气分离。这样，提出具有背栅电极区和接地区电气分离形成的高耐压横型MOSFET的半导体器件(例如可见专利文献2)。
高耐压横型MOSFET包括：P-型半导体衬底，在该衬底上通过外延生长形成的、起漏区作用的N-型半导体区，起接地区作用的上侧P型半导体区和下侧P型半导体区，起沟道形成区作用的P型半导体区，在N-型半导体区内形成的、起漏接触区作用的第1N+半导体区，在P型半导体区内形成的、起背栅极接触区作用的P+型半导体区，在P型半导体区内形成的、起源接触区作用的第2N+半导体区。
在起漏区作用的N-型半导体区的表面区域形成起漏接触区作用的第1N+半导体区。
形成起沟道形成区作用的P型半导体区，使其成环状地包围第1N+半导体区。
形成上侧P型半导体区，使其成环状地包围P型半导体区。而且，形成下侧P型半导体区，使其与上侧P型半导体区的下表面邻接。
接地电极与上侧P型半导体区电连接。
背栅电极与起背栅极接触区作用的P+型半导体区电连接。
漏电极与起漏接触区作用的第1N+半导体区电连接。
源电极与起源接触区作用的第2N+半导体区电连接。
而且，在起源接触区作用的第2N+半导体区与N-型半导体区之间配置的P型半导体区的上表面，隔着栅绝缘膜形成栅电极。
专利文献1：(日本)特开2000-260981号公报
专利文献2：(日本)特开平8-330580号公报
但是，上述高耐压横型MOSFET对施加在漏电极上的静电的抵抗能力比较小，存在栅绝缘膜被破坏的问题。
这种栅绝缘膜的破坏考虑是因为以下所述机理所产生的。
如果在漏电极上施加负的静电，换言之，如果在接地电极施加比较高的正电位，则通过起接地区作用的上侧P型半导体区和下侧P型半导体区以及起漏区作用的N-型半导体区所形成的寄生二极管，在栅电极施加正电位。
而且，经由起接地区作用的上侧P型半导体区和下侧P型半导体区、起漏区作用的N-型半导体区、P型半导体区、起背栅极接触区作用的P+型半导体区所构成寄生二极管(寄生晶体管)，在背栅电极也施加正电位。
由此，在起背栅极接触区作用的P+型半导体区、P型半导体区、N-型半导体区、起漏接触区作用的第1N+半导体区所构成的通路(电流通路1)流过比较大的电流，在P型半导体区的横向产生电位差。
另一方面，在上侧P型半导体区和下侧P型半导体区、P-型半导体衬底、N-型半导体区、第1N+半导体区所构成的通路(电流通路2)也流过电流，但是由于P-型半导体衬底的横向电阻值大，所以流过电流通路2的电流比流过电流通路1的电流要少。
结果，在栅电极与其下的P型半导体区之间产生电位差，如果该电位差超过栅绝缘膜的抗破坏能力，则会导致栅绝缘膜的破坏。亦即，栅绝缘膜的破坏考虑是电流通路2的电阻值比电流通路1的电阻值大所致。
发明内容
鉴于上述问题，本发明的目的在于提供一种能够提高抗静电能力的半导体器件。
而且，本发明的目的在于提供一种能够抑制栅绝缘膜的破坏的半导体器件。
为了实现上述目的，根据本发明第一方案的半导体器件，其特征在于，包括：
第1导电类型的第1半导体区；
在所述第1半导体区上形成的第2导电类型的第2半导体区；
在所述第2半导体区的表面区域，沿该第2半导体区的外周形成，并且杂质浓度比所述第1半导体区还高的第1导电类型的第3半导体区；
与所述第3半导体区的下表面邻接形成，并且杂质浓度比所述第1半导体区还高的第1导电类型的第4半导体区；
在所述第2半导体区的表面区域形成的第1导电类型的第5半导体区；
在所述第5半导体区的表面区域形成的第2导电类型的第6半导体区；
与所述第2半导体区电连接的第1电极；
与所述第6半导体区电连接的第2电极；
在所述第5半导体区上隔着绝缘膜配置的控制电极；
所述第4半导体区形成在所述第1半导体区和所述第2半导体区内，形成为比所述第3半导体区更加延伸到所述第5半导体区侧。
所述第4半导体区也可以形成为在所述第1电极上施加负静电的状态下，所述控制电极与该控制电极下方的所述第5半导体区的电位差小。
所述第4半导体区也可以隔着所述第2半导体区，与所述第5半导体区对置。
所述第4半导体区也可以形成为比所述第5半导体区更加延伸到所述第1电极侧。
在所述第2半导体区的表面区域，还包括具有杂质浓度比该第2半导体区还高的第2导电类型的第7半导体区，所述第7半导体区也可以与所述第1电极电连接。
所述第5半导体区也可以形成为闭环状，以包围所述第7半导体区，所述第3半导体区也可以形成为闭环状，以包围所述第5半导体区。
还包括第1导电类型的第8半导体区，形成在所述第5半导体区的表面区域，并且杂质浓度比所述第5半导体区还高，所述第8半导体区也可以与背栅电极电连接。
为了实现上述目的，根据本发明第二方案的半导体器件，其特征在于，包括：
第1导电类型的第1半导体区；
在所述第1半导体区上形成的第2导电类型的第2半导体区；
在所述第2半导体区的表面区域，沿该第2半导体区的外周形成，并且杂质浓度比所述第1半导体区还高的第1导电类型的第3半导体区；
与所述第3半导体区的下表面邻接形成，并且杂质浓度比所述第1半导体区还高的第1导电类型的第4半导体区；
在所述第2半导体区的表面区域形成的第1导电类型的第5半导体区；
在所述第5半导体区的表面区域形成的第2导电类型的第6半导体区；
与所述第2半导体区电连接的第1电极；
与所述第6半导体区电连接的第2电极；以及
在所述第5半导体区上隔着绝缘膜配置的控制电极；
所述第4半导体区形成在所述第1半导体区和所述第2半导体区内，包括形成为比所述第3半导体区更加延伸到第1电极侧的突片部、以及形成为不比所述突片部更加延伸到第1电极侧的部分。
所述第4半导体区的突片部，也可以形成为在所述第1电极上施加负静电的状态下，所述控制电极与该控制电极下方的所述第5半导体区的电位差小。
所述第4半导体区的突片部的上表面也可以与所述第5半导体区的下表面对置。
在所述第2半导体区的表面区域，还包括具有杂质浓度比该第2半导体区还高的第2导电类型的第7半导体区，所述第7半导体区也可以与所述第1电极电连接。
还包括第1导电类型的第8半导体区，形成在所述第5半导体区的表面区域，并且杂质浓度比所述第5半导体区还高，所述第8半导体区也可以与背栅电极电连接。
所述第5半导体区具有包含所述第6半导体区和所述第8半导体区的区域、以及不包含所述第6半导体区和所述第8半导体区的区域，两者也可以形成为交替并且分离。
也可以在所述第5半导体区的不包括所述第6半导体区和所述第8半导体区的区域的下部，形成所述第4半导体区的突片部。
所述第4半导体区的突片部也可以形成为比所述第5半导体区更加延伸到所述第1电极侧。
也可以在所述第5半导体区的包括所述第6半导体区和所述第8半导体区的区域下部，不形成所述第4半导体区的突片部。
包括所述第6半导体区和所述第8半导体区的区域与不包括所述第6半导体区和所述第8半导体区的区域交替并且分离地配置，以使所述第5半导体区包围所述第7半导体区。
所述第3半导体区也可以形成为闭环状，以便包围所述第5半导体区。
并且，还包括高压电阻元件。
本发明具有如下发明效果：根据本发明可以提高抗静电的能力。
附图说明
图1是第1实施例的半导体器件的剖面图。
图2是第1实施例的半导体器件的平面图。
图3是第2实施例的半导体器件的平面图。
图4是图3的AO剖面图。
图5是图3的BO剖面图。
图6是第3实施例的半导体器件的平面图。
附图标记说明
1接地电极；2漏电极；3栅电极；4源电极
5背栅电极；12P+型半导体区；
13上侧P型半导体区；14下侧P型半导体区
14a突片部；15P-型半导体衬底；19P型半导体区；
19aP型半导体区；19bP型半导体区；21N-型半导体区
22第1N+型半导体区；23第2N+型半导体区；31栅绝缘膜
具体实施方式
以下，对根据本发明的实施例的半导体器件予以说明。就本实施例而言，作为半导体器件，以具有高耐压横型MOSFET(金属氧化物半导体场效应晶体管)的半导体器件的情形为例，参照附图予以说明。
(第1实施例)
图1和图2展示了具有根据本发明的第1实施例的高耐压横型MOSFET的半导体器件。其中，在半导体器件上，形成多个半导体元件，但是图1和图2予以省略了。
如图1和图2所示，根据本实施例的半导体器件，包括：P-型半导体衬底15，N-型半导体区21，第1N+型半导体区22，P型半导体区19，P+型半导体区12，第2N+型半导体区23，上侧P型半导体区13，下侧P型半导体区14。
P-型半导体衬底15由扩散第1导电类型的、例如硼(B)、镓(Ga)等P型杂质而形成的P型硅半导体衬底所构成。而且，P-型半导体衬底15也可以不限于是硅，也可以是在镓中扩散硼等。
在P-型半导体衬底15的表面上，通过例如外延生长形成N-型半导体区21。N-型半导体区21由含有第2导电类型的、例如磷(P)、砷(As)等N型杂质的N型硅半导体区所构成。而且，N-型半导体区21不限于是硅，也可以由砷化镓等化合物构成。该N-型半导体区21起漏区的作用。
如图2所示，在起漏区作用的N-型半导体区21的表面区域，呈闭环状地形成第1N+型半导体区22。而且，也可以在N-型半导体区21的表面区域，平面形状呈圆形等岛状地形成第1N+型半导体区22。
第1N+型半导体区22例如由N型半导体区构成，含有磷(P)、砷(As)等N型杂质，具有比N-型半导体区21高的N型杂质浓度。漏电极2与第1N+型半导体区22电连接，第1N+型半导体区22起漏接触区的作用。
在N-型半导体区21的表面区域，呈闭环状地形成P型半导体区19，以便包围第1N+型半导体区22。P型半导体区19由扩散例如硼(B)、镓(Ga)等P型杂质而形成的P型硅半导体所构成。P型半导体区19具有比P-型半导体衬底15高的P型杂质。该P型半导体区19起沟道形成区的作用。
在P型半导体区19的表面区域形成P+型半导体区12。P+型半导体区12由扩散例如硼(B)、镓(Ga)等P型杂质而形成的P型半导体所构成，具有比P型半导体区19等高的P型杂质浓度。背栅电极5与P+型半导体区12电连接，P+型半导体区12起背栅接触区的作用。
第2N+型半导体区23形成在P型半导体区19的表面区域。第2N+型半导体区23由含有例如磷(P)、砷(As)等N型杂质的N型硅半导体所构成，具有比N-型半导体区21高的N型杂质浓度。源电极4与第2N+型半导体区23电连接，第2N+型半导体区23起源接触区的作用。
在起源接触区作用的第2N+型半导体区23与N-型半导体区21之间配置的环状P型半导体区19的上表面，隔着例如氧化硅膜、氮化硅膜等构成的栅绝缘膜31，形成栅电极3。而且，如果在栅电极3上施加阈值电压以上的电压，则形成沟道。
上侧P型半导体区13形成为包围P型半导体区19。上侧P型半导体区13形成在N-型半导体区21(P-型半导体衬底15)的表面区域，由例如扩散硼(B)、镓(Ga)等P型杂质而形成的P型半导体所构成。上侧P型半导体区13具有比P-型半导体衬底15高的P型杂质浓度。接地电极1与上侧P型半导体区13电连接，上侧P型半导体区13起接地区的作用。
下侧P型半导体区14形成在上侧P型半导体区13之下，使下侧半导体区14的上表面与上侧P型半导体区13的下表面相接。而且，下侧半导体区14形成为比上侧P型半导体区13更加延伸到P型半导体区19。亦即，下侧P型半导体区14从上侧P型半导体区13之下朝向第1N+型半导体区22(P型半导体区19)侧延伸地形成。由此，如后所述，在漏电极2上施加负静电的状态下，可以减小栅电极3与栅电极3之下的P型半导体区19之间的电位差。根据本实施例，下侧P型半导体区14形成为从上侧P型半导体区13之下延伸到P型半导体区19之下，隔着N-型半导体区21，与P型半导体区19对置。
下侧P型半导体区14通过例如埋置扩散等形成。在P-型半导体衬底15的表面区域扩散例如硼(B)、镓(Ga)等P型杂质，形成区后，在P-型半导体衬底15上外延生长N-型半导体区21时，在N-型半导体区21侧扩散P型杂质，由此在P-型半导体衬底15和N-型半导体区21内形成下侧P型半导体区14。而且，下侧P型半导体区14具有比P-型半导体衬底15高的P型杂质。
在这种半导体器件中，如果在漏电极2上施加负的静电，换言之，如果在接地电极1上施加正的电位，如图1所示，则通过寄生二极管Dp1，在栅电极3上加载正电位。而且，如图1所示，通过寄生二极管Dp2，在背栅电极5也加载正电位。
如此，由P+型半导体区12、P型半导体区19、N-型半导体区21、第1N+型半导体区22构成电流通路I-1，由上侧P型半导体区13、下侧P型半导体区14、P-型半导体衬底15、N-型半导体区21、第1N+型半导体区22构成电流通路I-2，电流在电流通路I-1和电流通路I-2中流动。
这里，下侧P型半导体区14形成为比上侧P型半导体区13更加延伸到P型半导体区19侧(根据本实施例，延伸到P型半导体区19之下)。而且，与P-型半导体衬底15相比，下侧P型半导体区14的P型杂质浓度高，其电阻值比P-型半导体衬底15的电阻值低。因此，电流通路I-2的电阻值降低与下侧P型半导体区14延伸的部分对应的量，在漏电极2上施加负的静电(接地电极1施加正电位)的情形，电流通路I-2流过的电流相对地增加，相反电流通路I-1流过的电流相对地减少。结果，栅电极3与该栅电极3之下的P型半导体区19之间的电位差减小，可以防止栅绝缘膜31被破坏。
如上所述，根据第1实施例，由于下侧P型半导体区14形成为延伸到P型半导体区19之下，所以电流通路I-2的电阻值比电流通路I-1的电阻值小。因此，在漏电极2上施加负的静电时，流过电流通路I-1的电流相对减小，栅电极3与该栅电极3之下的P型半导体区19之间的电位差减小。结果，可以良好地抑制栅绝缘膜31的破坏。而且，在不改变其它元件的大小、耐压等各种特性的条件下，可以提高抗负静电的能力。
(第2实施例)
图3是具有根据本发明第2实施例的高耐压横型MOSFET的半导体器件的平面图。图4是图3的AO剖面图，图5是图3的BO剖面图。在本实施例中，与第1实施例同样地，在半导体器件上形成多个半导体元件，但是在图3～图5中对其予以省略。
根据本实施例的半导体器件和根据第1实施例的半导体器件的不同之处在于，P型半导体区19存在两种，与此对应，下侧P型半导体区14的形状不同。在此省略对采用与第1实施例相同结构的部分的详细说明。
如图3所示，根据本实施例的半导体器件，以点O为中心，第1N+型半导体区22形成为闭环状，交替并且间断地形成P型半导体区19a和P型半导体区19b，使其围绕该第1N+型半导体区22。下侧P型半导体区14形成为闭环状，且具有多个突片部14a。而且，上侧P型半导体区13形成为闭环状，以便包围第1N+型半导体区22和P型半导体区19a、19b。也可以在N-型半导体区21的表面区域，形成平面形状呈圆形的岛状的第1N+型半导体区22。
下侧P型半导体区14的突片部14a形成在P型半导体区19a的下侧，但不形成在P型半导体区19b的下侧。因此，P型半导体区19b和下侧P型半导体区14的14a交替配置，从上方来看，两者呈不重合的结构。
如图4所示，P型半导体区19a不具有在其表面区域起第1实施例的背栅接触区作用的P+型半导体区12和起源接触区作用的第2N+型半导体区23。而且，P型半导体区19a的侧面形成为与上侧P型半导体区13邻接。并且，P型半导体区19a的下表面与下侧P型半导体区14的突片部14a的上表面连接。
如图5所示，与P型半导体区19a不同，P型半导体区19b与第1实施例同样地具有起背栅接触区作用的P+型半导体区12和起源接触区作用的第2N+型半导体区23，与上侧P型半导体区13分开地形成。而且，与P型半导体区19a不同，在P型半导体区19b的下侧不形成下侧P型半导体区14。
下侧P型半导体区14的突片部14a形成为比上侧P型半导体区13更加延伸到漏电极2(第1N+型半导体区22)侧。根据本实施例，突片部14a的延伸的端部比P型半导体区19的漏电极2侧的端部更加突出地延伸。而且，不形成下侧P型半导体区14的突片部14a的部分14b形成为不比突片部14a更加延伸到漏电极2侧，根据本实施例，与上侧P型半导体区13基本同样地形成。
在这种半导体器件中，由于下侧P型半导体区14的突片部14a形成在P型半导体区19a的下侧，所以与第1实施例相同，电流通路I-2的电阻值降低与突片部14a延伸的部分对应的量。由此，在漏电极2上施加负的静电(在接地电极1上施加正电位)时，在电流通路I-2流过的电流相对地增加，相反在电流通路I-1流过的电流相对地减少。结果，栅电极3与该栅电极3之下的P型半导体区19之间的电位差减小，可以防止栅绝缘膜31被破坏。
特别是，在本实施例中，由于下侧P型半导体区14可以形成得比较厚，所以可使电流通路I-2的电阻值更小。
如上所述，根据第2实施例，由于突片部14a形成在P型半导体区19a的下侧，所以电流通路I-2的电阻值比电流通路I-1的电阻值还小。因此，在漏电极2上施加负的静电时，流过电流通路I-1的电流相对地变小，栅电极3与该栅电极3之下的P型半导体区19之间产生的电位差变小。结果，能够良好地抑制栅绝缘膜31的被破坏。而且，在不改变其它元件的大小、耐压等各种特性的条件下，可以提高抗负静电的能力。
而且，根据本实施例，由于下侧P型半导体区14可以形成得比较厚，所以可使电流通路I-2的电阻值更小，能够抑制对栅绝缘膜31的破坏。
再有，根据本实施例，由于下侧P型半导体区14形成在P型半导体区19a的下侧，所以能够容易地进行高耐压设计。
(第3实施例)
图6是具有根据本发明第3实施例的高耐压横型MOSFET的半导体器件的平面图。而且，在本实施例中，与第1实施例同样地，在半导体器件上形成多个半导体元件，但是在图6中对其予以省略。
根据本实施例的半导体器件和根据第2实施例的半导体器件的不同之处在于，具有高压电阻元件。在此省略对采用与第2实施例相同结构的部分的详细说明。
如图6所示，根据本实施例的半导体器件，在上侧P型半导体区13的一部分设置缺口部分13a，通过该缺口部分13a，在上侧P型半导体区13的外周侧，形成带状的构成漏区的N-型半导体区121。而且，在形成为带状的N-型半导体区121的终端部分，形成N+型半导体区125。该带状构成的N-型半导体区121被上侧P型半导体区113包围，起高压电阻元件作用。
在这种半导体器件中，由于在P型半导体区19a的下侧形成下侧P型半导体区14的突片部14a，所以与第2实施例同样地可以防止对栅绝缘膜31的破坏。而且，N-型半导体区121可以起高压电阻元件的作用。
如上所述，根据第3实施例，除了第2实施例的效果之外，还可以与高压电阻元件复合。
本发明并不限于上述实施例，可以做各种变形和应用。
例如，根据第1实施例，下侧P型半导体区14可以形成为延伸到P型半导体区19之下，但是优选形成为电流通路I-2的电阻值比电流通路I-1的电阻值更小，优选形成为比上侧P型半导体区13更加延伸到P型半导体区19侧。由此，使得栅电极3与该栅电极3之下的P型半导体区19的电位差变小，可以防止对栅绝缘膜31的破坏。
为了使电流通路I-2的电阻值与电流通路I-1的电阻值相比充分地变小，优选使下侧P型半导体区14的第1N+型半导体区22侧(漏电极2侧)的端部，与起沟道形成作用的P型半导体区19的中心相比，更加延伸到漏电极2侧。特别是，优选使下侧P型半导体区14的漏电极2侧的端部，与P型半导体区19的漏电极侧的端部相比，更加延伸到漏电极2侧的位置。由此，可使栅电极3与该栅电极3之下的P型半导体区19的电位差变小，可以防止对栅绝缘膜31的破坏。具体地，优选使下侧P型半导体区14的延伸的端部，与P型半导体区19的漏电极2侧的端部相比，向漏电极2侧延伸突出2μm以上，突出10μm以上更好。
根据第2实施例和第3实施例，在下侧P型半导体区14的突片部14a上形成P型半导体区19a，但是也可以采用在突片部14a上侧不形成P型半导体区19a的结构。而且，也可以隔着N-型半导体区21，在P型半导体区19a的下方形成突片部14a。
根据第2实施例和第3实施例，与上侧P型半导体区13基本同样地形成下侧P型半导体区14的不形成突片部14a的部分14b，可以形成为不比突片部14a更加延伸到漏电极2侧。例如，下侧P型半导体区14的不形成突片部14a的部分14b，其端部也可以比P型半导体区19的中心更加延伸到漏电极2侧。
根据本实施例，例如，通过外延生长法形成N-型半导体区21，扩散P型杂质，形成P型半导体区19，但是也可以利用其它方法，只要能够获得同样的结果即可。而且，根据本实施例，作为第1半导体区的半导体衬底，说明本发明时例举了P-型半导体衬底15的情形，但是也可以采用N型半导体衬底。此时，各半导体区的导电类型都相反地构成。
本发明是基于2004年3月26日提交的日本专利申请2004-93702号申请，包括其说明书、权利要求的范围、附图和摘要。上述申请的全部公开，作为参照都包含在本说明书中。
产业上应用的可能性
本发明对于半导体器件、特别是具有高耐压横型MOSFET的半导体器件是有用的。
Claims (18)
1.一种半导体器件，其特征在于，包括：
第1导电类型的第1半导体区(15)；
在所述第1半导体区(15)上形成的第2导电类型的第2半导体区(21)；
在所述第2半导体区(21)的表面区域，沿该第2半导体区(21)的外周形成，并且杂质浓度比所述第1半导体区(15)还高的第1导电类型的第3半导体区(13)；
与所述第3半导体区(13)的下表面邻接形成，并且杂质浓度比所述第1半导体区(15)还高的第1导电类型的第4半导体区(14)；
在所述第2半导体区(21)的表面区域形成的第1导电类型的第5半导体区(19)；
在所述第5半导体区(19)的表面区域形成的第2导电类型的第6半导体区(23)；
与所述第2半导体区(21)电连接的第1电极(2)；
与所述第6半导体区(23)电连接的第2电极(4)；以及
在所述第5半导体区(19)上隔着绝缘膜(31)配置的控制电极(3)；
所述第4半导体区(14)形成在所述第1半导体区(15)和所述第2半导体区(21)内，形成为比所述第3半导体区(13)更加延伸到所述第5半导体区(19)侧。
2.根据权利要求1的半导体器件，其特征在于，所述第4半导体区(14)形成为在所述第1电极(2)上施加负静电的状态下，所述控制电极(3)与该控制电极(3)下方的所述第5半导体区(19)的电位差小。
3.根据权利要求1的半导体器件，其特征在于，所述第4半导体区(14)隔着所述第2半导体区(21)，与所述第5半导体区(19)对置。
4.根据权利要求1的半导体器件，其特征在于，所述第4半导体区(14)形成为比所述第5半导体区(19)更加延伸到所述第1电极(2)侧。
5.根据权利要求1的半导体器件，其特征在于，在所述第2半导体区(21)的表面区域，还包括具有杂质浓度比该第2半导体区(21)还高的第2导电类型的第7半导体区(22)，所述第7半导体区(22)与所述第1电极(2)电连接。
6.根据权利要求5的半导体器件，其特征在于，所述第5半导体区(19)形成为闭环状，以包围所述第7半导体区(22)，所述第3半导体区(13)形成为闭环状，以包围所述第5半导体区(19)。
7.根据权利要求1的半导体器件，其特征在于，还包括第1导电类型的第8半导体区(12)，所述第8半导体区(12)形成在所述第5半导体区(19)的表面区域，并且杂质浓度比所述第5半导体区(19)还高，所述第8半导体区(12)与背栅电极(5)电连接。
8.一种半导体器件，其特征在于，包括：
第1导电类型的第1半导体区(15)；
在所述第1半导体区(15)上形成的第2导电类型的第2半导体区(21)；
在所述第2半导体区(21)的表面区域，沿该第2半导体区(21)的外周形成，并且杂质浓度比所述第1半导体区(15)还高的第1导电类型的第3半导体区(13)；
与所述第3半导体区(13)的下表面邻接形成，并且杂质浓度比所述第1半导体区(15)还高的第1导电类型的第4半导体区(14)；
在所述第2半导体区(21)的表面区域形成的第1导电类型的第5半导体区(19)；
在所述第5半导体区(19)的表面区域形成的第2导电类型的第6半导体区(23)；
与所述第2半导体区(21)电连接的第1电极(2)；
与所述第6半导体区(23)电连接的第2电极(4)；以及
在所述第5半导体区(19)上隔着绝缘膜(31)配置的控制电极(3)；
所述第4半导体区(14)形成在所述第1半导体区(15)和所述第2半导体区(21)内，包括形成为比所述第3半导体区(13)更加延伸到第1电极(2)侧的突片部(14a)、以及形成为不比所述突片部(14a)更加延伸到第1电极(2)侧的部分(14b)。
9.根据权利要求8的半导体器件，其特征在于，所述第4半导体区(14)的突片部(14a)，形成为在所述第1电极(2)上施加负静电的状态下，所述控制电极(3)与该控制电极(3)下方的所述第5半导体区(19)的电位差小。
10.根据权利要求8的半导体器件，其特征在于，所述第4半导体区(14)的突片部(14a)的上表面与所述第5半导体区(19)的下表面对置。
11.根据权利要求8的半导体器件，其特征在于，在所述第2半导体区(21)的表面区域，还包括具有杂质浓度比该第2半导体区(21)还高的第2导电类型的第7半导体区(22)，所述第7半导体区(22)与所述第1电极(2)电连接。
12.根据权利要求8的半导体器件，其特征在于，还包括第1导电类型的第8半导体区(12)，所述第8半导体区(12)形成在所述第5半导体区(19)的表面区域，并且杂质浓度比所述第5半导体区(19)还高，所述第8半导体区(12)与背栅电极(5)电连接。
13.根据权利要求12的半导体器件，其特征在于，所述第5半导体区(19)具有包含所述第6半导体区(23)和所述第8半导体区(12)的区域(19b)、以及不包含所述第6半导体区(23)和所述第8半导体区(12)的区域(19a)，两者交替并且分离地形成。
14.根据权利要求13的半导体器件，其特征在于，在所述第5半导体区(19)的不包括所述第6半导体区(23)和所述第8半导体区(12)的区域(19a)的下部，形成所述第4半导体区(14)的突片部(14a)。
15.根据权利要求14的半导体器件，其特征在于，所述第4半导体区(14)的突片部(14a)形成为比所述第5半导体区(19)更加延伸到所述第1电极(2)侧。
16.根据权利要求13的半导体器件，其特征在于，在所述第5半导体区(19)的包括所述第6半导体区(23)和所述第8半导体区(12)的区域(19b)的下部，不形成所述第4半导体区(14)的突片部(14a)。
17.根据权利要求13的半导体器件，其特征在于，包括所述第6半导体区(23)和所述第8半导体区(12)的区域(19b)，与不包括所述第6半导体区(23)和所述第8半导体区(12)的区域(19a)交替并且分离地配置，以使所述第5半导体区(19)包围所述第7半导体区(22)，
所述第3半导体区(13)形成为闭环状，以便包围所述第5半导体区(19)。
18.根据权利要求8的半导体器件，其特征在于，还包括高压电阻元件(121)。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |