CN1694265A - 半导体器件及其制造方法 - Google Patents

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Abstract

提供一种半导体器件(功率MISFET)，包括：第1导电型的半导体区域；第2导电型的半导体基极区域；柱状区域；设置于所述基极区域上的第1导电型的第一主电极区域；至少连接到所述半导体区域和所述柱状区域的一部分上的第二主电极区域；控制电极；以及连接到控制电极的电极焊盘。所述柱状区域包括第1导电型的第一区域和第2导电型的第二区域，未延长到所述电极焊盘下。此外，还提供一种MISFET的制造方法。根据本发明的功率MISFET，在实现开关的高速化的同时，也不降低MISFET的雪崩抗压。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件，特别涉及具有MIS(Metal-Insulator-Semiconductor)栅型结构的半导体器件及其制造方法。
背景技术
作为具有MIS栅型结构的半导体器件之一，有所谓的功率MISFET。功率MISFET，例如作为开关电源中的主开关元件等，其需求迅速地扩展。
图35是表示功率MISFET的半导体有源部的示意剖面图(例如，专利文献1)。
而图36是放大了其电极部分的剖面图。
即，该MISFET10具有在n+型硅衬底12之上并排设置n型柱状区域16和p型柱状区域18的结构。在p型柱状区域18之上平面状地设置p+型基极区域20，而且在其表面上设置n+型源极区域22。
从n型柱状区域16经由p型基极区域20至n+型源极区域22的部分被栅绝缘膜24覆盖，在其上叠层栅极(控制电极)26。此外，栅电极26的周围和上表面由层间绝缘层27进行绝缘保护。此外，在p型基极区域20和n型源极区域22的一部分上连接源极电极(主电极)28。另一方面，在n型衬底12的背面侧，连接漏极电极(主电极)30。
在对栅电极26施加导通电压时，在其下隔着栅绝缘膜24面对的p型基极区域20上，表面产生反转而形成沟道区域，n型源极区域22和n型柱状区域16导通。其结果，在源极电极28和漏极电极30之间可以流过主电流。
[专利文献1]日本特开2001-298191号公报
但是，本发明人独自实施的试作研究的结果，这样的MISFET在栅极布线的键合焊盘(bonding pad)等之下产生雪崩击穿的情况下，在其周围的源极区域22中雪崩电流集中，判明存在雪崩耐压下降的问题。
发明内容
根据本发明的第1方案，提供一种半导体器件，其特征在于，包括：
第1导电型的半导体区域；
第2导电型的半导体基极区域；
分别与所述半导体基极区域电连接并且以预定的连续图形形成的第1导电型的第1半导体柱状区域和第2导电型的第2半导体柱状区域；
选择性地设置在所述半导体基极区域中的第1导电型的第1主电极区域；
至少连接到所述半导体区域和所述第1半导体柱状区域的第2主电极区域；
连接到所述第1主电极区域的第1主电极；
连接到所述第2主电极区域的第2主电极；
控制所述第1主电极区域和所述第2主电极区域之间的导通的控制电极；以及
隔着绝缘层而设置在所述半导体区域之上、且连接到所述控制电极的电极焊盘，
在所述半导体区域中，在上方形成了所述电极焊盘的焊盘形成区域包含了未形成所述柱状区域的所述预定的连续图形的连续图形未形成区域。
此外，根据本发明的第2方案，提供一种半导体器件，其特征在于，包括：
第1导电型的半导体区域；
第2导电型的半导体基极区域；
分别与所述半导体基极区域电连接并且以预定的连续图形形成的第1导电型的第1半导体柱状区域和第2导电型的第2半导体柱状区域；
选择性地设置在所述半导体基极区域中的第1导电型的第1主电极区域；
至少连接到所述半导体区域和所述第1半导体柱状区域的第2主电极区域；
连接到所述第1主电极区域的第1主电极；
连接到所述第2主电极区域的第2主电极；
控制所述第1主电极区域和所述第2主电极区域之间的导通的控制电极；
隔着绝缘层而设置在所述半导体区域之上、连接到所述控制电极的布线层；以及
连接到所述布线层的电极焊盘，
在所述半导体区域中，在上方形成了所述布线层的布线层形成区域包含了未形成所述柱状区域的所述预定的连续图形的连续图形未形成区域。
此外，根据本发明的第3方案，提供一种半导体器件的制造方法，其特征在于，包括：
在第1导电型的半导体衬底的主面上，形成第1导电型的半导体层的工序；
在所述半导体层上形成沟槽的工序；
通过将第1导电型和第2导电型的杂质从所述沟槽的侧壁分别扩散到所述半导体层，与所述沟槽相邻而分别形成第1导电型的第1半导体柱状区域和第2导电型的第2半导体柱状区域的工序；
通过将第2导电型的杂质导入到所述半导体层的上部，形成共同连接到所述第1和第2半导体柱状区域的第2导电型的半导体基极区域的工序；
在所述半导体基极区域的表面上选择性形成第1导电型的第1主电极区域的工序；
连接到所述主电极区域和所述第1半导体柱状层之间的所述半导体基极层而形成绝缘膜的工序；
在所述绝缘膜的与所述半导体基极层相对置的位置形成控制电极的工序；
形成被连接到所述半导体衬底的第2主电极的工序；以及
在所述半导体层中未形成所述沟槽的区域之上，隔着绝缘层而形成被连接到所述控制电极的电极焊盘的工序。
附图说明
图1是放大地例示本发明实施方式的半导体器件的主要部分剖面的示意图。
图2是表示图1所示的一部分半导体区域的截断立体图。
图3是表示图1的半导体器件的整体结构的示意透视平面图。
图4是例示图3的B部分的主要元件的平面配置关系的示意放大图。
图5是表示在柱状区域16和p型基极区域20的p-n结部分中产生雪崩击穿的示意图。
图6是p型柱状区域18和n+型衬底12的p-n结部分中产生雪崩击穿的示意图。
图7是表示本发明人在完成发明过程中研究的比较例的半导体器件的剖面的示意图。
图8是表示在栅极键合焊盘45下设置的p型柱状区域18和n+型衬底12的p-n结部分中产生的载流子集中流到键合焊盘45周围的源极接点的示意图。
图9是表示在焊盘45和栅极布线42下未发生雪崩击穿，可以消除对周围的源极接点的雪崩电流的示意图。
图10是例示本发明的半导体器件的平面结构的示意图。
图11是例示本发明的半导体器件的另一平面结构的示意图。
图12是例示本发明的半导体器件的另一平面结构的示意图。
图13是表示本发明另一平面结构的示意图。
图14是表示柱状区域16、18的变形例的局部截断立体图。
图15是例示图14的变形例的栅极布线42和栅极键合焊盘45的配置关系的示意平面图。
图16是表示柱状区域16、18的另一变形例的局部截断立体图。
图17是例示图16的变形例中的栅极布线42和栅极键合焊盘45的配置关系的示意平面图。
图18是表示本发明第1实施方式的MISFET的一部分制造工序的工序剖面图。
图19是表示本发明第1实施方式的MISFET的一部分制造工序的工序剖面图。
图20是表示本发明第1实施方式的MISFET的一部分制造工序的工序剖面图。
图21是表示本发明第1实施方式的MISFET的一部分制造工序的工序剖面图。
图22是表示本发明第1实施方式的MISFET的一部分制造工序的工序剖面图。
图23是表示本发明第1实施方式的MISFET的一部分制造工序的工序剖面图。
图24是表示本发明第2实施方式的半导体器件的主要部分剖面结构的示意图。
图25是表示本发明第3实施方式的半导体器件的主要部分剖面结构的示意图。
图26是表示第3实施方式的半导体器件的部分半导体层的截断立体图。
图27是表示第3实施方式的变形例的半导体器件的一部分剖面结构的示意图。
图28是例示第3实施方式的半导体器件的制造工序的主要部分的工序剖面图。
图29是例示第3实施方式的半导体器件的制造工序的主要部分的工序剖面图。
图30是例示第3实施方式的半导体器件的制造工序的主要部分的工序剖面图。
图31是例示第3实施方式的半导体器件的制造工序的主要部分的工序剖面图。
图32是例示第3实施方式的半导体器件的制造工序的主要部分的工序剖面图。
图33是例示第3实施方式的半导体器件的制造工序的主要部分的工序剖面图。
图34是例示第3实施方式的半导体器件的制造工序的主要部分的工序剖面图。
图35是表示功率MISFET的半导体有源部的示意剖面图。
图36是放大了图35表示的半导体有源部的电极部分的剖面图。
具体实施方式
以下，参照附图来说明本发明的实施方式。
图1是放大地例示本发明实施方式的半导体器件的主要部分剖面的示意图。
图2是表示图1所示的结构的一部分半导体区域的截断立体图。
而图3是表示该半导体器件的整体结构的示意透视平面图。图1和图2表示其A-A线剖面。
此外，图4是例示图3的B部分的主要元件的平面配置关系的示意放大图。
本实施方式的半导体器件10具有在n+型硅衬底12之上并列设置n型柱状区域16和p型柱状区域18的结构。这些柱状区域16、18如图2例示那样，能够以在一方向上延长的形态来形成。再有，在图3中，只表示了并列配置的多个p型柱状区域18中的一部分。这种情况下，柱状区域16、18的深度D例如可以达到60微米左右。此外，n型柱状区域16和p型柱状区域18的宽度W1、W2例如可以分别达到10微米左右。
在p型柱状区域18之上平面状地设置p+型基极区域20，而且在其表面上平面状地设置n+型源极区域22。
从n型柱状区域16隔着p型基极区域20直至n+型源极区域22被栅极绝缘膜24覆盖，在其之上叠层栅极(控制电极)26。此外，栅电极26的周围和上表面由层间绝缘层27进行绝缘保护。
此外，在p型基极区域20和n型源极区域22的一部分上连接源极电极(主电极)28。另一方面，在n+型衬底12的背面侧上，连接漏极电极(主电极)30。
在栅电极26上施加导通电压时，在其下隔着栅绝缘膜24所面对的p型基极区域20的表面部分产生反转而形成沟道区，n型源极区域22和n型柱状区域16导通。作为其结果，可以在源电极28和漏电极30之间流过主电流。
栅电极26连接到栅极键合焊盘45。即，如图3例示那样，在半导体器件10的周边部分形成栅极布线42。这些栅极布线42例如通过设置于层间绝缘膜27中的接触孔(未图示)而连接到栅电极26。而且，这些栅极布线42连接到栅极键合焊盘45。栅极键合焊盘45是连接用于连接半导体器件10和外部电路的导体引线和导体框架等的电极焊盘。这些栅极布线42和栅极键合焊盘45形成在绝缘膜29之上。
而且，在本实施方式中，在这些栅极键合焊盘45和栅极布线42下，未设置n型柱状区域16和p型柱状区域18，设置n-型区域14来取代它们。由此，不牺牲半导体器件的开关速度，可大幅度地改善雪崩耐压。以下，说明其理由。
即，MISFET10的特性因柱状区域16、18的杂质浓度而改变。在n型柱状区域16的杂质浓度比p型柱状区域18的杂质浓度高时，可以降低导通电阻。这是因为可以降低流过主电极28、30之间的主电流的电流路径、即p型柱状区域16的电阻分量。
与此相反，在n型柱状区域16的杂质浓度比p型柱状区域18的杂质浓度低时，可以提高开关速度。这是因为在形成于柱状区域16、18之间的p-n结上施加反偏置时，可以将主电流路径、即n型柱状区域16迅速地耗尽。
另一方面，发生了决定半导体器件的耐压的雪崩击穿的部位，根据这些柱状区域16、18的杂质浓度而有所不同。
即，在n型柱状区域16的杂质浓度高的情况下，如图5中标号AV所示，在这些柱状区域16和p型基极区域20的p-n结部分中产生雪崩击穿。
另一方面，在p型柱状区域18的杂质浓度高的情况下，如图6中标号AV所示，在p型柱状区域18和n+型衬底12的p-n结部分中产生雪崩击穿。
图7是表示本发明人在完成本发明的过程中研究的比较例的半导体器件的剖面的示意图。对于该图，在与有关图1至图6的上述部分同样的元件上附以同一标号并省略详细的说明。
在本比较例中，在栅极键合焊盘45下，也设置n型柱状区域16和p型柱状区域18。在这样的半导体器件中，为了实现开关的高速化，在使n型柱状区域16的杂质浓度比p型柱状区域18的杂质浓度低时，如有关图6的上述说明那样，雪崩击穿发生在p型柱状区域18和n+型衬底12之间。于是，如图8中标号CC所示那样，在设置于栅极键合焊盘45下的p型柱状区域18和n+型衬底12的p-n结部分产生的载流子集中流到键合焊盘45周围的源极接点。即，在栅极键合焊盘45和栅极布线42之下，没有用于排出因雪崩击穿产生的载流子的路径，所以这些载流子集中到在栅极键合焊盘45和栅极布线42的周围设置的源极区域22。因此，作为MIFET整体，产生L(电抗)负载时的雪崩容量下降的问题。
相反，根据本实施方式，不在栅极键合焊盘45和栅极布线42之下形成n型柱状区域16和p型柱状区域18，取代为设置n-型区域14。由此，如图9所示，在焊盘45和栅极布线42之下不发生雪崩击穿，还可以消除对周围的源极接点的雪崩电流的集中。其结果，可以大幅度地提高MISFET的雪崩耐压。即，根据本发明，即使为了实现开关的高速化而提高p型柱状区域18的杂质浓度，也不降低MISFET的雪崩抗压。
再有，图1至图6中所示的情况不过是本发明的一例。
例如，作为本发明的半导体器件的平面结构，除了图3所示的结构以外，还可以列举各种具体例。
图10是例示本发明的半导体器件的平面结构的示意图。
即，作为本具体例，在与柱状区域16、18的延长方向大致垂直的方向上，延长设置四条栅极布线42。这些栅极布线42通过未图示的连接路径连接到栅电极。而且，这些栅极布线42连接到栅极键合焊盘45，可从外部施加控制电压。通过设置多个栅极布线42，可对条纹状延长的栅电极更均匀地施加电压。
而且，在本具体例中，未在栅极键合焊盘45和栅极布线42之下设置n型柱状区域16和p型柱状区域18，取代为设置n-型区域14。由此，可以防止在这些栅极键合焊盘45和栅极布线42之下产生雪崩击穿，可以提高MISFET的雪崩耐压。
图11是表示本发明的半导体器件的另一平面结构的示意图。
在本具体例中，栅极键合焊盘45和栅极布线42以与图10例示的同样形状而形成。但是，只在栅极键合焊盘45之下，设置n-型区域14来取代n型柱状区域16和p型柱状区域18。即，在栅极布线42之下设置n型柱状区域16和p型柱状区域18，只在面积大的栅极键合焊盘45之下设置n-型区域14来取代n型柱状区域16和p型柱状区域18。
与栅极键合焊盘45相比，栅极布线42的面积小。因此，因在栅极布线42之下形成柱状区域16、18而产生的雪崩电流小，是几乎没有问题的情况。因而，根据本具体例，不必根据栅极布线42的复杂形状来构图形成n-型区域14，具有容易制造的优点。
图12是例示本发明的半导体器件的另一平面结构的示意图。
在本具体例中，沿元件的三方向的周边部形成栅极布线42，栅极键合焊盘45从元件周边部稍稍偏离中心来设置。在具有这样的电极布线图形的MISFET中，也不在栅极布线42和栅极键合焊盘45之下设置n型柱状区域16和p型柱状区域18，通过设置n-型区域14，可以提高雪崩耐压。
图13是表示本发明的另一平面结构的示意图。
在本具体例中，以可包围元件的周边部来形成栅极布线42，在其一端上形成栅极键合焊盘45。通过从一方向上延长的栅电极的两端对栅极布线42形成接点，可对栅电极施加均匀的电压。
在具有这样的电极布线图形的MISFET中，也不在栅极布线42和栅极键合焊盘45之下设置n型柱状区域16和p型柱状区域18，通过设置n-型区域14，可以提高雪崩耐压。
图14是表示柱状区域16、18的变形例的部分截断立体图。
即，在本变形例中，n型柱状区域16和p型柱状区域18以在一方向上延长的同心环状来形成，其周围由n-型区域14形成。
图15是例示本变形例中的栅极布线42和栅极键合焊盘45的配置关系的示意平面图。
即，如该图所示，一方向上延长的同心环状的柱状区域16、18不形成在栅极布线42和栅极键合焊盘45之下。这些栅极布线42和栅极键合焊盘45之下由n-型区域14进行埋入。即使是这样的结构，也可以防止栅极布线42和栅极键合焊盘45之下的雪崩击穿，可以提高雪崩耐压。
图16是表示柱状区域16、18的另一个变形例的部分截断立体图。
即，在本变形例中，n型柱状区域16和p型柱状区域18同心圆状地形成，其周围由n-型区域14形成。
图17是例示本变形例的栅极布线42和栅极键合焊盘45的配置关系的示意平面图。
即，如该图所示，同心圆状的柱状区域16、18不形成在栅极布线42和栅极键合焊盘45之下。这些栅极布线42和栅极键合焊盘45之下由n-型区域14进行埋入。即使是这样的结构，也可以防止栅极布线42和栅极键合焊盘45之下的雪崩击穿，可以提高雪崩耐压。
下面，说明本实施方式的MISFET的制造方法的一例。
图18至图23是表示本实施方式的MISFET的一部分制造工序的工序剖面图。
即，首先，如图18所示，在n+型硅衬底12之上，外延生长例如8微米左右的n-型区域14。然后，形成未图示的掩膜(mask)，例如通过离子注入法而分别选择性导入n型杂质和p型杂质，从而如图19所示，分别形成n型柱状区域16和p型柱状区域18的一部分。
然后，如图20所示，再次外延生长例如8微米左右的n-型区域14。然后，通过分别选择性导入n型杂质和p型杂质，如图21所示，再形成n型柱状区域16和p型柱状区域18的一部分。
进而，如图22和图23所示，通过合计每次重复进行6次的n-型区域的外延生长和离子注入，例如，可以形成深度60微米左右的柱状区域16、18及厚度60微米左右的n-型区域14。
下面，说明本发明的第2实施方式。
图24是表示本发明第2实施方式的半导体器件的主要部分剖面结构的示意图。对于该图，在与有关图1至图23的上述元件相同的元件上附以相同的标号并省略详细的说明。
在本实施方式中，也不在栅极键合焊盘45之下设置n型柱状区域16和p型柱状区域18，而设置n-型区域14。而且，在n-型区域14之上叠层p型基极区域20。这样的话，通过从n-型区域14和其上的p型基极区域20之间形成的p-n结延伸的耗尽层，能够可靠地耗尽n-型区域14。作为其结果，提高n-型区域14的耐压，可以进一步稳定MISFET的工作特性。
再有，在本实施方式中，同样地采用有关图10至图17的上述各种变形例，也可以获得同样的作用效果。
图25是表示本发明第3实施方式的半导体器件的局部剖面结构的示意图。
而图26是表示本实施方式的部分半导体层的截断立体图。
对于这些图来说，对与有关图1至图24的上述元件相同的元件附以相同的标号并省略详细的说明。
在本实施方式中，在n型柱状区域16的中央附近，设置被填充了绝缘体的沟槽15。通过设置这样的沟槽15，更容易进行n型柱状区域16的耗尽，可以使开关高速。
此外，如后面详述那样，通过在n-型半导体层中对沟槽进行开口，从其侧壁导入p型杂质和n型杂质，从而能够可靠并且容易地形成p型柱状区域18和n型柱状区域16。
而且，在本实施方式中，也不在栅极键合焊盘45之下形成n型柱状区域16和p型柱状区域18，而设置n-型区域14。而且，在n-型区域14之上叠层p型基极区域20。这样的话，通过从n-型区域14和其上的p型基极区域20之间形成的p-n结延伸的耗尽层，能够可靠地耗尽n-型区域14。作为其结果，提高n-型区域14的耐压，可以进一步稳定MISFET的工作特性。
图27是表示本实施方式的变形例的半导体器件的局部剖面结构的示意图。
即，在本变形例中，在p型柱状区域18的中央附近，设置被填充了绝缘体的沟槽15。在本变形例中，通过在栅极键合焊盘45之下设置n-型区域14，可以提高MISFET的雪崩耐压。
图28至图34是例示本实施方式的半导体器件的制造工序的主要部分的工序剖面图。
即，首先，如图28所示，在n+型硅衬底12之上，通过外延生长而形成n-型区域14。
接着，在n-型区域14之上形成未图示的腐蚀掩膜，并形成从n-型区域14的表面到达n+型衬底12的沟槽T(图29)。
然后，如图30所示，通过离子注入法对沟槽T的侧壁从斜方向注入n型杂质和p型杂质。作为n型杂质，例如可使用砷(As)，作为p型杂质，例如可使用硼(B)。此时，使用所谓的旋转离子注入，砷离子注入例如可在加速电压60千伏、掺杂量为4.1×1013cm-2的条件下进行，硼离子注入例如可在加速电压60千伏、掺杂量为4.1×1013cm-2的条件下进行。再有，作为杂质的导入方法，除了离子注入以外，也可以采用热扩散法和等离子掺杂法等各种方法。
接着，通过实施热处理，如图31所示，分别形成n型柱状区域16和p型柱状区域18。例如，通过在1150℃中30分钟以上的热处理，可以同时扩散砷和硼并且活性化。此时，硼的扩散系数比砷的扩散系数大，所以通过硼从沟槽T扩散至远处而形成p型柱状区域18，在沟槽T的附近，通过砷的浓度超过硼而形成n型柱状区域16。
这些柱状区域16、18的宽度和杂质浓度，通过适当调整杂质的种类、离子注入的条件、热处理的条件，可按高精度进行控制。
接着，如图32所示，通过绝缘体来埋入沟槽T。具体地说，例如，通过对沟槽T的内壁面进行热氧化而形成氧化膜，进而通过气相生长法等堆积氧化硅或氮化硅来埋入沟槽。然后，通过化学机械研磨(CMP)法和腐蚀等而使表面平坦。
此外，在该工序中，也可以在沟槽T的内壁上形成氮化硅和氧化硅等薄膜后，在沟槽内埋入填充材料。此时，作为填充材料，如果使用粒子状等的材料，则可缓和与沟槽周围的半导体部分的材料的不同引起的热应力造成的变形。
接着，如图33所示，在p型柱状区域18之上平面状地形成p型基极区域20。
然后，在p型柱状区域18之上的沟道区域上隔着栅绝缘膜24而形成栅电极26，同时在p型基极区域20的表面上平面状地形成n+型源区域22。进而，通过形成绝缘膜27，并形成源电极28，如图34所示，完成本实施方式的MISFET的主要部分。
如以上说明，在本实施方式中，通过在n-型区域中形成沟槽T，并从其侧壁扩散n型和p型杂质，从而可以精密地形成n型柱状区域16和p型柱状区域18。然后，通过不在栅极键合焊盘45和栅极布线42之下形成沟槽T而残留n-型区域14，可以获得雪崩耐压高的MISFET。
在有关图18至图23的上述制造方法的情况下，在形成n-型区域14和柱状区域16、18时，需要多次重复切换进行外延生长和离子注入，工序繁杂。相反，在本实施方式中，通过从沟槽T的侧壁导入杂质，可以同时并且自对准地形成柱状区域16、18，在可以大幅度地简化制造工序方面是有利的。
再有，在制造有关图27的上述变形例的MISFET的情况下，可确定各自的杂质，以与p型杂质相比，n型杂质的扩散系数高。即，在n-型区域14中形成沟槽T后，通过从沟槽T的侧壁导入扩散系数高的n型杂质和扩散系数低的p型杂质并实施热处理，如图27所示，n型柱状区域16从沟槽形成至远处并在沟槽的附近可以形成p型柱状区域18。
以上，参照具体例说明了本发明的实施方式。但是，本发明不限于这些具体例。
例如，对于以上说明的半导体器件的各元件的材料、导电型、载流子浓度、杂质、厚度、配置关系、制造方法的各工序中的方法和条件等，本领域技术人员施加适当设计变更的情况，以具有本发明特征为限而包含在本发明的范围内。
另外，对于上述的半导体器件和其制造方法的结构，本领域技术人员从公知的范围中进行适当选择的情况，也以包含了本发明的主旨为限而包含在本发明的范围内。

Claims (20)

1.一种半导体器件，其特征在于，包括：
半导体层，它包括：设置在所述半导体层的第1导电型的半导体区域；设置在所述半导体层的第2导电型的半导体基极区域；设置在所述半导体层，且以预定的连续图形形成分别与所述半导体基极区域电连接的第1导电型的第1半导体柱状区域和第2导电型的第2半导体柱状区域；选择性地设置在所述半导体基极区域中的第1导电型的第1主电极区域；至少连接到所述半导体区域和所述第1半导体柱状区域上的第2主电极区域；
控制电极，控制所述第1主电极区域和所述第2主电极区域之间的导通；以及
电极焊盘，隔着绝缘层而设置在所述半导体层的电极焊盘形成区域之上，连接到所述控制电极，
所述半导体层的所述焊盘形成区域包含了连续图形未形成区域，所述连续图形未形成区域未形成所述柱状区域的所述预定的连续图形。
2.如权利要求1所述的半导体器件，其特征在于，所述连续图形未形成区域遍及设置在所述焊盘形成区域的整个面上。
3.如权利要求1所述的半导体器件，其特征在于，还包括布线层，其隔着绝缘层设置在所述半导体层之上，与所述控制电极和所述电极焊盘连接。
4.如权利要求3所述的半导体器件，其特征在于，所述连续图形未形成区域遍及设置在所述半导体层中所述布线层下方的整个面上。
5.如权利要求1所述的半导体器件，其特征在于，还包括共同连接到所述第1主电极区域和所述基极区域上的第1主电极。
6.如权利要求1所述的半导体器件，其特征在于，所述第1半导体区域的杂质浓度比所述第1半导体柱状区域的杂质浓度低。
7.如权利要求5所述的半导体器件，其特征在于，还包括在所述半导体层之上设置、且连接到所述第1主电极上的第2导电型的半导体层。
8.如权利要求7所述的半导体器件，其特征在于，所述第2导电型的半导体层与所述半导体基极区域电连接。
9.如权利要求1所述的半导体器件，其特征在于，所述第1半导体柱状区域的杂质浓度比所述第2半导体柱状区域的杂质浓度高。
10.如权利要求1所述的半导体器件，其特征在于，还包括与所述第1和第2半导体柱状区域的任意一个相邻设置、且由填充材料填充的沟槽。
11.如权利要求10所述的半导体器件，其特征在于，通过从所述沟槽的侧壁扩散杂质而形成所述第1和第2半导体柱状区域。
12.如权利要求1所述的半导体器件，其特征在于，所述预定的连续图形是第1半导体柱状区域和第2导电型的第2半导体柱状区域交叉配置而成的图形。
13.如权利要求1所述的半导体器件，其特征在于，所述控制电极与所述第1主电极区域和所述第1半导体柱状层之间的所述半导体基极层相邻，并夹着绝缘膜来设置。
14.一种半导体器件，其特征在于，包括：
半导体层，该半导体层包括：设置于所述半导体层上的第1导电型的半导体区域；设置于所述半导体层上的第2导电型的半导体基极区域；设置于所述半导体层上，以预定的连续图形形成分别与所述半导体基极区域电连接的第1导电型的第1半导体柱状区域和第2导电型的第2半导体柱状区域，选择性地设置在所述半导体基极区域上的第1导电型的第1主电极区域；以及至少连接到所述半导体区域和所述第1半导体柱状区域的第2主电极区域；
对所述第1主电极区域和所述第2主电极区域之间的导通进行控制的控制电极；
隔着绝缘层设置在所述半导体层的布线层形成区域之上、且连接到所述控制电极上的布线层；以及
连接到所述布线层的电极焊盘，
所述布线层形成区域包含未形成所述柱状区域的所述预定的连续图形的连续图形未形成区域。
15.如权利要求14所述的半导体器件，其特征在于，所述连续图形未形成区域遍及设置在所述布线层形成区域的整个面上。
16.如权利要求14所述的半导体器件，其特征在于，还包括与所述第1和第2半导体柱状区域的任意一个相邻设置、且由填充材料填充的沟槽，所述第1和第2半导体柱状区域通过从所述沟槽的侧壁扩散杂质而形成。
17.一种半导体器件的制造方法，其特征在于，包括以下工序：
在第1导电型的半导体衬底的主面上，形成第1导电型的半导体层的工序；
在所述半导体层上形成沟槽的工序；
通过将第1导电型和第2导电型的杂质从所述沟槽的侧壁分别扩散到所述半导体层，形成第1导电型的第1半导体柱状区域和第2导电型的第2半导体柱状区域的工序；
通过将第2导电型的杂质导入到所述半导体层的上部，形成共同连接到所述第1和第2半导体柱状区域的第2导电型的半导体基极区域的工序；
在所述半导体基极区域的表面上选择性形成第1导电型的第1主电极区域的工序；
连接到所述主电极区域和所述第1半导体柱状区域之间的所述半导体基极层并形成绝缘膜的工序；
在所述绝缘膜的与所述半导体基极层相对置的位置形成控制电极的工序；
形成被连接到所述半导体衬底的第2主电极的工序；以及
在所述半导体层中未形成所述沟槽的区域之上，隔着绝缘层而形成被连接到所述控制电极上的电极焊盘的工序。
18.如权利要求17所述的半导体器件的制造方法，其特征在于，所述第2导电型相对于所述半导体层的杂质的扩散系数，比所述第1导电型的杂质的扩散系数大。
19.如权利要求17所述的半导体器件的制造方法，其特征在于，还包括在所述半导体层中未形成所述沟槽的区域之上，隔着绝缘层而形成将所述控制电极和所述电极焊盘连接的布线层的工序。
20.如权利要求17所述的半导体器件的制造方法，其特征在于，所述半导体层的杂质浓度比所述半导体衬底和所述第1半导体柱状区域的任意一个低。
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