JP5665567B2 - 半導体素子 - Google Patents

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Description

本発明の実施形態は、半導体素子に関する。
スイッチング電源などの電源回路の小形化には、スイッチング周波数を上げ、電源回路内のインダクタンスやキャパシタンスなどの受動素子を小さくすることが有効である。しかし、スイッチング周波数を上げると、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などのスイッチング素子のスイッチング損失が増加し、スイッチング電源の電源効率が低下してしまう。このため、スイッチング電源などの電源回路の小形化については、スイッチング素子の高速化を図りつつ、スイッチング損失を低減させることが不可欠である。
スイッチング素子として用いられているＭＯＳＦＥＴ、ＩＧＢＴなどのＭＯＳゲート素子においては、ゲート長を短くすることでゲート容量を低減して高速化が図られている。しかし、ゲート容量を小さくし、高速化を行うと、配線に含まれる寄生インダクタンスと、スイッチング素子容量と、のあいだに共振が起きる。このため、スイッチング時にＭＯＳゲート素子から高周波ノイズが発生してしまう。
この問題を解決する例として、ＭＯＳゲート素子のゲート電極下にｐ−形層を設けた構造がある。このような構造によれば高電圧印加時のゲート・ドレイン間容量が増加し、ドレイン電圧の時間的変化（ｄＶ／ｄｔ）が小さくなる。これにより、スイッチングノイズが低下する。しかし、ゲート電極下にｐ−形層を形成する製造プロセスは複雑である。従って、ＭＯＳゲート素子の低コスト化に下限が生じてしまう。
特開２００４−００６５９８号公報
本発明の実施形態は、ノイズが発生し難い半導体素子を提供する。
実施形態の半導体素子は、第１導電形の第１半導体層と、前記第１半導体層の上に設けられた第１導電形の第２半導体層と、前記第２半導体層の表面に選択的に設けられた第２導電形の第３半導体層と、前記第３半導体層の表面に選択的に設けられた第１導電形の第４半導体層と、を備える。実施形態の半導体素子は、前記第１半導体層、前記第３半導体層、および前記第４半導体層と、第１絶縁膜を介して対向する第１制御電極と、前記第１制御電極に電気的に接続され、前記第１制御電極が設けられている第１領域とは別の第２領域の前記第２半導体層の上に設けられた引き出し電極と、前記引き出し電極に電気的に接続され、前記引き出し電極下において前記第２半導体層に第２絶縁膜を介して対向する第２制御電極および第３制御電極と、を備える。実施形態の半導体素子は、前記第１半導体層に接続された第１の主電極と、前記第３半導体層および前記第４半導体層に接続された第２の主電極と、を備える。前記引き出し電極下の前記第２半導体層の表面には、前記第３半導体層が設けられておらず、前記第２制御電極の少なくとも一部と、第３制御電極の全体と、は、前記引き出し電極下に設けられている。前記第２制御電極の電気抵抗は、前記第３制御電極の電気抵抗よりも高い。
実施形態に係る半導体素子の概要を説明する図である。 参考例に係る半導体素子を説明する図であり、（ａ）は、参考例に係る半導体素子の要部断面図、（ｂ）は、参考例に係る半導体素子の等価回路図である。 実施形態に係る半導体素子の効果を説明する図であり、（ａ）は、実施形態に係る半導体素子の要部断面図、（ｂ）は、実施形態に係る半導体素子の等価回路図である。 第１具体例に係る半導体素子の要部平面図である。 第１具体例に係る半導体素子の要部断面図であり、（ａ）は、図４のＸ−Ｘ’断面図、（ｂ）は、図４のＹ−Ｙ’断面図、（ｃ）は、図４のＺ−Ｚ’断面図である。 第１具体例の第１変形例に係る半導体素子の要部平面図である。 第１具体例の第１変形例に係る半導体素子の要部断面図であり、（ａ）は、図６のＸ−Ｘ’断面図、（ｂ）は、図６のＹ−Ｙ’断面図である。 第１具体例の第２変形例に係る半導体素子の要部平面図である。 第１具体例の第２変形例に係る半導体素子の要部断面図であり、（ａ）は、図８のＸ−Ｘ’断面図、（ｂ）は、図８のＹ−Ｙ’断面図である。 第１具体例の第３変形例に係る半導体素子の要部平面図である。 第１具体例の第３変形例に係る半導体素子の要部断面図であり、（ａ）は、図１０のＸ−Ｘ’断面図、（ｂ）は、図１０のＹ−Ｙ’断面図である。 第１具体例の第４変形例に係る半導体素子の要部断面図である。 第２具体例に係る半導体素子の要部平面図である。 第２具体例に係る半導体素子の要部断面図であり、（ａ）は、図１３のＸ−Ｘ’断面図、（ｂ）は、図１３のＹ−Ｙ’断面図、（ｃ）は、図１３のＺ−Ｚ’断面図である。 第２具体例の第１変形例に係る半導体素子の要部断面図である。 第２具体例の第２変形例に係る半導体素子の要部平面図である。 第２具体例の第３変形例に係る半導体素子の要部平面図である。 第３具体例に係る半導体素子の要部断面図である。 第３具体例の第１変形例に係る半導体素子の要部断面図である。 第３具体例の第２変形例に係る半導体素子の要部断面図である。
以下、図面を参照しつつ、実施形態について説明する。実施形態では、同一の部材には、同一の符号を付し、同一符号の部材については、その説明を適宜省略する。
（実施形態の概要）
図１は、実施形態に係る半導体素子の概要を説明する図である。図１には、実施形態に係る半導体素子１の断面が示されている。半導体素子１においては、図１に示す素子領域９０およびゲートパッド領域９１を含むセル単位が周期的に配列されている。素子領域９０を第１領域、ゲートパッド領域９１を第２領域としてもよい。
半導体素子１は、上下電極構造のＭＯＳＦＥＴを備える。半導体素子１においては、第１半導体層としてのｎ＋形ドレイン層１０の上に、第２半導体層としてのｎ形ドリフト層１１が設けられている。
半導体素子１の素子中央部に相当する素子領域９０では、ｎ形ドリフト層１１の表面に、第３半導体層としてのｐ形ベース層１２が選択的に設けられている。ｐ形ベース層１２の表面には第４半導体層としてのｎ＋形ソース層１３が選択的に設けられている。素子領域９０の最外周には、ｎ形ドリフト層１１の表面にｐ形層１２ａが設けられている。ｎ形ドリフト層１１、ｐ形ベース層１２、ｎ＋形ソース層１３、およびｐ形層１２ａの上には、第１絶縁膜としての第１ゲート絶縁膜３０が設けられている。
また、ｎ＋形ドレイン層１０の主面に対して略平行な方向において、ｎ＋形ソース層１３の一部から、その一部に隣接するｐ形ベース層１２を経て、ｎ形ドリフト層１１の一部に至るまで、第１制御電極としての第１ゲート電極３１が設けられている。第１ゲート絶縁膜３０は、第１ゲート電極３１と、ｎ＋形ソース層１３、ｐ形ベース層１２、およびｎ形ドリフト層１１と、のあいだに設けられている。すなわち、第１ゲート電極３１は、ｎ形ドリフト層１１、ｐ形ベース層１２、およびｎ＋形ソース層１３と、第１ゲート絶縁膜３０を介して対向している。
ｎ＋形ドレイン層１０には、第１主電極としてのドレイン電極６０が接続されている。ｎ＋形ソース層１３およびｐ形ベース層１２には、コンタクト層６１が接続されている。ｐ形層１２ａには、コンタクト層６２が接続されている。コンタクト層６１、６２には、第２主電極としてのソース電極６３が接続されている。すなわち、ソース電極６３は、コンタクト層６１、６２を介して、ｎ＋形ソース層１３およびｐ形ベース層１２に電気的に接続されている。ソース電極６３およびコンタクト層６１、６２と、第１ゲート絶縁膜３０と、のあいだには、第１ゲート絶縁膜３０が設けられている。
また、ゲートパッド領域９１においては、ｎ形ドリフト層１１およびｐ形層１２ａの上に、第２絶縁膜としての第２ゲート絶縁膜４０が設けられている。さらに、ｎ＋形ドレイン層１０の主面に対して略平行な方向において、第２制御電極および第３制御電極を含むゲート電極４１が設けられている。後述するように、第２制御電極の少なくとも一部と、第３制御電極の全体と、は、ゲートパッド電極４３下に設けられている。ゲート電極４１は、ゲートパッド電極４３と、ｎ形ドリフト層１１と、のあいだに第２ゲート絶縁膜４０を介して設けられている。ゲート電極４１は、ゲートパッド電極４３の下に設けられている。ゲート電極４１は、第２ゲート絶縁膜４０を介してドレイン電極６０に対向している。
ゲート電極４１には、コンタクト層４２が接続されている。コンタクト層４２には、ゲートパッド電極４３が接続されている。ゲートパッド電極４３と、ゲート電極４１およびコンタクト層６２と、のあいだには、第２ゲート絶縁膜４０が設けられている。
ゲートパッド電極４３は、第１ゲート電極３１が設けられた素子領域９０外のｎ形ドリフト層１１の上に設けられている。ゲートパッド電極４３は、第１ゲート電極３１が設けられている領域とは別領域のｎ形ドリフト層１１の上に設けられている。ゲートパッド電極４３は、例えば、半導体素子１の外部に第１ゲート電極３１を引き出すための引き出し電極である。ゲートパッド電極４３の下には、ｐ形ベース層１２が設けられていない。すなわち、ゲート電極４１は、ｎ形ドリフト層１１に第２ゲート絶縁膜４０を介して接している。
半導体素子１においては、ゲートパッド電極４３は、第１ゲート電極３１に電気的に接続されている。ゲート電極４１は、ゲートパッド電極４３に電気的に接続されている。
このような構造により、半導体素子１のゲート・ドレイン間容量は大きくなり、スイッチングノイズが抑制される。
ｎ＋形ドレイン層１０、ｎ形ドリフト層１１、ｐ形ベース層１２、ｎ＋形ソース層１３、およびｐ形層１２ａのそれぞれの主成分は、例えば、シリコン（Ｓｉ）を主成分としている。
第１ゲート絶縁膜３０の主成分は、例えば、酸化シリコン（ＳｉＯ２）である。第２ゲート絶縁膜４０の主成分は、例えば、酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）等である。
第１ゲート電極３１、ゲート電極４１の主成分は、例えば、ポリシリコンである。
ドレイン電極６０、ソース電極６３、コンタクト層４２，６１、６２の主成分は、例えば、銅（Ｃｕ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、不純物がドープされたポリシリコン等の導電材である。
続いて、半導体素子１の効果について説明する。
半導体素子１の効果を説明する前に、参考例に係る半導体素子１００について説明する。
図２は、参考例に係る半導体素子を説明する図であり、（ａ）は、参考例に係る半導体素子の要部断面図、（ｂ）は、参考例に係る半導体素子の等価回路図である。
参考例に係る半導体素子１００には、上述したゲート電極４１が設けられていない。半導体素子１００では、ゲートパッド領域９１にゲートパッド電極４３が配置されている。ゲートパッド電極４３は、第１ゲート電極３１に電気的に接続されている。ゲートパッド電極４３と、ｎ形ドリフト層１１と、のあいだには、絶縁膜４００が設けられている。さらに、ゲートパッド電極４３の下には、ｐ形層１１０が設けられている。上述した以外の半導体素子１００の構造は、半導体素子１と同じである。
図２（ｂ）には、半導体素子１００のソース電極６３（Ｓ）、ドレイン電極６０（Ｄ）、第１ゲート電極３１（Ｇ）、およびゲートパッド電極４３（Ｇ．Ｐ．）の接続関係が示されている。ゲートパッド電極４３には、外部ゲート抵抗Ｒｇが接続されている。外部ゲート抵抗Ｒｇは、例えば、ゲート・ドレイン間の充放電時間を調整するための抵抗である。例えば、外部ゲート抵抗Ｒｇをより高く設定するほど、ゲート・ドレイン間の充放電時間をより長くすることができる。
半導体素子の小型化に応じて、ゲート長が益々短くなる傾向にある。これに伴い、ゲート電極と、ドレイン電極と、の対向面積が小さくなり、ゲート・ドレイン間容量（Ｃｇｄ）が小さくなっている。そして、半導体素子の小型化に付随して、スイッチング速度が高速になっている。
しかし、ドレイン・ソース間容量（Ｃｄｓ）に比べてゲート・ドレイン間容量（Ｃｇｄ）が小さくなり過ぎると、ドレイン・ソース間の充放電時間によってスイッチング時間が決まるようになり、スイッチング時のゲート制御性が悪化する。これにより、半導体素子１００からスイッチングノイズが発生し易くなる。例えば、内部ゲート抵抗によって、ドレイン・ソース間電圧の時間的変化（ｄＶｄｓ／ｄｔ）を制御することができなくなる（Ｖｄｓ：ドレイン・ソース間電圧）。
また、ゲート・ドレイン間容量（Ｃｇｄ）が著しく小さくなり、スイッチングが高速になると、素子外の配線に含まれる寄生インダクタンスと、ゲート・ソース間、ゲート・ドレイン間、ドレイン・ソース間などのスイッチング素子容量と、のあいだに共振が起きる場合がある。その結果、スイッチング時に半導体素子１００から高周波ノイズが発生する可能性がある。
外部ゲート抵抗Ｒｇの調整により、ゲート・ドレイン間の充放電時間をより長く設定し、高周波ノイズを抑制する手法も考えられる。しかし、ゲート・ドレイン間容量（Ｃｇｄ）が小さくなり過ぎた場合、単に外部ゲート抵抗Ｒｇを調整する手法では、ゲート制御性に限界が生じてしまう。
図３は、実施形態に係る半導体素子の効果を説明する図であり、（ａ）は、実施形態に係る半導体素子の要部断面図、（ｂ）は、実施形態に係る半導体素子の等価回路図である。
半導体素子１においては、第１ゲート電極３１のほかにゲート電極４１がゲートパッド電極４３の下に設けられている。ゲート電極４１と、ドレイン電極６０と、のあいだには、第２ゲート絶縁膜４０が設けられている。あるいは、ゲート電極４１と、ドレイン電極６０と、のあいだの半導体層には、空乏層が形成する。従って、半導体素子１においては、ゲート・ドレイン間容量（Ｃｇｄ）のほか、ゲート・ドレイン間容量（Ｃｇｄ’）がゲートパッド電極４３と、ドレイン電極６０と、のあいだに発生する。
また、半導体素子１においては、平面パターンであるゲート電極４１と、平面パターンであるゲートパッド電極４３とを電気的に接続することにより、高い内部ゲート抵抗が発生する。例えば、ゲートパッド電極４３およびゲート電極４１については、それらが対向する領域全体で接触させていない。ゲートパッド電極４３と、ゲート電極４１と、は、細いコンタクト層４２を介して電気的に接続されている。
ゲート電極４１は、第２制御電極と、第３制御電極と、を含む。第２制御電極の少なくとも一部と、第３制御電極の全体と、は、ゲートパッド電極４３の下に設けられている。第２制御電極の電気抵抗は、第３制御電極の電気抵抗よりも高く設定してもよい。例えば、第２制御電極の線幅を第３制御電極の幅にくらべ細くする。これにより、ゲート電極４１内には、高い内部ゲート抵抗ｒｇが発生している。
このように、半導体素子１においては、ゲート・ドレイン間容量（Ｃｇｄ）のほかに、ゲート電極４１を付設した分の内部ゲート抵抗ｒｇ、この内部ゲート抵抗ｒｇに接続されたゲート・ドレイン間容量（Ｃｇｄ’）がゲートパッド電極４３と、ドレイン電極６０と、のあいだに並列に加わる。これにより、半導体素子１のゲート・ドレイン間の時定数は、半導体素子１００に比べて大きくなる。その結果、半導体素子１のスイッチングノイズは、半導体素子１００に比べ抑制される。
また、半導体素子１によれば、第１ゲート電極３１のピッチを増大させることなく、ゲート・ドレイン間容量が増加する。従って、半導体素子１においては、素子領域９０における単位面積当たりのチャネル密度が減少せず、単位面積当たりのオン抵抗が増加しない。さらに、ゲート電極４１は、ゲートパッド電極４３の下に配置される。従って、半導体素子１の素子面積が増大することもない。
ゲートパッド電極４３下のゲート・ドレイン間容量（Ｃｇｄ’）については、ゲート電極４１と、第２ゲート絶縁膜４０と、の接触面積を変えることにより、Ｃｇｄ’を適宜調整することができる。従って、半導体素子１におけるゲート・ドレイン間容量の設計自由度は、半導体素子１００に比べて増大する。
また、半導体素子１においては、上述したゲート電極下にｐ−形層を形成する製造工程を要しない。ゲート電極４１のパターニングは、第１ゲート電極３１のパターニングと同じ製造工程で実行可能である。例えば、第１ゲート電極３１のパターン形状と、ゲート電極４１のパターン形状と、を併せたマスクを使用することにより、第１ゲート電極３１およびゲート電極４１は、同じ製造工程で製造可能になる。これにより、半導体素子１の製造プロセスは簡略になり、製造コストが低減する。
また、素子領域９０の第１ゲート電極３１のシート抵抗（Ω/square）に比べて、ゲートパッド領域９１のゲート電極４１のシート抵抗を高く設定してもよい。これにより、内部ゲート抵抗ｒｇをより増加させることもできる。例えば、第１ゲート電極３１およびゲート電極４１の材質がポリシリコンである場合、これらの不純物濃度を変えることで、それぞれのシート抵抗に差を設けることができる。
このように、半導体素子１は高い信頼性を有し、低コストで実現し得る。
続いて、ゲート電極４１の平面形状の具体例について説明する。
（第１具体例）
図４は、第１具体例に係る半導体素子の要部平面図である。
図５は、第１具体例に係る半導体素子の要部断面図であり、（ａ）は、図４のＸ−Ｘ’断面図、（ｂ）は、図４のＹ−Ｙ’断面図、（ｃ）は、図４のＺ−Ｚ’断面図である。
第１具体例に係る半導体素子１Ａにおいては、ゲート電極４１は、第２制御電極としての第２ゲート電極４１Ｂと、第３制御電極としての第２ゲート電極４１Ａと、を含む。第２ゲート電極４１Ｂの少なくとも一部と、第３ゲート電極４１Ａの全体と、は、ゲートパッド電極４３下に設けられている。ｎ＋形ドレイン層１０の主面に対し垂直な方向からみて、第３ゲート電極４１Ａの平面形状は矩形状である。第２ゲート電極４１Ｂは、ライン状である。すなわち、第２ゲート電極４１Ｂは、第３ゲート電極４１Ａに比べて細い。例えば、ゲート電極３１が周期的に配列する方向において、第２ゲート電極４１Ｂの幅は、第３ゲート電極部４１Ａの幅よりも狭い。これにより、第２ゲート電極４１Ｂの電気抵抗は、第３ゲート電極４１Ａの電気抵抗よりも高くなる。
半導体素子１Ａにおいては、ゲートパッド電極４３がコンタクト層４２Ａを介して、第１ゲート電極３１の接続部３１ａに接続されている。接続部３１ａは、第１ゲート電極３１の一部である。第１ゲート電極３１には、第２ゲート電極４１Ｂが接続されている。
このように、半導体素子１Ａにおいては、第１ゲート電極３１のほかにゲート電極４１がゲートパッド電極４３の下に設けられている。ゲート電極４１と、ドレイン電極６０と、のあいだには、第２ゲート絶縁膜４０が設けられている。従って、半導体素子１Ａにおいては、ゲート・ドレイン間容量（Ｃｇｄ）のほか、ゲート・ドレイン間容量（Ｃｇｄ’）がゲートパッド電極４３と、ドレイン電極６０と、のあいだに発生する。
ゲートパッド電極４３と、ゲート電極４１と、は、互いに対向し合う領域全体で接触せず、ゲートパッド領域９１の一部に設けたコンタクト層４２Ａを通じて電気的に接続されている。また、ゲート電極４１は、細い第２ゲート電極部４１Ｂを含む。これにより、ゲート電極４１には、高い内部ゲート抵抗ｒｇが発生する。
従って、半導体素子１Ａのゲート・ドレイン間の時定数は、半導体素子１００に比べて大きくなる。その結果、半導体素子１Ａのスイッチングノイズは、半導体素子１００に比べ抑制される。
なお、コンタクト層の位置は、ゲートパッド領域９１の角に限定される必要はない。その具体例を次に示す。
（第１具体例の第１変形例）
図６は、第１具体例の第１変形例に係る半導体素子の要部平面図である。
図７は、第１具体例の第１変形例に係る半導体素子の要部断面図であり、（ａ）は、図６のＸ−Ｘ’断面図、（ｂ）は、図６のＹ−Ｙ’断面図である。
第１具体例の第１変形例に係る半導体素子１Ｂにおいては、ゲート電極４１は、第３ゲート電極４１Ｃと、第２ゲート電極４１Ｄと、を含む。ｎ＋形ドレイン層１０の主面に対し垂直な方向からみて、第３ゲート電極４１Ｃの平面形状は矩形状である。ただし、第３ゲート電極４１Ｃの端から中心部に向かってライン状の細い第２ゲート電極４１Ｄが入り込んでいる。第３ゲート電極４１Ｃにおいては、第２ゲート電極４１Ｄによって第３ゲート電極４１Ｃの一部が分割された形状になっている。
半導体素子１Ｂにおいて、ゲート電極４１の一部は狭くなっている。例えば、ゲート電極３１が周期的に配列する方向において、第２ゲート電極４１Ｄの幅は、第３ゲート電極４１Ｃの幅よりも狭い。第３ゲート電極４１Ｃの幅とは、分割された第３ゲート電極４１Ｃの幅でもよく、分割されていない第３ゲート電極４１Ｃの幅でもよい。これにより、第２ゲート電極４１Ｄの電気抵抗は、第３ゲート電極４１Ｃの電気抵抗よりも高くなる。
半導体素子１Ｂにおいては、ゲートパッド電極４３がコンタクト層４２Ｂを介して、第１ゲート電極３１の接続部３１ｂに接続されている。コンタクト層４２Ｂは、ゲートパッド領域９１の２つの角の中心付近に位置している。接続部３１ｂは、第１ゲート電極３１の一部である。また、ゲートパッド電極４３は、コンタクト層４２Ｂを介して、第２ゲート電極４１Ｄに接続されている。第２ゲート電極４１Ｄは、第３ゲート電極４１Ｃに接続されている。
半導体素子１Ｂにおいては、第１ゲート電極３１のほかにゲート電極４１がゲートパッド電極４３の下に設けられている。ゲート電極４１と、ドレイン電極６０と、のあいだには、第２ゲート絶縁膜４０が設けられている。ゲートパッド領域９１のｎ形ドリフト層１１の表面には、ｐ形ベース層１２が設けられておらず、素子領域９０のｎ形ドリフト層１１の表面にｐ形ベース層１２が選択的に設けられている。
従って、半導体素子１Ｂにおいては、ゲート・ドレイン間容量（Ｃｇｄ）のほか、ゲート・ドレイン間容量（Ｃｇｄ’）がゲートパッド電極４３と、ドレイン電極６０と、のあいだに発生する。
ゲートパッド電極４３と、ゲート電極４１と、は、互いに対向し合う領域全体で接触せず、ゲートパッド領域９１の一部に設けたコンタクト層４２Ｂを通じて電気的に接続されている。また、ゲート電極４１は、細い第２ゲート電極４１Ｄを含む。これにより、ゲート電極４１には、高い内部ゲート抵抗ｒｇが発生する。
従って、半導体素子１Ｂのゲート・ドレイン間の時定数は、半導体素子１００に比べて大きくなる。その結果、半導体素子１Ｂのスイッチングノイズは、半導体素子１００に比べ抑制される。
（第１具体例の第２変形例）
図８は、第１具体例の第２変形例に係る半導体素子の要部平面図である。
図９は、第１具体例の第２変形例に係る半導体素子の要部断面図であり、（ａ）は、図８のＸ−Ｘ’断面図、（ｂ）は、図８のＹ−Ｙ’断面図である。
第１具体例の第２変形例に係る半導体素子１Ｃにおいては、ゲート電極４１は、第３ゲート電極４１Ｅと、第２ゲート電極４１Ｆと、第３ゲート電極４１Ｇと、第２ゲート電極４１Ｈと、を含む。ｎ＋形ドレイン層１０の主面に対し垂直な方向からみて、第３ゲート電極４１Ｅ、４１Ｇの平面形状は矩形状である。
ただし、第３ゲート電極４１Ｅの端から中心部に向かってライン状の細い第２ゲート電極４１Ｆが入り込んでいる。第３ゲート電極４１Ｅにおいては、第２ゲート電極４１Ｆによって第３ゲート電極４１Ｅの一部が分割された形状になっている。さらに、第３ゲート電極４１Ｇの端から中心部に向かってライン状の細い第２ゲート電極４１Ｈが入り込んでいる。第３ゲート電極４１Ｇにおいては、第２ゲート電極４１Ｈによって第３ゲート電極４１Ｇの一部が分割された形状になっている。
半導体素子１Ｃにおいて、ゲート電極４１の一部は狭くなっている。例えば、ゲート電極３１が周期的に配列する方向において、第２ゲート電極４１Ｆ、４１Ｈの幅は、第３ゲート電極４１Ｅ、４１Ｇの幅よりも狭い。第３ゲート電極４１Ｅ、４１Ｇの幅とは、分割された第３ゲート電極４１Ｅ、４１Ｇの幅である。これにより、第２ゲート電極４１Ｆ、４１Ｈの電気抵抗は、第３ゲート電極４１Ｅ、４１Ｇの電気抵抗よりも高くなる。
半導体素子１Ｃにおいては、ゲートパッド電極４３がコンタクト層４２Ｃを介して、第２ゲート電極４１Ｆおよび第２ゲート電極４１Ｈに接続されている。コンタクト層４２Ｃは、ゲートパッド領域９１の中心付近に位置している。第２ゲート電極４１Ｆは、第３ゲート電極４１Ｅに接続されている。第２ゲート電極４１Ｈは、第３ゲート電極４１Ｇに接続されている。第３ゲート電極４１Ｅは、第１ゲート電極３１の一部である接続部３１ｂに接続されている。このような構造においても、半導体素子１Ｂと同様の効果を奏する。
（第１具体例の第３変形例）
図１０は、第１具体例の第３変形例に係る半導体素子の要部平面図である。
図１１は、第１具体例の第３変形例に係る半導体素子の要部断面図であり、（ａ）は、図１０のＸ−Ｘ’断面図、（ｂ）は、図１０のＹ−Ｙ’断面図である。
第１具体例の第３変形例に係る半導体素子１Ｄにおいては、ゲート電極４１は、第３ゲート電極４１Ｉと、第２ゲート電極４１Ｊと、を含む。ｎ＋形ドレイン層１０の主面に対し垂直な方向からみて、第３ゲート電極４１Ｉの平面形状は矩形状である。ただし、第３ゲート電極４１Ｉの端から中心部に向かってライン状の細い第２ゲート電極４１Ｊが入り込んでいる。第３ゲート電極４１Ｉにおいては、第２ゲート電極４１Ｊによって第３ゲート電極４１Ｉの一部が分割された形状になっている。
半導体素子１Ｄにおいて、ゲート電極４１の一部は狭くなっている。例えば、ゲート電極３１が周期的に配列する方向において、第２ゲート電極４１Ｊの幅は、第３ゲート電極４１Ｉの幅よりも狭い。第３ゲート電極４１Ｉの幅とは、分割された第３ゲート電極４１Ｉの幅でもよく、分割されていない第３ゲート電極４１Ｉの幅でもよい。これにより、第２ゲート電極４１Ｊの電気抵抗は、第３ゲート電極４１Ｉの電気抵抗よりも高くなる。
半導体素子１Ｄにおいては、ゲートパッド電極４３がコンタクト層４２Ａを介して、第１ゲート電極３１の一部である接続部３１ａに接続されている。また、ゲートパッド電極４３は、コンタクト層４２Ｂを介して、第２ゲート電極４１Ｊに接続されている。第２ゲート電極４１Ｊは、第３ゲート電極４１Ｉに接続されている。
このように、半導体素子１Ｄにおいては、引き出し電極であるゲートパッド電極４３と、第１ゲート電極３１と、を接続する第１箇所（コンタクト層４２Ａ）と、引き出し電極であるゲートパッド電極４３と、ゲート電極４１と、を接続する第２箇所（コンタクト層４２Ｂ）と、が設けられている。
このような構造においても、ゲート・ドレイン間容量（Ｃｇｄ）のほか、ゲート・ドレイン間容量（Ｃｇｄ’）がゲートパッド電極４３と、ドレイン電極６０と、のあいだに発生する。
ゲートパッド電極４３と、ゲート電極４１と、は、互いに対向し合う領域全体で接触せず、ゲートパッド領域９１の一部に設けたコンタクト層４２Ｂを通じて電気的に接続されている。また、ゲート電極４１は、細い第２ゲート電極４１Ｊを含む。これにより、ゲート電極４１には、高い内部ゲート抵抗ｒｇが発生する。
従って、半導体素子１Ｄのゲート・ドレイン間の時定数は、半導体素子１００に比べて大きくなる。その結果、半導体素子１Ｄのスイッチングノイズは、半導体素子１００に比べ抑制される。
（第１具体例の第４変形例）
図１２は、第１具体例の第４変形例に係る半導体素子の要部断面図である。
第１具体例の第４変形例に係る半導体素子１Ｅにおいては、第１ゲート電極３１の下の第１ゲート絶縁膜３０の厚みよりも、ゲート電極４１の下の第２ゲート絶縁膜４０Ａの厚みが厚くなっている。
このような構造によれば、ドレイン・ソース間に高電圧を印加する際に、ゲートパッド電極４３下でのアバランシェ降伏が起き難くなる。すなわち、半導体素子１Ｅでは、耐圧低下およびアバランシェ耐量低下が抑制される。
（第２具体例）
図１３は、第２具体例に係る半導体素子の要部平面図である。
図１４は、第２具体例に係る半導体素子の要部断面図であり、（ａ）は、図１３のＸ−Ｘ’断面図、（ｂ）は、図１３のＹ−Ｙ’断面図、（ｃ）は、図１３のＺ−Ｚ’断面図である。
第２具体例に係る半導体素子１Ｆにおいては、ゲート電極４１は、第３ゲート電極４１Ｋと、第２ゲート電極４１Ｌと、を含む。ｎ＋形ドレイン層１０の主面に対し垂直な方向からみて、ゲート電極４１は、櫛形状である。すなわち、第３ゲート電極４１Ｋと、第２ゲート電極４１Ｌと、によって形成されるパターンは、櫛形である。ライン状の細い第２ゲート電極４１Ｌに複数のライン状の第３ゲート電極４１Ｋが接続されている。第２ゲート電極４１Ｌと、第３ゲート電極４１Ｋと、は、略直交している。第３ゲート電極４１Ｋは、第２ゲート電極４１Ｌが延在する方向に周期的に配列されている。
半導体素子１Ｆにおいて、ゲート電極４１の一部は狭くなっている。例えば、ゲート電極３１が周期的に配列する方向に対し略垂直な方向における第２ゲート電極４１Ｌの幅は、ゲート電極３１が周期的に配列する方向における第３ゲート電極４１Ｋの幅よりも狭い。これにより、第２ゲート電極４１Ｌの電気抵抗は、第３ゲート電極４１Ｋの電気抵抗よりも高くなる。
半導体素子１Ｆにおいては、ゲートパッド電極４３がコンタクト層４２Ｂを介して、第１ゲート電極３１の一部である接続部３１ｂに接続されている。また、接続部３１ｂは、第２ゲート電極４１Ｌに接続されている。
このような構造においても、ゲート・ドレイン間容量（Ｃｇｄ）のほか、ゲート・ドレイン間容量（Ｃｇｄ’）がゲートパッド電極４３と、ドレイン電極６０と、のあいだに発生する。
ゲートパッド電極４３と、ゲート電極４１と、は、ゲートパッド領域９１の一部に設けたコンタクト層４２Ｂを通じて電気的に接続されている。また、ゲート電極４１は、細い第２ゲート電極４１Ｌを含む。これにより、ゲート電極４１には、高い内部ゲート抵抗ｒｇが発生する。
半導体素子１Ｆにおいては、ｎ＋形ドレイン層１０の主面に対し垂直な方向からみて、ゲート電極４１が平面形状ではなく、くし形に形成されている。このように、ゲート電極４１パターンを平面パターンからラインパターンに変えることで、ゲート・ドレイン間容量（Ｃｇｄ’）の大きさを適宜調整することができる。
従って、半導体素子１Ｆのゲート・ドレイン間の時定数は、半導体素子１００に比べて大きくなる。その結果、半導体素子１Ｆのスイッチングノイズは、半導体素子１００に比べ抑制される。
半導体素子１Ｆにおいては、隣接する第３ゲート電極４１Ｋのあいだのｎ形ドリフト層１１の表面に、ｐ形ガードリング層１２ｂが選択的に設けられている。ｐ形ガードリング層１２ｂは、ｐ形ベース層１２と同じ製造工程で形成される。すなわち、ｐ形ガードリング層１２ｂは、ｐ形ベース層１２と同時に形成される。
ｐ形ガードリング層１２ｂを設けることで、ゲート電極４１への電界集中が抑制されて、ゲートパッド電極４３下での耐圧低下が抑制される。これにより、半導体素子１Ｆにおいては、アバランシェ耐量の低下が抑制される。
（第２具体例の第１変形例）
図１５は、第２具体例の第１変形例に係る半導体素子の要部断面図である。図１５（ａ）は、図１３のＸ−Ｘ’断面、図１５（ｂ）は、図１３のＹ−Ｙ’断面、図１５（ｃ）は、図１３のＺ−Ｚ’断面図に対応している。
第２具体例の第１変形例に係る半導体素子１Ｇにおいては、隣接するｐ形ベース層１２のあいだ、および隣接するｐ形ガードリング層１２ｂのあいだのｎ形ドリフト層１１の表面に、第５半導体層としての高濃度ｎ形層１１ａが選択的に設けられている。高濃度ｎ形層１１ａの不純物濃度は、ｎ形ドリフト層１１の不純物濃度よりも高い。
高濃度ｎ形層１１ａの配置により、素子領域９０におけるオン抵抗が低減する。さらに、高濃度ｎ形層１１ａへの帯電効果が高まって、ゲートパッド電極４３下のゲート・ドレイン間容量（Ｃｇｄ’）をさらに増加させることができる。
（第２具体例の第２変形例）
図１６は、第２具体例の第２変形例に係る半導体素子の要部平面図である。
第２具体例の第２変形例に係る半導体素子１Ｈにおいては、ゲート電極４１は、第３ゲート電極４１Ｍと、第２ゲート電極４１Ｎと、第２ゲート電極４１Ｐと、第２ゲート電極４１Ｒと、第２ゲート電極４１Ｑと、を含む。ｎ＋形ドレイン層１０の主面に対し垂直な方向からみて、ゲート電極４１は、格子状である。
すなわち、ライン状の細い第２ゲート電極４１Ｑ、４１Ｒに、複数のライン状の第３ゲート電極４１Ｍが接続されている。第３ゲート電極４１Ｍと、第２ゲート電極４１Ｑ、４１Ｒと、は略直交している。第３ゲート電極４１Ｍは、第２ゲート電極４１Ｑ、４１Ｒが延在する方向に周期的に配列されている。第２ゲート電極４１Ｑ、４１Ｒは、それぞれ略平行に配列されている。
半導体素子１Ｈにおいて、ゲート電極部４１の一部は狭くなっている。例えば、ゲート電極３１が周期的に配列する方向において、第２ゲート電極４１Ｎ、４１Ｐの幅は、第３ゲート電極４１Ｍの幅よりも狭い。これにより、第２ゲート電極４１Ｎ、４１Ｐの電気抵抗は、第３ゲート電極４１Ｍの電気抵抗よりも高くなる。
半導体素子１Ｈにおいては、ゲートパッド電極４３がコンタクト層４２Ｃを介して、第２ゲート電極４１Ｎと、第２ゲート電極４１Ｐと、に接続されている。第２ゲート電極４１Ｎは、第２ゲート電極４１Ｑに接続されている。第２ゲート電極４１Ｐは、第２ゲート電極４１Ｒに接続されている。第２ゲート電極４１Ｑは、第１ゲート電極３１の一部である接続部３１ｂに接続されている。
半導体素子１Ｈにおいては、半導体素子１Ｆと同様に隣接する第３ゲート電極４１Ｍのあいだのｎ形ドリフト層１１の表面に、ｐ形ガードリング層１２ｂを選択的に設けてもよい。
このような構造においても、ゲート・ドレイン間容量（Ｃｇｄ）のほか、ゲート・ドレイン間容量（Ｃｇｄ’）がゲートパッド電極４３と、ドレイン電極６０と、のあいだに発生する。また、ゲート電極４１内には、高い内部ゲート抵抗が発生する。従って、半導体素子１Ｈにおいては、半導体素子１Ｆと同様の効果を奏する。
（第２具体例の第３変形例）
図１７は、第２具体例の第３変形例に係る半導体素子の要部平面図である。
図１７（ａ）に示す第２具体例の第３変形例に係る半導体素子１Ｊにおいては、ゲート電極４１は、第３ゲート電極４１Ｓを含む。ｎ＋形ドレイン層１０の主面に対し垂直な方向からみて、ゲート電極４１は、渦巻き状である。
すなわち、ライン状の細い第３ゲート電極４１Ｓは、矩形状のゲートパッド電極４３の外周に沿うように渦巻きを形成している。
半導体素子１Ｊにおいては、ゲートパッド電極４３がコンタクト層４２Ａを介して、第１ゲート電極３１の一部である接続部３１ａに接続されている。また、ゲートパッド電極４３は、コンタクト層４２Ａを介して、第３ゲート電極４１Ｓに接続されている。
このような構造においても、ゲート・ドレイン間容量（Ｃｇｄ）のほか、ゲート・ドレイン間容量（Ｃｇｄ’）がゲートパッド電極４３と、ドレイン電極６０と、のあいだに発生する。また、ゲート電極４１を渦巻き状にすることで、ゲート電極４１内には、高い内部ゲート抵抗が発生する。半導体素子１Ｊにおいては、半導体素子１Ｆと同様に隣接する第３ゲート電極４１Ｓのあいだのｎ形ドリフト層１１の表面に、ｐ形ガードリング層１２ｂを選択的に設けてもよい。従って、半導体素子１Ｊにおいては、半導体素子１Ｆと同様の効果を奏する。
また、図１７（ｂ）に示すように、ゲート電極４１は、第３ゲート電極４１Ｓａと、第２ゲート電極４１Ｓｂと、を含む構成であってもよい。第２ゲート電極４１Ｓｂの線幅は、第３ゲート電極４１Ｓａの線幅よりも狭い。これにより、第２ゲート電極４１Ｓｂの電気抵抗は、第３ゲート電極４１Ｓａの電気抵抗よりも高くなる。このような構造であれば、ゲート電極４１内の内部ゲート抵抗はさらに増加する。
実施形態においては、半導体層にスーパージャンクション構造を備えてもよい。スーパージャンクション構造を備えた半導体素子を、概要図を用いて以下に説明する。
（第３具体例）
図１８は、第３具体例に係る半導体素子の要部断面図である。
第３具体例に係る半導体素子１Ｋにおいては、素子領域９０においてｎ＋形ドレイン層１０の上に、ｎ形ドリフト層１１が設けられている。
素子領域９０においては、ｎ形ドリフト層１１の表面に、ｐ形ベース層１２が選択的に設けられている。ｐ形ベース層１２の表面にはｎ＋形ソース層１３が選択的に設けられている。素子領域９０の最外周には、ｎ形ドリフト層１１の表面にｐ形層１２ａが設けられている。ｎ形ドリフト層１１中には、ｐ形ベース層１２に接続された第６半導体層としてのｐ形ピラー層１２ｐがｎ＋形ドレイン層１０の主面に対し略平行は方向に周期的に設けられている。
すなわち、素子領域９０においては、ｎ形ドリフト層１１中に、ｐ形ピラー層１２ｐと、ｎ形ピラー層１１ｎと、を含むスーパージャンクション構造が形成されている。ｎ形ピラー層１１ｎと、ｐ形ピラー層１２ｐと、は、ｎ＋形ドレイン層１０の主面に対して略平行な方向に交互に配列されている。ｐ形ピラー層１２ｐの上端は、ｐ形ベース層１２に接続されている。
ゲートパッド領域９１においては、ｎ＋形ドレイン層１０の上に、素子領域９０におけるｎ形ピラー層１１ｎよりも低濃度であるｎ形ドリフト層が設けられている。この低濃度のｎ形ドリフト層を、以下「ｎ−形層１５」と呼称する。ゲートパッド領域９１には、ｐ形ピラー層１２ｐが設けられておらず、ゲートパッド領域９１におけるｎ形ドリフト層、すなわちｎ−形層１５の不純物濃度は、素子領域９０におけるｎ形ドリフト層１１の不純物濃度よりも低い。ｎ−形層１５の不純物濃度は、ｎ形ピラー層１１ｎ（または、ｎ形ドリフト層１１）の１／１０以下であることが望ましい。ｎ−形層１５は、第２ゲート絶縁膜４０に接している。ゲートパッド領域９１においては、スーパージャンクション構造が形成されていない。
このような構造によれば、ｎ形ピラー層１１ｎの不純物濃度をｎ形ドリフト層１１の不純物濃度よりも高く設定することが可能になる。これにより、半導体素子１Ｋのオン抵抗はより低減する。
ただし、スーパージャンクション構造を備えた上下電極構造のＭＯＳＦＥＴでは、ｎ形ピラー層１１ｎと、ｐ形ピラー層１２ｐと、の接合により、ドレイン・ソース間容量（Ｃｄｓ）が大きくなってしまう。ドレイン・ソース間容量が大きくなることは、相対的にゲート・ドレイン間容量が小さいことを意味する。従って、このようなＭＯＳＦＥＴからは、スイッチングノイズが発生すると考えられる。例えば、内部ゲート抵抗によって、ドレイン・ソース間電圧の時間的変化（ｄＶｄｓ／ｄｔ）を制御することができなくなるという懸念がある（Ｖｄｓ：ドレイン・ソース間電圧）。
しかし、半導体素子１Ｋにおいては、ゲートパッド電極４３下に、ｐ形ベース層１２およびスーパージャンクション構造が設けられていない。これにより、ゲートパッド電極４３下には、ドレイン・ソース間容量（Ｃｄｓ）が発生しない。すなわち、半導体素子１Ｋにおいても、高いゲート・ドレイン間容量を有する。これにより、半導体素子１Ｋにおいては、内部ゲート抵抗によって、ドレイン・ソース間電圧（Ｖｄｓ）の時間的変化（ｄＶｄｓ／ｄｔ）を良好に制御できる。その結果、スイッチングノイズが低減する。
さらに、半導体素子１Ｋにおいては、ゲートパッド電極４３下に、低濃度のｎ−形層１５が設けられている。このため、ドレイン・ソース間に高電圧を印加すると、ｎ−形層１５が空乏化し易くなり、ゲートパッド電極４３下でのアバランシェ降伏が抑制される。これにより、半導体素子１Ｋは、高耐圧を維持する。なお、ｎ−形層１５に代えて、ｎ−形層１５の部分に低濃度のｐ−形層を配置しても、半導体素子１Ｋは、高耐圧を維持する。
（第３具体例の第１変形例）
図１９は、第３具体例の第１変形例に係る半導体素子の要部断面図である。
第３具体例の第１変形例に係る半導体素子１Ｌにおいては、素子領域９０のほか、ゲートパッド領域９１においてスーパージャンクション構造が形成されている。ゲートパッド領域９１において、ｎ形ピラー層１５ｎと、ｐ形ピラー層１５ｐと、は、ｎ＋形ドレイン層１０の主面に対して略平行な方向に交互に配列されている。
ゲートパッド領域９１におけるｎ形ピラー層１５ｎおよびｐ形ピラー層１５ｐの不純物濃度は、素子領域９０におけるｎ形ピラー層１１ｎおよびｐ形ピラー層１２ｐの不純物濃度より低い。これにより、ゲートパッド領域９１におけるドレイン・ソース間容量は大きくならない。さらに、ドレイン・ソース間容量増加を抑制するには、ｐ形ピラー層１５ｐは、ｐ形ベース層１２に接続しないほうが望ましい。
また、ｎ形ピラー層１５ｎおよびｐ形ピラー層１５ｐの不純物濃度は低いので、ゲートパッド領域９１におけるスーパージャンクション構造は空乏化し易い。このように、ゲートパッド領域９１におけるスーパージャンクション構造が空乏化し易くなることで、ゲートパッド電極４３下でのアバランシェ降伏が起き難くなる。その結果、半導体素子１Ｌの耐圧は、向上する。
（第３具体例の第２変形例）
図２０は、第３具体例の第２変形例に係る半導体素子の要部断面図である。
第３具体例の第２変形例に係る半導体素子１Ｍにおいては、素子領域９０のほか、ゲートパッド領域９１においてスーパージャンクション構造が形成されている。ゲートパッド領域９１において、ｎ形ピラー層１５ｎと、ｐ形ピラー層１５ｐと、が交互に配列する周期は、素子領域９０において、ｎ形ピラー層１１ｎと、ｐ形ピラー層１２ｐと、が交互に配列する周期より短い。
これにより、ゲートパッド領域９１におけるスーパージャンクション構造がより空乏化し易くなる。その結果、ゲートパッド電極４３下でのアバランシェ降伏が起き難くなる。その結果、半導体素子１Ｍの耐圧は、向上する。なお、ゲートパッド領域９１におけるスーパージャンクション構造の空乏化をより促進させるために、ゲートパッド領域９１におけるｎ形ピラー層１５ｎおよびｐ形ピラー層１５ｐの不純物濃度を、素子領域９０におけるｎ形ピラー層１１ｎおよびｐ形ピラー層１２ｐの不純物濃度より低く設定してもよい。
なお、スーパージャンクション構造においては、ｐ形ピラー層を第６半導体層としてもよい。また、ｐ形ピラー層をｎ形ドリフト層に形成した結果、ｐ形ピラー層間にｎ形ピラー層が形成されたので、ｎ形ピラー層については、ｎ形ドリフト層または第２半導体層と呼称してもよい。
以上、実施形態は上記実施例に限定されるものではなく、実施形態の要旨を逸脱しない範囲内で種々変形して実施することができる。
例えば、実施形態では、第１導電形をｎ形、第２導電形をｐ形として説明をしたが、第１導電形をｐ形、第２導電形をｎ形としても実施可能である。
また、プレーナ形ゲート構造を用いて説明したが、トレンチゲート形ゲート構造を用いてもゲートパッド下を同様な設計とすることで、同様な効果が得られる。
また、特に平面パターンについて記載しなかったが、実施形態はＭＯＳゲート構造やスーパージャンクション構造の平面パターンに限定されることはなく、ストライプ状やメッシュ状、千鳥状、ハニカム状など、いずれのパターンでもよい。
ゲートコンタクト穴の開口位置や穴の個数に限定されることはなく、１箇所でも２箇所以上の複数個所でも実施可能である。
また、ｎ＋形ドレイン層１０と、ｎ形ドリフト層１１と、のあいだに、均一なｐ＋形層を設け、半導体素子をＩＧＢＴ素子としてもよい。このｐ＋形層の一部を選択的に開口し、逆導通型のＩＧＢＴ素子としてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ、１Ｆ、１Ｇ、１Ｈ、１Ｊ、１Ｋ、１Ｌ、１Ｍ、１００ 半導体素子
１０ ｎ＋形ドレイン層
１１ ｎ形ドリフト層
１１ａ 高濃度ｎ形層
１１ｎ ｎ形ピラー層
１２ ｐ形ベース層
１２ａ ｐ形層
１２ｂ ｐ形ガードリング層
１２ｐ ｐ形ピラー層
１３ ｎ＋形ソース層
１５ ｎ−形層
１５ｎ ｎ形ピラー層
１５ｐ ｐ形ピラー層
３０ 第１ゲート絶縁膜
３１ 第１ゲート電極
３１ａ、３１ｂ 接続部
４０、４０Ａ 第２ゲート絶縁膜
４１ ゲート電極
４１Ｂ、４１Ｄ、４１Ｆ、４１Ｈ、４１Ｊ、４１Ｌ、４１Ｎ、４１Ｐ、４１Ｑ、４１Ｒ、４１Ｓ、４１Ｓｂ 第２ゲート電極
４１Ａ、４１Ｃ、４１Ｅ、４１Ｇ、４１Ｉ、４１Ｋ、４１Ｍ、４１Ｓａ 第３ゲート電極
４２、４２Ａ、４２Ｂ、４２Ｃ コンタクト層
４３ ゲートパッド電極
６０ ドレイン電極
６１、６２ コンタクト層
６３ ソース電極
９０ 素子領域
９１ ゲートパッド領域
４００ 絶縁膜
Ｒｇ 外部ゲート抵抗
ｒｇ 内部ゲート抵抗

Claims (10)

  1. 第１導電形の第１半導体層と、
    前記第１半導体層の上に設けられた第１導電形の第２半導体層と、
    前記第２半導体層の表面に選択的に設けられた第２導電形の第３半導体層と、
    前記第３半導体層の表面に選択的に設けられた第１導電形の第４半導体層と、
    前記第１半導体層、前記第３半導体層、および前記第４半導体層と、第１絶縁膜を介して対向する第１制御電極と、
    前記第１制御電極に電気的に接続され、前記第１制御電極が設けられている第１領域とは別の第２領域の前記第２半導体層の上に設けられた引き出し電極と、
    前記引き出し電極に電気的に接続され、前記引き出し電極下において前記第２半導体層に第２絶縁膜を介して対向する第２制御電極および第３制御電極と、
    前記第１半導体層に接続された第１の主電極と、
    前記第３半導体層および前記第４半導体層に接続された第２の主電極と、
    を備え、
    前記引き出し電極下の前記第２半導体層の表面には、前記第３半導体層が設けられておらず、
    前記第２制御電極の少なくとも一部と、第３制御電極の全体と、は、前記引き出し電極下に設けられ、
    前記第２制御電極の電気抵抗は、前記第３制御電極の電気抵抗よりも高いことを特徴とする半導体素子。
  2. 前記引き出し電極と、前記第１制御電極と、は、第１コンタクト層を介して接続され、
    前記引き出し電極と、前記第２制御電極および前記第３制御電極と、は、第２コンタクト層を介して接続されていることを特徴とする請求項１記載の半導体素子。
  3. 前記第２制御電極または前記第３制御電極のシート抵抗は、前記第１制御電極のシート抵抗よりも高いことを特徴とする請求項１または２に記載の半導体素子。
  4. 隣接する前記第３半導体層のあいだの前記第２半導体層の表面に、前記第２半導体層の不純物濃度よりも高い不純物濃度を有する第１導電形の第５半導体層がさらに設けられていることを特徴とする請求項１〜３のいずれか１つに記載の半導体素子。
  5. 前記第１半導体層の主面に対し垂直な方向からみて、前記第２制御電極および第３制御電極から形成されるパターンは、櫛形状であることを特徴とする請求項１〜４のいずれか１つに記載の半導体素子。
  6. 前記第１半導体層の主面に対し垂直な方向からみて、前記第３制御電極のパターンは、渦巻き状であることを特徴とする請求項１〜５のいずれか１つに記載の半導体素子。
  7. 前記第２半導体層中に、前記第３半導体層に接続された第２導電形の第６半導体層がさらに設けられ、
    前記第６半導体層は、前記第１半導体層の主面に対し略平行な方向に周期的に設けられていることを特徴とする請求項１〜６のいずれか１つに記載の半導体素子。
  8. 前記第２領域には、前記第６半導体層が設けられておらず、
    前記第２領域における前記第２半導体層の不純物濃度は、前記第１領域における前記第２半導体層の不純物濃度よりも低いことを特徴とする請求項７記載の半導体素子。
  9. 前記第２領域における前記第２半導体層および前記第６半導体層の不純物濃度は、前記第１領域における前記第２半導体層および前記第６半導体層の不純物濃度より低いことを特徴とする請求項７記載の半導体素子。
  10. 前記第２領域において、前記第２半導体層と、前記第６半導体層と、が交互に配列する周期は、前記第１領域において、前記第２半導体層と、前記第６半導体層と、が交互に配列する周期より短いこと特徴とする請求項７または９に記載の半導体素子。
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