CN115224024B - 集成栅漏电容的超结器件及制造方法 - Google Patents

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Abstract

本申请涉及半导体领域，提供一种集成栅漏电容的超结器件及制造方法。所述超结器件包括：有源区和终端区，所述有源区包括源极、栅极和体区，所述终端区包括截止环区，所述终端区集成有平板电容结构；所述平板电容结构与所述栅极以及所述截止环区相连，所述平板电容结构作为超结器件的栅漏电容。本申请在终端区集成与栅极和截止环区相连的平板电容结构，该平板电容结构作为栅漏电容，可以减小超结器件电容的非线性特性，从而增加栅极驱动对超结器件栅极的可控性，减缓超结器件的电压、电流振铃，防止电压击穿损坏器件，改善了器件的EMI品质。

Description

集成栅漏电容的超结器件及制造方法
技术领域
本申请涉及半导体领域，具体地涉及一种集成栅漏电容的超结器件以及一种超结器件的制造方法。
背景技术
功率半导体器件在清洁、绿色能源领域广泛应用。传统的功率半导体器件例如MOSFET（Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管）器件、IGBT（Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管）器件、SGT（Shield GateTrench，屏蔽栅沟槽）器件。超结（Superjunction，简称SJ）器件由于采用电荷平衡耐压层结构，打破了所谓的“硅极限”，相较于传统的功率半导体器件，可显著降低器件的导通电阻，提高系统效率。
在器件关断过程中，超结器件的电荷平衡耐压结构会导致耗尽层沿着水平和垂直方向扩展，引起器件的电容随电压增加而急剧变小，表现出严重的非线性特性。超结器件的电容非线性特性会引起超结器件开关过程中栅极不可控、电压电流震荡、器件电压击穿和EMI（电磁干扰）等问题。
现有技术主要通过系统和器件两个层面改善上述问题。在系统层面：一方面通过调节器件外部连接的栅极电阻，控制器件开关过程中的dv/dt（电压变化率）和di/dt（电流变化率）；另一方面，通过在栅源或者漏源之间并联高压电容，调节器件开关速度。不论是调节栅极电阻还是并联高压电容，都会影响器件的开关速度，增加器件损耗；更重要的是，外部连接的栅极电阻和高压电容不可避免存在寄生电感，会引入新的寄生参数，引起电压电流震荡，造成系统的可靠性问题。在器件层面：一方面是在器件有源区集成栅漏电容，调节器件开关速度；另一方面是在器件的栅极焊盘位置集成内部栅极电阻，控制器件开关过程中的dv/dt和di/dt。但是，上述两种方式都会占用有源区的有效面积，影响器件的输出电流能力。
发明内容
为了解决上述技术缺陷之一，本申请实施方式提供一种集成栅漏电容的超结器件及制造方法。
根据本申请实施方式的第一个方面，提供一种集成栅漏电容的超结器件，包括有源区和终端区，所述有源区包括源极、栅极和体区，所述终端区包括截止环区，所述终端区集成有平板电容结构；所述平板电容结构与所述栅极以及所述截止环区相连，所述平板电容结构作为超结器件的栅漏电容。
进一步地，所述平板电容结构包括N级串联连接的平板电容，每一级平板电容均包括多晶硅场板、金属场板以及层间介质层，其中N为大于1的正整数。
进一步地，每一级平板电容的金属场板通过接触孔与后一级平板电容的多晶硅场板相连，或者每一级平板电容的多晶硅场板通过接触孔与后一级平板电容的金属场板相连。
进一步地，还包括过渡区，所述过渡区内设置有与所述栅极连接的栅极总线。
进一步地，第一级平板电容的多晶硅场板与所述栅极总线相连，第N级平板电容的金属场板与所述截止环区相连。
进一步地，所述终端区还集成有电阻结构，所述电阻结构设置于任意两个串联的平板电容之间。
进一步地，所述电阻结构为多晶硅电阻，所述多晶硅电阻由非掺杂的多晶硅材料或掺杂的多晶硅材料形成。
进一步地，所述多晶硅电阻与所述平板电容的多晶硅场板相连。
进一步地，所述终端区还包括集成二极管，所述集成二极管位于任意两个串联的平板电容之间。
进一步地，所述集成二极管与所述平板电容的多晶硅场板相连。
进一步地，所述集成二极管包括一个PN结或多个背靠背的PN结。
根据本申请实施方式的第二个方面，提供一种超结器件的制造方法，所述超结器件为上述第一个方面提供的集成栅漏电容的超结器件，所述方法包括：
在半导体衬底上形成交错排列的P柱和N柱，以形成漂移区；
同时形成有源区的多晶硅栅极和终端区的多晶硅场板；
淀积形成层间介质层；
同时形成有源区的源极金属和终端区的金属场板。
进一步地，所述方法还包括：在漂移区上形成场氧化层；通过光刻定义有源区、终端区和截止环区的图形；利用湿法刻蚀去除有源区和截止环区的场氧化层。
进一步地，所述同时形成有源区的多晶硅栅极和终端区的多晶硅场板，包括：在有源区热氧化生长栅氧化层；淀积多晶硅；利用干法刻蚀工艺同时形成有源区的多晶硅栅极和终端区的多晶硅场板。
进一步地，所述方法还包括：利用多晶硅栅极作为阻挡层，在预设区域注入硼离子并高温推结，形成有源区的P型体区；在预设区域注入砷离子并推结，形成有源区的N型体区以及终端区的截止环区。
进一步地，所述淀积形成层间介质层，包括：
在形成有多晶硅栅极和多晶硅场板的半导体衬底表面淀积介电材料形成层间介质，利用回流工艺进行表面平坦化处理；对层间介质进行刻蚀形成层间介质层和接触孔。
进一步地，所述方法还包括：在终端区形成一个或多个背靠背的PN结，构成集成二极管。
进一步地，所述方法还包括：在终端区形成多晶硅场板的过程中形成多晶硅电阻；
所述在终端区形成多晶硅场板的过程中形成多晶硅电阻，包括：淀积非掺杂多晶硅，通过光刻定义出多晶硅电阻的图形区域，对多晶硅电阻的图形区域之外的非掺杂多晶硅进行磷离子注入，未进行磷离子注入的非掺杂多晶硅作为多晶硅电阻；或者，淀积掺杂多晶硅，通过光刻定义出掺杂多晶硅图形区域，通过调整掺杂多晶硅图形的宽长比得到所需的掺杂多晶硅电阻。
进一步地，所述超结器件为SJ-IGBT器件、SJ-MOSFET器件或SJ-SGT器件。
本申请实施方式提供的超结器件，在终端区集成与栅极和截止环区相连的平板电容结构，该平板电容结构作为栅漏电容，可以减小超结器件电容的非线性特性，从而增加栅极驱动对超结器件栅极的可控性，减缓超结器件的电压、电流振铃，防止电压击穿损坏器件，改善了器件的EMI品质。更重要的是，在超结器件的终端区集成栅漏电容（反馈电容），不需要额外占用器件有源区的面积，不会引起器件其它参数的退化，不会影响器件的输出电流能力；而且，在超结器件的终端区集成栅漏电容，可以有效降低器件的等效串联电阻（ESR）和等效串联电感（ESL），不易引起器件的开关震荡。
附图说明
此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1为本申请实施方式提供的集成栅漏电容的超结器件的平面示意图；
图2为本申请实施例一提供的集成栅漏电容的超结器件的截面示意图；
图3为本申请实施例一提供的集成栅漏电容的超结器件的等效符号图；
图4为本申请实施例二提供的集成栅漏电容和电阻的超结器件的截面示意图；
图5为本申请实施例二提供的集成栅漏电容和电阻的超结器件的等效符号图；
图6为本申请实施例三提供的集成栅漏电容和二极管的超结器件的截面示意图；
图7至图10为本申请实施例三提供的集成栅漏电容和二极管的超结器件的等效符号图；
图11为现有的超结器件与传统的功率MOSFET器件的电容曲线对比图；
图12为本申请实施例提供的集成栅漏电容的超结器件与现有的超结器件的反馈电容曲线对比图；
图13为本申请实施方式提供的超结器件的制造方法的流程图。
附图标记说明
101-N柱，102-P柱，103-场氧化层，104-层间介质层，
105-多晶硅场板，106-金属场板，107-接触孔，108-截止环区，
109-多晶硅电阻， 110-集成二极管，111-栅极总线，
112-半导体衬底，113-源极，114-栅极，115-体区。
具体实施方式
为了使本申请实施例中的技术方案及优点更加清楚明白，以下结合附图对本申请的示例性实施例进行进一步详细的说明，显然，所描述的实施例仅是本申请的一部分实施例，而不是所有实施例的穷举。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该申请产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
在本申请中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接或可以互相通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
如背景技术中所介绍的，现有技术主要通过系统和器件两个层面改善超结器件的电容非线性特性的问题。在系统层面：一方面通过调节器件外部连接的栅极电阻，控制器件开关过程中的dv/dt（电压变化率）和di/dt（电流变化率）；另一方面，通过在栅源或者漏源之间并联高压电容，调节器件开关速度。不论是调节栅极电阻还是并联高压电容，都会影响器件的开关速度，增加器件损耗；更重要的是，外部连接的栅极电阻和高压电容不可避免存在寄生电感，会引入新的寄生参数，引起电压电流震荡，造成系统的可靠性问题。在器件层面：一方面是在器件有源区集成栅漏电容，调节器件开关速度；另一方面是在器件的栅极焊盘位置集成内部栅极电阻，控制器件开关过程中的dv/dt和di/dt。但是，上述两种方式都会占用有源区的有效面积，影响器件的输出电流能力。
为了改善现有技术中的问题，本发明实施方式提供一种集成栅漏电容的超结器件，包括有源区和终端区，所述有源区包括源极、栅极和体区，所述终端区包括截止环区，所述终端区集成有平板电容结构，平板电容结构与栅极以及截止环区相连，所述平板电容结构作为超结器件的栅漏电容。本申请实施方式在超结器件的终端区集成与栅极和截止环区相连的平板电容结构，该平板电容结构作为栅漏电容，可以减小超结器件电容的非线性特性，从而增加栅极驱动对超结器件栅极的可控性，减缓超结器件的电压、电流振铃，防止电压击穿损坏器件，改善了器件的EMI品质。更重要的是，在超结器件的终端区集成栅漏电容（反馈电容），不需要额外占用器件有源区的面积，不会引起器件其它参数的退化，不会影响器件的输出电流能力；而且，在超结器件的终端区集成栅漏电容，可以有效降低器件的等效串联电阻（ESR）和等效串联电感（ESL），不易引起器件的开关震荡。
实施例一
图1为本申请实施方式提供的集成栅漏电容的超结器件的平面示意图；图2为本申请实施例一提供的集成栅漏电容的超结器件的截面示意图。图1为平面示意图，图2为沿图1的A-A’方向的横截面图。
如图2所示，本实施例提供的超结器件包括有源区、过渡区和终端区，所述有源区、过渡区以及终端区均设置有交替排列的N柱101和P柱102，所述交替排列的N柱101和P柱102构成漂移区。过渡区内和终端区内的相互交替的N柱101和P柱102与有源区内的相互交替的N柱101和P柱102的宽度相同。所述有源区包括源极113、栅极114和体区115，所述终端区包括截止环区108，所述终端区集成有平板电容结构。终端区内的漂移区上方为场氧化层103，场氧化层103的上方为平板电容结构。平板电容结构的两个电极与有源区的栅极114以及终端区的截止环区108相连，截止环区108与超结器件的漏极连接（附图未示出），所述平板电容结构作为超结器件的栅漏电容。
参照图1和图2，过渡区内设置有与有源区的栅极114连接的栅极总线111，通过栅极总线111与器件的栅极焊盘（G）相连，使栅极焊盘的电信号可以同时到达有源区的各个栅极，保证有源区的晶体管能够同时开启。体区115可以限制在有源区，也可以同时横跨有源区和过渡区。平板电容结构由多级串联的平板电容组成。本实施例中，平板电容结构包括六级串联的平板电容，每一级平板电容包括多晶硅场板105、金属场板106以及层间介质层104。每一级平板电容的金属场板106通过接触孔107与后一级平板电容的多晶硅场板105相连。第一级平板电容的多晶硅场板105与过渡区的栅极总线111相连，第六级平板电容的金属场板106与终端区的截止环区108相连。需要说明的是，图1中接触孔107的位置可以位于整体布局的拐角位置，也可以在水平和/或垂直位置。在其它实施例中还可以，每一级平板电容的多晶硅场板105通过接触孔107与后一级平板电容的金属场板106相连。第一级平板电容的金属场板106与过渡区的栅极总线111相连，最后一级平板电容的多晶硅场板105与终端区的截止环区108相连。
本实施例中，多个串联的平板电容的金属场板的间距呈递减分布，多个串联的平板电容的多晶硅场板的间距呈递减分布。可选的，每两级多晶硅场板之间的间距为0.1um~8.0um，每两级金属场板之间的间距为0.1um~8.0um。在其它实施例中，每两级平板电容的金属场板的间距可以相等或递增或先递减后递增，每两级平板电容的多晶硅场板的间距可以相等或递增或先递减后递增。金属场板的间距或多晶硅场板的间距的设计准则是依据需要集成的平板电容结构的电容值大小来确定，若需要集成的平板电容结构的电容值越大，则间距越小；若需要集成的平板电容结构的电容值越小，则间距越大。在同样终端区面积条件下，集成的平板电容越多，其间距的最小尺寸受到加工工艺节点限制，间距的典型值可以为0.1um。可选的，所述场氧化层的厚度范围为0.1um~2.0um。所述多晶硅场板的厚度范围为0.1um~1.2um，宽度范围为1.0um~10.0um。所述金属场板的厚度范围为1um~6um，宽度范围为1.0um~10.0um。
参照图3，超结器件的电容CGS0、CGD0和CDS0分别表示超结器件内部的本征栅源电容CGS0、本征栅漏电容CGD0和本征漏源电容CDS0。图2中超结器件终端区的多晶硅场板与金属场板组成平板电容器，该电容器的两个电极分别与栅极和截止环区相连，由于截止环区（沟道截止区）与漏极金属具有相同电位，因此平板电容器等效为图3中的栅漏电容CGD1，栅漏电容CGD1与本征栅漏电容CGD0并联连接。
超结器件内部的电荷平衡结构造成器件电容随电压急剧变化，具有高度非线性特征。本实施例提供的超结器件改善电容非线性特性的原理如下：参照图11，超结MOS器件输出电容Coss（包含栅漏电容CGD、漏源电容CDS）和反馈电容Crss（即栅漏电容CGD）随漏源电压VDS增加而变小，漏源电压VDS在20~40V范围内时，输出电容Coss和反馈电容Crss随漏源电压VDS增加而急剧变小，具有高度非线性。超结器件电容非线性导致器件开关过程中出现电压电流震荡，器件电压击穿及EMI问题。改善这些问题的直接方式就是减小超结器件电容的非线性特性。图12示出了本申请实施例提供的集成栅漏电容的超结器件与现有的超结器件的反馈电容曲线对比图，集成栅漏电容的超结器件的反馈电容Crss等效于栅漏电容CGD1+本征栅漏电容CGD0，而现有的超结器件的反馈电容Crss为本征栅漏电容CGD0。参照图12可以看出，集成栅漏电容的超结器件的反馈电容随漏源电压VDS增加而急剧变小的程度，明显小于现有的超结器件的反馈电容的变化程度。由此可见，超结器件在终端区引入的平板电容CGD1可以减缓电容随电压的急剧变化程度，降低超结器件反馈电容Crss的非线性特征。在器件关断过程中，当栅源电压VGS减小到平台电压时，漏源电压VDS开始增加，电压增加速率由下式决定：IG=CGD*(dVDS)/dt。对于同样的栅极电流IG，漏源电压VDS增加速率由栅漏电容CGD（反馈电容）决定。栅漏电容CGD越大，漏源电压VDS增加速率（dVDS）越小，栅极可控性越强，电压电流震荡越小，对系统其它部分的电磁干扰也越小。
根据实际应用的不同，可以通过调节多晶硅场板与金属场板的交叠区的面积来调节栅漏电容CGD1的大小，和/或调节多晶硅场板与金属场板之间的层间介质层的厚度来调节栅漏电容CGD1电容大小，栅漏电容CGD1的典型值范围为0.1pF~10pF。举例而言，可以通过如下方式确定栅漏电容CGD1。假设平板电容结构的金属场板的间距相等，多晶硅场板的间距也相等，栅漏电容CGD1等效为6个串联连接的平板电容。设多晶硅场板与金属场板的交叠区的面积为S，层间介质层的厚度为d，则单级多晶硅场板与单级金属场板构成的单级平板电容可以表示为：Co=εS/d；
对于6个串联的平板电容，栅漏电容CGD1表示为：CGD1=εS/(6d)；
对于N个串联的平板电容，栅漏电容CGD1表示为：CGD1=εS/(Nd)；
通过上述公式可以计算得到多晶硅场板与金属场板的交叠区的面积或层间介质层的厚度。通常，多晶硅场板与金属场板的交叠区的面积S取值范围为0.5 um ~100 um，层间介质层的厚度d取值范围0.1um~2um。
实施例二
图4为本申请实施例二提供的集成栅漏电容和电阻的超结器件的截面示意图。实施例二的超结器件的平面示意图可参见图1，也可以理解为图4是沿图1 的A-A’方向的横截面图。
如图4所示，本实施例提供的超结器件包括有源区、过渡区和终端区，所述有源区、过渡区以及终端区均设置有交替排列的N柱101和P柱102，所述交替排列的N柱101和P柱102构成漂移区。过渡区内和终端区内的相互交替的N柱101和P柱102与有源区内的相互交替的N柱101和P柱102的宽度相同。所述有源区包括源极113、栅极114和体区115，所述终端区包括截止环区108，所述终端区集成有平板电容结构。终端区内的漂移区上方为场氧化层103，场氧化层103的上方为平板电容结构。平板电容结构的两个电极与有源区的栅极114以及终端区的截止环区108相连，截止环区108与超结器件的漏极连接（附图未示出），所述平板电容结构作为超结器件的栅漏电容。过渡区内设置有与有源区的栅极114连接的栅极总线111，通过栅极总线111与器件的栅极焊盘（G）相连，使栅极焊盘的电信号可以同时到达有源区的各个栅极，保证有源区的晶体管能够同时开启。体区115可以限制在有源区，也可以同时横跨有源区和过渡区。
平板电容结构包括六级串联的平板电容，每一级平板电容包括多晶硅场板105、金属场板106以及层间介质层104。每一级平板电容的金属场板106通过接触孔107与后一级平板电容的多晶硅场板105相连。第一级平板电容的多晶硅场板105与过渡区的栅极总线111相连，第六级平板电容的金属场板106与终端区的截止环区108相连。在其它实施例中还可以，每一级平板电容的多晶硅场板通过接触孔与后一级平板电容的金属场板相连。第一级平板电容的金属场板与过渡区的栅极总线相连，最后一级平板电容的多晶硅场板与终端区的截止环区相连。
超结器件的终端区还集成有电阻结构，该电阻结构可以设置于任意两个串联的平板电容之间。如图4所示，电阻结构位于第一级平板电容与栅极总线111之间，第一级平板电容通过电阻结构连接到栅极总线111。电阻结构为多晶硅电阻109，多晶硅电阻109由非掺杂的多晶硅材料或掺杂的多晶硅材料形成。多晶硅电阻109与平板电容的多晶硅场板105相连。多晶硅电阻109的掺杂离子浓度与多晶硅场板105的掺杂离子浓度不同或相同，在超结器件的制造过程中，可以在对应区域淀积多晶硅材料再进行离子掺杂，同时形成多晶硅电阻109和多晶硅场板105；也可以对掺杂多晶硅设置不同的宽长比实现需要的电阻。
参照图5，超结器件的电容CGS0、CGD0和CDS0分别表示超结器件内部的本征栅源电容CGS0、本征栅漏电容CGD0和本征漏源电容CDS0。平板电容结构的多晶硅场板与金属场板组成平板电容器，多晶硅场板与金属场板作为电容器的两个电极，一个电极与截止环区相连，一个电极通过电阻结构与栅极相连，平板电容结构与电阻结构串联连接构成RC吸收电路。由于截止环区（沟道截至区）与漏极具有相同电位，因此平板电容器等效为图5中的栅漏电容CGD1，电阻结构等效为图5中的电阻R。栅漏电容CGD1和电阻R构成的RC吸收电路与本征栅漏电容CGD0并联连接，可以降低器件的等效串联电阻（ESR）和等效串联电感（ESL），消除寄生等效串联电阻和等效串联电感的影响，避免引起器件的开关震荡。
实施例二提供的超结器件，终端区集成串联连接的平板电容结构和电阻结构，一方面可以减小超结器件电容的非线性特性，增加对器件栅极的可控性，减缓器件的电压、电流振铃，防止电压击穿损坏器件，改善器件的EMI品质；另一方面集成电阻可以有效降低器件的等效串联电阻（ESR）和等效串联电感（ESL），避免易引起器件的开关震荡。
实施例三
图6为本申请实施例三提供的集成栅漏电容和二极管的超结器件的截面示意图。实施例三的超结器件的平面示意图可参见图1，也可以理解为图6是沿图1 的A-A’方向的横截面图。
如图6所示，本实施例提供的超结器件包括有源区、过渡区和终端区，所述有源区、过渡区以及终端区均设置有交替排列的N柱101和P柱102，所述交替排列的N柱101和P柱102构成漂移区。过渡区内和终端区内的相互交替的N柱101和P柱102与有源区内的相互交替的N柱101和P柱102的宽度相同。所述有源区包括源极113、栅极114和体区115，所述终端区包括截止环区108，所述终端区集成有平板电容结构。终端区内的漂移区上方为场氧化层103，场氧化层103的上方为平板电容结构。平板电容结构的两个电极与有源区的栅极114以及终端区的截止环区108相连，截止环区108与超结器件的漏极连接（附图未示出），所述平板电容结构作为超结器件的栅漏电容。过渡区内设置有与有源区的栅极114连接的栅极总线111，通过栅极总线111与器件的栅极焊盘（G）相连，使栅极焊盘的电信号可以同时到达有源区的各个栅极，保证有源区的晶体管能够同时开启。体区115可以限制在有源区，也可以同时横跨有源区和过渡区。
平板电容结构包括六级串联的平板电容，每一级平板电容包括多晶硅场板105、金属场板106以及层间介质层104。每一级平板电容的金属场板106通过接触孔107与后一级平板电容的多晶硅场板105相连。第一级平板电容的多晶硅场板105与过渡区的栅极总线111相连，第六级平板电容的金属场板106与终端区的截止环区108相连。在其它实施例中还可以，每一级平板电容的多晶硅场板通过接触孔与后一级平板电容的金属场板相连。第一级平板电容的金属场板与过渡区的栅极总线相连，最后一级平板电容的多晶硅场板与终端区的截止环区相连。多个串联的平板电容的金属场板的间距呈递减分布，多个串联的平板电容的多晶硅场板的间距呈递减分布。可选的，每两级多晶硅场板之间的间距为0.1um~8.0um，每两级金属场板之间的间距为0.1um~8.0um。在其它实施例中，每两级平板电容的金属场板的间距可以相等或递增或先减小后递增，每两级平板电容的多晶硅场板的间距可以相等或递增或先减小后递增。金属场板的间距或多晶硅场板的间距可以依据需要集成的平板电容结构的电容值大小来确定，若需要集成的平板电容结构的电容值越大，则间距越小；若需要集成的平板电容结构的电容值越小，则间距越大。
超结器件的终端区还包括集成二极管 110，集成二极管 110位于任意两个串联的平板电容之间。如图6所示，集成二极管 110与平板电容的多晶硅场板105相连。集成二极管110包括一个PN结或者多个背靠背的PN结，所述PN结可采用非掺杂的多晶硅材料或掺杂的多晶硅材料形成。
参照图7至图10，超结器件的电容CGS0、CGD0和CDS0分别表示超结器件内部的本征栅源电容CGS0、本征栅漏电容CGD0和本征漏源电容CDS0。平板电容结构的多晶硅场板与金属场板组成平板电容器，多晶硅场板与金属场板作为电容器的两个电极，一个电极与截止环区相连，一个电极通过集成二极管与栅极相连。由于截止环区与漏极具有相同电位，因此平板电容器等效为栅漏电容CGD1，栅漏电容CGD1和集成二极管D构成的整流电路，与器件的本征栅漏电容CGD0并联连接。整流电路为器件开通和关断充放电路径提供不同的栅漏电容值。对于开通和关断过程中的dv/dt（电压变化率）和di/dt（电流变化率）的优化，分为非对称开关速度优化和对称开关速度优化。
图7为非对称开关速度（开通速度小于关断速度）等效符号图。参见图7，集成二极管D的正极与栅极相连，集成二极管D的负极与作为栅漏电容CGD1的平板电容相连，这种情况下器件的开通速度小于关断速度。
图8为非对称开关速度（开通速度大于关断速度）等效符号图。参见图8，集成二极管D的正极与作为栅漏电容CGD1的平板电容相连，集成二极管D的负极与栅极相连，这种情况下器件的开通速度大于关断速度。
图9为对称开关速度等效符号图（共阳极接法）。参见图9，集成二极管D包括两个背对背的二极管，两个二极管的正极共同连接，其中一个二极管的负极与作为栅漏电容CGD1的平板电容相连，另一个二极管的负极与栅极相连，以实现对称开关速度优化。
图10为对称开关速度等效符号图（共阴极接法）。参见图10，集成二极管D包括两个背对背的二极管，两个二极管的负极共同连接，其中一个二极管的正极与作为栅漏电容CGD1的平板电容相连，另一个二极管的正极与栅极相连，以实现对称开关速度优化。
实施例三提供的超结器件，终端区集成平板电容结构和集成二极管，构成整流电路，一方面可以减小超结器件电容的非线性特性，增加对器件栅极的可控性，减缓器件的电压、电流振铃，防止电压击穿损坏器件，改善器件的EMI品质；另一方面可以分别优化开通和关断速度，实现速度与功耗的平衡。
上述实施例一至实施例三提供的集成栅漏电容的超结器件，可应用于IGBT、MOSFET或SGT器件，构成SJ-IGBT器件、SJ-MOSFET器件或SJ-SGT器件。
图13为本申请实施方式提供的超结器件的制造方法的流程图。如图13所示，本实施方式提供的超结器件的制造方法，该方法包括以下步骤：
S1、在半导体衬底上形成交错排列的P柱和N柱，以形成漂移区。
具体的，在半导体衬底上生长N型硅外延层或P型硅外延层，对N型硅外延层或P型硅外延层进行刻蚀形成深沟槽，在N型硅外延层的深沟槽内填充P型硅，或者在P型硅外延层的深沟槽内填充N型硅，从而形成交错排列的P柱和N柱。
S2、同时形成有源区的多晶硅栅极和终端区的多晶硅场板。
在步骤S2之前，在漂移区上形成场氧化层，预先定义有源区、过渡区及终端区的区域。其中，可以通过光刻定义出有源区、终端区和截止环区的图形，利用湿法刻蚀去除有源区和截止环区的场氧化层。
接着，在有源区热氧化生长栅氧化层，淀积多晶硅，利用干法刻蚀工艺同时形成有源区的多晶硅栅极、过渡区的栅极总线以及终端区的多晶硅场板。
接着，利用多晶硅栅极作为阻挡层，在预设区域注入硼离子并高温推结，形成有源区的P型体区，在预设区域注入砷离子并推结，形成有源区的N型体区以及终端区的截止环区。
S3、淀积形成层间介质层。
在形成有多晶硅栅极和多晶硅场板的半导体衬底表面淀积介电材料（二氧化硅或氮化硅）形成层间介质ILD（Inter Layer Dielectric），利用回流工艺进行表面平坦化处理，对层间介质进行刻蚀形成接触孔，并进行硼离子注入。
S4、同时形成有源区的源极金属和终端区的金属场板。
在步骤S3之后的半导体衬底上淀积金属材料形成导电金属层，对导电金属层进行刻蚀，同时形成有源区的源极金属和终端区的金属场板。
在一可选实施例中，对应上述实施例一的超结器件的制造方法，包括以下工艺流程：
（1）在半导体衬底上形成交错排列的P柱和N柱，构成超结器件的漂移区；
（2）热生长场氧化层，光刻定义出有源区和截止环区；并利用湿法刻蚀去掉有源区和截止环区的场氧化层；
（3）热氧化生长栅氧化层；
（4）淀积多晶硅，通过光刻和刻蚀工艺形成有源区的多晶硅栅极和终端区的多晶硅场板；
（5）利用多晶硅栅极作为阻挡层注入硼离子，并高温推结形成有源区的P型体区；
（6）注入砷离子并推结，形成有源区的N型体区和截止环区；
（7）淀积层间介质ILD，刻蚀形成接触孔；
（8）淀积金属铝，形成源极金属和终端区金属场板。
在另一可选实施例中，对应上述实施例二的超结器件的制造方法，还包括：在终端区形成多晶硅场板的过程中形成多晶硅电阻。具体的，在上述步骤S2中，淀积非掺杂多晶硅，通过光刻定义出多晶硅电阻的图形区域，对多晶硅电阻的图形区域之外的非掺杂多晶硅进行磷离子注入，进行磷离子注入的多晶硅构成多晶硅场板，未进行磷离子注入的非掺杂多晶硅作为多晶硅电阻；或者，淀积掺杂多晶硅，通过光刻定义出掺杂多晶硅图形区域，通过调整掺杂多晶硅图形的宽长比得到所需的掺杂多晶硅电阻。
在一可选实施例中，对应上述实施例三的超结器件的制造方法，还包括：在终端区形成多个背靠背的PN结，以构成集成二极管。具体的，该方法包括以下工艺流程：
（1）在半导体衬底上形成交错排列的P柱和N柱，构成超结器件的漂移区；
（2）在漂移区上热生长形成场氧化层，光刻定义出有源区和截止环区；并利用湿法刻蚀去掉有源区和截止环区的场氧化层；
（3）在有源区热氧化生长栅氧化层；
（4）淀积非掺杂多晶硅，硼离子注入非掺杂多晶硅；
（5）光刻定义出二极管PN结的区域，然后磷离子注入并高温退火，形成一个或多个背靠背的PN结；
（6）利用干法刻蚀工艺形成有源区的多晶硅栅极和终端区的多晶硅场板；
（7）光刻定义P型体区并注入硼离子，高温推结形成有源区的P型体区；
（8）注入砷离子并推结，形成有源区的N型体区和终端区的截止环区；
（9）淀积层间介质ILD，刻蚀出接触孔，并进行硼离子注入；
（10）淀积金属铝，干法刻蚀铝，形成源极金属和终端区金属场板。
上述步骤中涉及的工艺流程与传统超结器件的工艺流程兼容，工艺简单，实用性强。
上述的超结器件的制造方法，可形成SJ-IGBT器件、SJ-MOSFET器件或SJ-SGT器件。
尽管已描述了本申请的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本申请范围的所有变更和修改。
显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

Claims (15)

1.一种集成栅漏电容的超结器件，包括有源区和终端区，所述有源区包括源极、栅极和体区，所述终端区包括截止环区，其特征在于，所述终端区集成有平板电容结构；
所述平板电容结构包括N级串联连接的平板电容，每一级平板电容均包括多晶硅场板、金属场板以及层间介质层，第一级平板电容的多晶硅场板与栅极相连，第N级平板电容的金属场板与截止环区相连，所述平板电容结构作为超结器件的栅漏电容；其中，N为大于1的正整数，每一级平板电容的金属场板通过接触孔与后一级平板电容的多晶硅场板相连，或者每一级平板电容的多晶硅场板通过接触孔与后一级平板电容的金属场板相连。
2.根据权利要求1所述的集成栅漏电容的超结器件，其特征在于，还包括：过渡区，所述过渡区内设置有与栅极连接的栅极总线，第一级平板电容的多晶硅场板通过栅极总线与栅极相连。
3.根据权利要求1所述的集成栅漏电容的超结器件，其特征在于，所述终端区还集成有电阻结构，所述电阻结构设置于任意两个串联的平板电容之间。
4.根据权利要求3所述的集成栅漏电容的超结器件，其特征在于，所述电阻结构为多晶硅电阻，所述多晶硅电阻由非掺杂的多晶硅材料或掺杂的多晶硅材料形成。
5.根据权利要求4所述的集成栅漏电容的超结器件，其特征在于，所述多晶硅电阻与所述平板电容的多晶硅场板相连。
6.根据权利要求1所述的集成栅漏电容的超结器件，其特征在于，所述终端区还包括集成二极管，所述集成二极管位于任意两个串联的平板电容之间。
7.根据权利要求6所述的集成栅漏电容的超结器件，其特征在于，所述集成二极管与所述平板电容的多晶硅场板相连。
8.根据权利要求6所述的集成栅漏电容的超结器件，其特征在于，所述集成二极管包括一个PN结或多个背靠背的PN结。
9.一种超结器件的制造方法，所述超结器件为权利要求1-8中任一项所述的集成栅漏电容的超结器件，其特征在于，所述方法包括：
在半导体衬底上形成交错排列的P柱和N柱，以形成漂移区；
同时形成有源区的多晶硅栅极和终端区的多晶硅场板；
淀积形成层间介质层；
同时形成有源区的源极金属和终端区的金属场板。
10.根据权利要求9所述的超结器件的制造方法，其特征在于，所述方法还包括：
在漂移区上形成场氧化层；
通过光刻定义有源区、终端区和截止环区的图形；
利用湿法刻蚀去除有源区和截止环区的场氧化层。
11.根据权利要求10所述的超结器件的制造方法，其特征在于，所述同时形成有源区的多晶硅栅极和终端区的多晶硅场板，包括：
在有源区热氧化生长栅氧化层；
淀积多晶硅；
利用干法刻蚀工艺同时形成有源区的多晶硅栅极和终端区的多晶硅场板。
12.根据权利要求11所述的超结器件的制造方法，其特征在于，所述方法还包括：
利用多晶硅栅极作为阻挡层，在预设区域注入硼离子并高温推结，形成有源区的P型体区；
在预设区域注入砷离子并推结，形成有源区的N型体区以及终端区的截止环区。
13.根据权利要求11所述的超结器件的制造方法，其特征在于，所述方法还包括：
在终端区形成一个或多个背靠背的PN结，构成集成二极管。
14.根据权利要求9所述的超结器件的制造方法，其特征在于，所述方法还包括：
在终端区形成多晶硅场板的过程中形成多晶硅电阻；
所述在终端区形成多晶硅场板的过程中形成多晶硅电阻，包括：
淀积非掺杂多晶硅，通过光刻定义出多晶硅电阻的图形区域，对多晶硅电阻的图形区域之外的非掺杂多晶硅进行磷离子注入，未进行磷离子注入的非掺杂多晶硅作为多晶硅电阻；或者
淀积掺杂多晶硅，通过光刻定义出掺杂多晶硅图形区域，通过调整掺杂多晶硅图形的宽长比得到所需的掺杂多晶硅电阻。
15.根据权利要求9所述的超结器件的制造方法，其特征在于，所述超结器件为SJ-IGBT器件、SJ-MOSFET器件或SJ-SGT器件。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115224024B (zh) * 2022-09-15 2023-01-24 北京芯可鉴科技有限公司 集成栅漏电容的超结器件及制造方法
CN115911091B (zh) * 2022-11-03 2023-09-15 上海功成半导体科技有限公司 光罩、超结器件及其版图结构
CN115763521B (zh) * 2022-11-03 2023-09-15 上海功成半导体科技有限公司 超结器件终端结构及其制备方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5631187A (en) * 1988-12-02 1997-05-20 Motorola, Inc. Method for making semiconductor device having high energy sustaining capability and a temperature compensated sustaining voltage
CN102623499A (zh) * 2011-01-26 2012-08-01 株式会社东芝 半导体元件
CN102760756A (zh) * 2012-06-30 2012-10-31 东南大学 一种带浮空场板的超结金属氧化物场效应管终端结构
CN106653830A (zh) * 2015-10-28 2017-05-10 无锡华润上华半导体有限公司 半导体器件耐压结构
WO2017090183A1 (ja) * 2015-11-27 2017-06-01 サンケン電気株式会社 半導体装置
CN113471291A (zh) * 2021-06-21 2021-10-01 安建科技(深圳)有限公司 一种超结器件及其制造方法
CN113808951A (zh) * 2021-11-18 2021-12-17 南京华瑞微集成电路有限公司 一种抗电磁干扰超结mos器件及其制造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7902604B2 (en) * 2009-02-09 2011-03-08 Alpha & Omega Semiconductor, Inc. Configuration of gate to drain (GD) clamp and ESD protection circuit for power device breakdown protection
US8164162B2 (en) * 2009-06-11 2012-04-24 Force Mos Technology Co., Ltd. Power semiconductor devices integrated with clamp diodes sharing same gate metal pad
JP2011049393A (ja) * 2009-08-27 2011-03-10 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP5703829B2 (ja) * 2011-02-24 2015-04-22 サンケン電気株式会社 半導体装置
CN203659870U (zh) * 2013-10-30 2014-06-18 英飞凌科技奥地利有限公司 超结器件和包括该超结器件的半导体结构
CN110854072B (zh) * 2020-01-07 2022-11-04 四川立泰电子有限公司 低电磁干扰功率器件终端结构的制造工艺
CN111244087B (zh) * 2020-01-20 2023-03-14 电子科技大学 集成多晶硅电阻及二极管的场效应充电式半导体启动器件
CN115224024B (zh) * 2022-09-15 2023-01-24 北京芯可鉴科技有限公司 集成栅漏电容的超结器件及制造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5631187A (en) * 1988-12-02 1997-05-20 Motorola, Inc. Method for making semiconductor device having high energy sustaining capability and a temperature compensated sustaining voltage
CN102623499A (zh) * 2011-01-26 2012-08-01 株式会社东芝 半导体元件
CN102760756A (zh) * 2012-06-30 2012-10-31 东南大学 一种带浮空场板的超结金属氧化物场效应管终端结构
CN106653830A (zh) * 2015-10-28 2017-05-10 无锡华润上华半导体有限公司 半导体器件耐压结构
WO2017090183A1 (ja) * 2015-11-27 2017-06-01 サンケン電気株式会社 半導体装置
CN113471291A (zh) * 2021-06-21 2021-10-01 安建科技(深圳)有限公司 一种超结器件及其制造方法
CN113808951A (zh) * 2021-11-18 2021-12-17 南京华瑞微集成电路有限公司 一种抗电磁干扰超结mos器件及其制造方法

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Application publication date: 20221021

Assignee: CHINA GRIDCOM Co.,Ltd.

Assignor: BEIJING SMARTCHIP MICROELECTRONICS TECHNOLOGY Co.,Ltd.

Contract record no.: X2023980054029

Denomination of invention: Integrated gate drain capacitor super junction device and manufacturing method

Granted publication date: 20230124

License type: Common License

Record date: 20231226