CN209087847U - 半导体器件结构 - Google Patents

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Z·豪森
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宫原昭二
佐山康之
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Abstract

本实用新型公开了一种半导体器件结构，包括具有第一导电类型的半导体材料区，半导体材料区包括有源区和端接区。第一有源沟槽结构设置在有源区中，第二有源沟槽结构设置在有源区中并且通过具有第一宽度的有源台面区与第一有源沟槽横向隔开。第一端接沟槽结构设置在端接区中并且通过过渡台面区与第二有源沟槽隔开，该过渡台面区具有第二宽度并且具有的载流子电荷比有源台面区的载流子电荷高。在一个示例中，第二宽度大于第一宽度以提供更高的载流子电荷。在另一个示例中，过渡台面区中的掺杂剂浓度比有源台面区中的掺杂剂浓度高以提供更高的载流子电荷。该半导体器件结构表现出经改善的器件耐用性，包括例如经改善的无钳位感应开关(UIS)性能。

Description

半导体器件结构
相关申请的交叉引用
本申请要求2017年10月12日提交的美国临时申请No.62/571,428的优先权，所述申请的内容据此以引用方式并入。
背景技术
本实用新型整体涉及电子器件，并且更具体地讲，涉及半导体器件结构。
绝缘栅极场效应晶体管(IGFET)，诸如金属氧化物半导体场效应晶体管(MOSFET)已用于许多电源开关应用中，诸如dc-dc转换器。在典型的MOSFET中，栅极电极通过施加适当的栅极电压来提供导通和关断控制。通过举例的方式，在N型增强型MOSFET中，响应于超过固有阈值电压的正栅极电压的施加，当导电N型反型层(即沟道区)形成在P型主体区中时，导通发生。反型层将N型源极区连接到N型漏极区，并允许在这些区之间的大部分载流子传导。
存在一类MOSFET器件，其中栅极电极形成在从诸如硅的半导体材料的主表面向下延伸的沟槽中。这类器件中的电流主要沿垂直方向流过器件，因此可以更密集地封装器件单元。在其他条件相同的情况下，更密集封装的器件单元可以增加载流容量并降低器件的导通电阻。
用于高频开关模式电源(SMPS)应用的中高压沟槽MOSFET器件应当表现出低的小信号输出电容(COSS)和低的导通电阻(Rdson)，以满足期望的开关效率。此外，低的Rdson应当与保持期望的击穿电压(BVDSS)和获得期望的耐用性(诸如良好的无钳位电感开关(UIS))相平衡。过去，人们不了解如何最好地实现经改善的器件耐用性。
因此，希望具有提高器件性能(包括器件耐用性)的结构。此外，希望该方法和结构与现有的工艺流程兼容，避免必须使用昂贵的工艺设备，并且具有经改善的工艺可重复性和良品率。
实用新型内容
在功率半导体器件，诸如沟槽MOSFET器件中，从更高的UIS(无钳位电感开关)容量和更高的击穿电压(BVDSS)稳定性角度，以及从可靠性应力下或在现场应用下例如“步入/步出”(walk-in/walk-out)现象的角度，需要更稳健的设计。作为典型的实践，所有功率MOSFET在投放市场之前都要经过UIS测试，以确定这些器件在高电压和高电流雪崩条件下是稳健的。通过器件在雪崩条件下在给定时间内能够吸收的能量，可以测量这种功率器件雪崩容量，以确保热失效而不是缺陷相关失效。
作者通过实验发现，UIS稳健性取决于半导体器件的哪个部分首先击穿，以及半导体器件的首先击穿的那部分是否能够承受UIS事件。进一步确定的是，如果端接单元或过渡单元比有源单元更早击穿或在更低的电压下击穿，UIS能量将分布在具有通常更小的吸收UIS能量的面积的端接单元处，并且UIS性能将受到损害。即，如果端接边缘单元或过渡单元比有源单元更早击穿或在更低的电压下击穿，UIS能量将更低或被分布，因为端接单元通常具有更小的面积来吸收所有UIS能量。
一般来讲，本示例涉及半导体器件和形成半导体器件的方法，该半导体器件具有经改善的UIS稳健性，同时保持期望的击穿和导通电阻特性。更具体地讲，描述了实现经改善的UIS性能的器件和方法，该器件和方法示出更高和更稳定的雪崩峰值电流(Ipk)、更紧密的跨半导体晶圆的Ipk分布，从而导致降低的UIS良品率损失。
在一些示例中，半导体器件的有源区中的有源沟槽结构被有源台面隔开。半导体器件的过渡台面区将有源沟槽结构与端接区中的一个或多个端接沟槽结构隔开。过渡台面区被配置成在半导体器件中提供电荷不平衡，由此使得在半导体器件的端接区中发生击穿之前，半导体器件的有源区中首先发生击穿。在一些示例中，电荷不平衡由过渡台面区提供，该过渡台面区具有比有源沟槽台面区更大的宽度。在其他示例中，电荷不平衡由过渡台面区提供，该过渡台面区的掺杂剂浓度高于有源台面区中的每一者中的掺杂剂浓度。在一些示例中，半导体器件包括屏蔽栅极沟槽MOSFET器件。在其他示例中，半导体器件包括肖特基整流器器件。在另外的示例中，半导体器件包括MOSFET结构和肖特基整流器结构的组合。
更具体地讲，在一个示例中，半导体器件包括具有第一导电类型的半导体材料区，半导体材料区包括有源区和端接区。第一有源沟槽结构设置在有源区中，并且第二有源沟槽结构设置在有源区中，并且通过具有第一宽度的有源台面区与第一有源沟槽横向隔开。第一端接沟槽结构设置在端接区中，并通过过渡台面区与第二有源沟槽隔开，该过渡台面区具有第二宽度和比有源台面区高的载流子电荷。在一个示例中，较高的载流子电荷由过渡台面区提供，该过渡台面区的第一导电类型的掺杂剂的浓度比有源台面区的更高。在另一个示例中，通过使第二宽度大于第一宽度来提供较高的载流子电荷。
在另一个示例中，半导体器件结构包括具有第一导电类型的半导体材料区，半导体材料区包括第一主表面、与第一主表面相对的第二主表面、有源区、端接区以及插置在有源区和端接区之间的过渡区。有源沟槽结构从第一主表面延伸到有源区内的半导体材料区中，其中有源沟槽结构通过有源台面区彼此横向隔开。端接沟槽结构从第一主表面延伸到端接区内的半导体材料区中。过渡台面区插置在有源沟槽结构中的最外侧一者和端接沟槽结构之间，其中过渡台面区的载流子浓度比有源台面区中的每一者的载流子浓度更高。
除了别的以外，本示例还涉及半导体器件，包括电压额定值为在约20伏到约200伏或更高范围内的半导体器件。这种半导体器件可包括但不限于沟槽IGFET器件、沟槽IGBT器件、沟槽肖特基整流器器件、沟槽晶闸管器件或其他功率器件。此外，本示例还具有将碰撞电离更多地(例如，更深地)转移到半导体器件的有源区中以使得UIS电流保持在有源区中的益处。
附图说明
图1示出了根据本说明书的半导体器件的示例的局部剖视图；
图2是示出根据本说明书的电荷平衡曲线的曲线图；
图3、图4和图5是示出根据本说明书的示例性半导体器件和现有半导体器件的比较结果的图表；
图6示出了根据本说明书的半导体器件的示例的局部俯视平面图；
图7示出了根据本说明书的半导体器件的示例的局部俯视平面图；
图8示出了根据本说明书的半导体器件的示例的局部剖视图；
图9示出了根据本说明书的半导体器件的示例的局部俯视平面图；
图10示出了根据本说明书的半导体器件的示例的俯视平面图；和
图11-图21示出了根据本说明书的半导体器件的示例的局部剖视图；其示出根据本说明书的示例性半导体器件和现有半导体器件的比较结果的图表。
为使图示清晰简明，图中的元件未必按比例绘制，而且不同图中的相同参考标号指示相同的元件。此外，为使描述简单，省略了公知步骤和元件的描述和细节。如本文所用，“载流电极”意思是通过器件传输电流的器件的元件，诸如MOS晶体管的源极或漏极、双极型晶体管的发射极或集电极或者二极管的阴极或阳极，而“控制电极”意思是控制通过器件的电流的器件的元件，诸如MOS晶体管的栅极或双极型晶体管的基极。本领域技术人员理解，导电类型是指通过其发生传导的机制，诸如通过空穴或电子传导，因此，导电类型不是指掺杂浓度而是指掺杂类型，诸如P型或N型。尽管器件在本文中被解释为某些N型区域和某些P型区域，但本领域的普通技术人员应当理解，考虑到任何必要的电压极性反转、晶体管类型和/或电流方向反转等，导电类型可被反转并且也是按照说明书的描述可行的。为使附图简洁，器件结构的某些区域(诸如掺杂区或介电区)可被示为通常具有直线边缘和角度精确的拐角。然而，本领域的技术人员理解，由于掺杂物的扩散和激活或层的形成，此类区域的边缘通常可不为直线并且拐角可不为精确角度。另外，术语“主表面”在结合半导体区域、晶圆或基板使用时，意思是半导体区域、晶圆或基板的与另一种材料(诸如电介质、绝缘体、导体或多晶半导体)形成界面的表面。主表面可具有沿X、Y、Z方向变化的形貌特征。如本文所用，术语“和/或”，包括列出的一个或多个相关联条目的任意组合和所有组合。此外，本文所用的术语仅用于描述特定示例的目的，而并非旨在对本公开进行限制。如本文所用，单数形式旨在还包括复数形式，除非语境中另外明确地指出其他情况。还应当理解，当在本说明书中使用术语包含和/或包括时，规定了所述特征、数字、步骤、操作、元件和/或部件的存在，但不排除一个或多个其他特征、数字、步骤、操作、元件、部件和/或它们的组的存在或添加。应当理解，尽管本文可使用术语第一、第二等来描述各种构件、元件、区域、层和/或部段，但这些构件、元件、区域、层和/或部段不应受这些术语限制。这些术语只用来将一种构件、元件、区域、层和/或部段与另一种构件、元件、区域、层和/或部段区分开。所以，在不背离本实用新型教导内容的前提下，举例来说，下文将讨论的第一构件、第一元件、第一区域、第一层和/或第一部段可被称为第二构件、第二元件、第二区域、第二层和/或第二部段。本领域的技术人员应当理解，本文所用的与电路操作相关的短语“在……期间”、“在……同时”和“当……时”并不确切地指称某个动作在引发动作后立即发生，而是指在初始动作所引发的反应之间可能存在一些较小但合理的延迟，诸如传播延迟。另外，短语“在……同时”是指某个动作至少在引发动作持续过程中的一段时间内发生。词语“约”、“大约”或“基本上”意思是预期某个元件的值接近声明的值或位置。然而，本领域众所周知，始终存在一些微小偏差妨碍实际的值或位置恰好等于提到的值或位置。除非另外指明，否则本文使用的短语“在……上方”或“在……上”涉及指定的元件可直接或间接物理接触的取向、放置位置或彼此的关系。除非另外指明，否则如本文所用，短语“与……重叠”涉及指定的元件能够在同一平面或不同的平面上至少部分或完全重合或对准的取向、放置位置或关系。还应当理解，下文将适当举例说明并描述的示例可缺少本文未明确公开的任何元件，并且/或者可在缺少本文未明确公开的任何元件的情况下实施。
具体实施方式
图1示出了根据第一示例的半导体器件10或器件10的局部剖视图，除了别的以外，该第一示例还被配置用于改善UIS性能。在本示例中，示出的器件10为屏蔽栅极沟槽MOSFET器件，其具有：有源区101或有源部分101，其中提供有源单元或有源结构；以及端接区102或端接部分102，其中提供端接单元或端接结构。在大多数示例中，端接区102设置成邻近器件10的外围或边缘部分，并且有源区101设置在由端接区102围绕的器件10的中心部分中。在本示例中，有源沟槽结构23、屏蔽栅极沟槽结构23或沟槽控制结构23设置在有源区101内，并且一个或多个端接沟槽结构43设置在端接区102内。根据本示例，器件10包括插置在有源沟槽23中的最外侧一者和端接沟槽结构43中的最内侧一者之间的过渡区103、过渡部分103或过渡单元103。在大多数示例中，在俯视平面图中，端接沟槽结构43完全围绕有源沟槽结构23。根据本实施方案，过渡区103被配置有增加的载流子电荷，以提高器件10的UIS容量，如将在下文所述。
在一些示例中，器件10包括半导体材料区11、半导体基板11或半导体区11，其可以包括例如电阻率为在约0.001欧姆-厘米到约0.005欧姆-厘米范围内的N型硅基板12。举例来说，基板12可以掺杂有磷、砷或锑。在所示的示例中，基板12为器件10提供漏极区、漏极触点或第一载流触点。
在一些示例中，半导体层14、漂移区14或延伸漏极区14形成在基板12中、基板12上或覆盖在基板12上。在一个示例中，使用外延生长技术或类似技术形成半导体层14。或者，使用常规掺杂和扩散技术形成半导体层14。在适用于50伏器件的示例中，半导体层14是N型的，其掺杂剂浓度为约1.0×1016个原子/cm3、厚度为约3微米至约5微米。半导体层14的厚度和掺杂剂浓度根据器件10的期望漏极-源极击穿电压(BVDSS)额定值而增加或减少。半导体层14在其厚度上的掺杂剂分布可以是基本上均匀的，或者在其厚度上的掺杂剂分布可以是非均匀的(例如，掺杂剂分布可以增加/减少)。
应当理解，半导体材料区11、半导体基板12和/或半导体层14(或其部分)可以包括其他类型的材料，包括但不限于异质结半导体材料，并且半导体基板12和半导体层14可以各自包括不同的材料。此类材料可以包括SiGe、SiGeC、SiC、GaN、AlGaN和本领域技术人员已知的其他类似材料。在替代示例中，基板12(或其一部分)的导电类型被切换成与半导体层14的导电类型相反，以形成例如绝缘栅双极晶体管(IGBT)实施方案。
器件10还包括主体区31、主体区部分31、基极区31、P型高压(PHV)区31、掺杂区31或从半导体材料11的主表面18延伸的掺杂区31。在一些示例中，主体区31包括连续或互连的掺杂区。在其他示例中，主体区31包括多个隔开的掺杂区。主体区31具有与半导体层14的导电类型相反的导电类型。在这个示例中，当半导体层14具有N型导电性时，主体区31具有P型导电性。主体区31具有适合于形成用作器件10的导电沟道或沟道区的反型层的掺杂剂浓度。主体区31从主表面18延伸到例如约0.3微米至约2.0微米的深度。N型源极区33、导电区33或载流区33形成在主体区31内、主体区31中或覆盖在主体区31上，并且从主表面18延伸到例如约0.1微米至约0.5微米的深度。P型主体接触区36或主体接触区36可以形成在主体区31中，并且被配置成提供对主体区31的接触电阻较低。在一些示例中，如图1所示，在过渡区103中没有提供源极区33或者不存在源极区33。在一些示例中，设置在过渡台面区108内的基极区31的掺杂剂浓度和/或掺杂剂分布可以不同于有源台面区106中的基极区31的掺杂剂浓度和/或掺杂剂分布。
在一些示例中，有源沟槽结构23被配置成屏蔽栅极沟槽结构，并且包括：沟槽22或有源沟槽22，其从主表面18延伸到半导体材料11中；电介质结构24，其邻近沟槽22的下表面设置；和导电电极21或屏蔽电极21，其邻近电介质结构24设置在沟槽22的基本上居中定位的部分中。在一些示例中，沟槽22终止于半导体层14内。在其他示例中，沟槽22延伸穿过半导体层14进入基板12中。沟槽22可以使用掩模和蚀刻工艺形成。在一个示例中，可以使用利用碳氟化合物化学物质或氟化化学物质(例如SF6/O2)的等离子体蚀刻技术或本领域技术人员已知的其他化学物质或移除技术来蚀刻沟槽22。在一些示例中，沟槽22的宽度221为从约0.2微米到约2.0微米。
电介质结构24包括邻近沟槽22的侧表面和下表面设置的一个或多个电介质层或绝缘层，并且被配置成将屏蔽电极21与半导体材料11隔开。例如，电介质结构24可包括氧化物、氮化物、它们的组合或本领域技术人员已知的类似材料。在一个示例中，电介质结构24包括的氧化硅的厚度为从约0.1微米至约1.0微米。电介质结构24可以具有基本上均匀的厚度或者可以具有可变的厚度。例如，邻近沟槽22的最下表面的电介质结构24可以较厚，而邻近沟槽22的下侧壁表面的电介质结构24可以较薄。在其他示例中，邻近沟槽22的最下表面电介质结构24可以较薄，而邻近沟槽22的下侧壁表面的电介质结构24可以较厚。另外，层24的厚度可以增加或减少，这取决于期望的漏极-源极击穿电压(BVDSS)。可以使用热氧化工艺、干氧化工艺、化学气相沉积工艺或本领域技术人员已知的其他类似工艺来形成电介质结构24。
在一些示例中，屏蔽电极21包括掺杂的多晶半导体材料，诸如掺杂的多晶硅。屏蔽电极可以掺杂有一种或多种N型或P型掺杂剂。在其他示例中，屏蔽电极21可以包括本领域技术人员已知的其他导电材料。除了别的以外，屏蔽电极21还被配置成减小栅极到漏极的电容。可使用化学气相沉积工艺或本领域技术人员已知的其他工艺来形成屏蔽电极21。
电介质结构26邻近沟槽22的上侧壁部分形成，并且被配置为栅极电介质区或层。在一些示例中，电介质结构26可包括氧化物、氮化物、五氧化二钽、二氧化钛、钛酸锶钡、它们的组合或本领域技术人员已知的类似材料。在一些示例中，电介质结构26是氧化硅，并且厚度为约0.01微米至约0.2微米。在一个示例中，电介质结构24比电介质结构26厚。电介质结构27形成为覆盖在屏蔽电极21的上表面上。在一些示例中，电介质结构27包括类似于电介质结构24的材料，并且厚度为在电介质结构24和电介质结构26的厚度之间。在一个示例中，电介质结构27的厚度大于电介质结构26的厚度，这改善了氧化物击穿电压性能。可以使用热氧化工艺、干氧化工艺、化学气相沉积工艺或本领域技术人员已知的其他工艺来形成电介质结构26和27。
有源沟槽结构23还包括控制电极或栅极电极28，其邻近电介质结构26和27形成。在一些示例中，栅极电极28包括掺杂的多晶半导体材料，诸如掺杂有N型掺杂剂的多晶硅，并且可以使用化学气相沉积工艺或本领域技术人员已知的其他工艺加以形成。平坦化工艺可以用于使栅极电极28的上表面平坦化，如图1大致所示。在其他示例中，栅极电极28的上表面可以凹进主表面18之下。
端接沟槽结构43包括从主表面18延伸到半导体材料11中的一个或多个沟槽42或端接沟槽42。在一些示例中，沟槽42终止于半导体层14内。在其他示例中，沟槽42延伸穿过半导体层14进入基板12中。在一些示例中，沟槽42中的一者或多者具有与沟槽22相同的深度。在其他示例中，沟槽42中的一者或多者的深度不同于(例如，深于或浅于)沟槽22的深度。可以使用掩模和蚀刻工艺来形成沟槽42。在一个示例中，可以使用利用碳氟化合物化学物质或氟化化学物质(例如SF6/O2)的等离子体蚀刻技术或本领域技术人员已知的其他化学物质或移除技术来蚀刻沟槽42。在一些示例中，沟槽22和42同时形成。在一些示例中，沟槽42的宽度421为从约0.2微米到约2.0微米。在本示例中，每个沟槽42可设置有相似的宽度。在使用多个端接沟槽42的大多数实施方案中，至少三个端接沟槽42可用于中压器件(例如，约50V至约200V的器件)。在一些示例中，三至五个端接沟槽42可用于中压器件。额外的端接沟槽42可用于更高电压的器件(例如，大于100V的器件)。在大多数示例中，端接沟槽42包括完全围绕有源区101的连续(即，各个端接沟槽中没有断裂)环状结构。根据本说明书，端接沟槽结构43与过渡台面区108的构形一起配置，以确保击穿发生在有源区101中，其中UIS能量更有效地分布在器件10中。
电介质结构44邻近沟槽的上表面和下表面形成。在一些示例中，电介质结构44包括氧化物、氮化物、它们的组合或本领域技术人员已知的其他电介质材料。在一个示例中，电介质结构44包括的氧化硅的厚度为从约0.1微米至约1.0微米。电介质结构44可以具有基本上均匀的厚度或者可以具有可变的厚度。例如，邻近沟槽42的最下表面的电介质结构44可以较厚，而邻近沟槽42的上侧壁表面的电介质结构44可以较薄。在其他示例中，邻近沟槽42的最下表面电介质结构44可以较薄，而邻近沟槽42的上侧壁表面电介质结构44可以较厚。可以使用热氧化工艺、干氧化工艺、化学气相沉积工艺或本领域技术人员已知的其他类似工艺来形成电介质结构44。在一些示例中，电介质结构44可以与电介质结构24同时形成。
端接电极41邻近电介质结构44设置，并且在一些示例中，填充或基本上填充端接沟槽42。在一些示例中，端接电极41包括掺杂的多晶半导体材料，诸如掺杂有N型多晶硅的多晶硅。在一些示例中，使用化学气相沉积工艺或本领域技术人员已知的类似工艺来形成端接电极41。端接电极41可以与屏蔽电极21或栅极电极28同时形成。掩模技术可用于控制屏蔽电极21和端接电极41之间的垂直厚度或高度差。
层间电介质(ILD)结构51或电介质结构51形成为覆盖在主表面18、过渡区103的部分以及有源沟槽结构23和端接沟槽结构43上。在一些示例中，电介质结构51包括氧化硅，并且厚度为从约0.4微米至约1.0微米。在一个示例中，电介质结构51包括掺杂有磷或硼和磷的沉积氧化硅。在一些示例中，电介质结构51被平坦化以提供更均匀的表面形貌，这改善了可制造性。
导电区或插头53穿过电介质结构51和半导体层14的部分中的开口或通孔形成，以通过接触区36和端接电极41提供与源极区33、主体区31的电接触。在一个实施方案中，导电区53是导电插头或插头结构。在一个实施方案中，导电区53包括导电屏障结构或衬垫加上导电填充材料。在一个实施方案中，屏障结构包括金属/金属氮化物诸如钛/氮化钛等的构形。在另一个实施方案中，屏障结构还包括金属硅化物结构。在一个实施方案中，导电填充材料包括钨。在一个实施方案中，导电区53被平坦化以提供更均匀的表面形貌。
导电层54形成为覆盖在主表面18上，并且导电层56形成为覆盖在与主表面18相对的半导体材料11的主表面19上。导电层54和56被配置成在器件10的各个器件部件和下一级组件之间提供电连接。在一个示例中，导电层54包括钛/氮化钛/铝-铜或本领域技术人员已知的其他导电材料，并且被配置成源极电极或端子。在一个示例中，导电层56包括可钎焊金属结构，诸如钛-镍-银、铬-镍-金或本领域技术人员已知的类似材料，并且被配置为漏极电极或端子。在一个示例中，形成覆盖在导电层54上的另一钝化层(未示出)。在一个实施方案中，屏蔽电极21(在另一平面中)连接到导电层54，使得当使用器件10时，屏蔽电极21被配置成处于与源极区33和基极区31相同的电势。在另一个示例中，屏蔽电极21被配置成独立偏置结构或者可以被配置为浮动结构。根据本示例，过渡台面区108设置有电连接到导电层54的基极区31。在一些示例中，设置在过渡台面区108中的基极区31不设置有源极区33，但是可以设置有主体接触区36，如图1大致所示。
在20伏到200伏范围内的相关器件通常使用单个端接沟槽来阻挡所有施加的反向电压。器件10的不同之处在于，它利用多个端接沟槽结构43(例如，3至5个)，并且每个端接沟槽结构43采用施加的反向电压中的一些。也就是说，端接沟槽结构43中的每一者采用较低的电压(与单个沟槽端接相比)，从而在沟槽侧壁处导致较少的碰撞电离和较低的电场。除了别的以外，这还提供了较高的BVDSS，并且电介质结构44处于较小的电应力下。
图2是根据本说明书的表示漂移区电荷的电荷平衡曲线的图形表示。y轴是以伏特为单位的击穿电压，并且x轴是以微米为单位的台面成品宽度。根据本说明书，数据点73是有源台面区106在电荷平衡曲线上的优选位置的示例，而数据点74是过渡台面区108在电荷平衡曲线上的优选位置的示例。典型的屏蔽栅极沟槽MOSFET器件是电荷平衡结构，为了最好地权衡击穿电压BVDSS和导通电阻RDS(ON)，该电荷平衡结构需要小心处理漂移区(例如，半导体层14)载流子电荷在包括有源单元、过渡单元和端接单元的整个半导体器件或管芯上的平衡。作者通过实验发现，即使整个半导体器件上的平衡电荷在较高击穿电压和较低导通电阻方面具有最佳权衡，它也有UIS性能差的不利后果。作者确定，半导体器件的UIS稳健性或较高的UIS能量容量取决于半导体器件的哪个部分首先击穿，以及半导体器件的那个部分是否能够承受高电流和高电压持续给定雪崩持续时间。作者确定，如果端接边缘单元或过渡单元比有源单元更早击穿或在更低的电压下击穿，则峰值电流Ipk或UIS能量将更低，因为端接单元或过渡单元通常具有较小的区域，并且几乎没有或根本没有主体或源极触点来吸收所有UIS能量。作者还确定，为了实现更稳健的设计，在例如UIS事件期间，促进在有源单元(包括源极/主体接触区)处发生击穿以吸收全部或基本上全部电流是有益的。此外，作者确定，在BVDSS和UIS稳健性方面，最佳点是向电荷平衡漂移区曲线的左侧引入载流子电荷不平衡，其中有源单元的BVDSS低于端接单元和过渡单元。此外，作者确定，在击穿电压从电荷平衡曲线下降之前，在可靠性应力或长期现场使用下，由于将空穴注入到屏蔽氧化物中而增加太多半导体(例如硅)载流子电荷的情况下，也有益的是保持有源单元、端接单元和过渡单元的击穿电压裕量在BVDSS中上升以达到峰值或稳定的BVDSS。
根据本示例，在有源单元和端接单元中提供载流子电荷的不平衡，以改善UIS性能。在第一示例中，故意将包括有源区101中的结构的有源单元比包括端接区102中的结构的端接单元更加充电不足(即，如图2所示，在电荷平衡曲线上更向左侧)，这通过增加器件10中的过渡台面区108的台面宽度103A来实现。更具体地讲，最外侧的有源沟槽22和最内侧的端接沟槽42之间的过渡台面区108的宽度103A大于有源区101中相邻有源沟槽22之间的有源台面区106的宽度101A或间距101A，并且在本示例中，宽度103A大于端接区102中相邻端接沟槽42中的每一者之间的端接台面区107的宽度102A。在一些示例中，宽度101A为在约0.3微米至约1.0微米的范围内，宽度102A为在约0.3微米至约1.0微米的范围内，并且宽度103A为在约0.4微米至约1.1微米的范围内。在这种配置中，过渡台面区108比有源区101中的有源台面区106设置有更高的载流子电荷(其中载流子电荷(例如，单位为原子/cm2)被定义为宽度乘以掺杂剂浓度)，这将器件10的端接区102中的击穿推到高于有源区101的击穿。
UIS测试的典型技术是在预定电感器和偏置电压下以较小的增量斜升漏极电流，直到器件失效，并且失效电流之前的电流被定义为器件的峰值电流Ipk或最大雪崩电流Iav容量，它代表器件的UIS或雪崩能量容量。图3、图4和图5是示出三种不同器件的最大雪崩电流Iav(Amps)的比较结果的图表。具体地讲，图3是类似于器件10的器件的箱线图，不同之处在于宽度103A与宽度101A和102A相同。图3还示出了与记录过程(POR)相比，用于形成基极区31或PHV区31的离子注入剂量略有增加(例如，增加5％、10％和15％)的Iav。图3还示出了有源沟槽22的不同沟槽深度的Iav。图4是针对类似于器件10的器件的类似于图3的箱线图，该器件的宽度103A为小于宽度101A和102A。图5是根据本说明书的器件10的类似于图3的箱线图，该器件的宽度103A大于宽度101A和102A。
图3、4和5的Iav数据显示，当过渡台面区108的宽度103A为至少比有源台面区106的宽度101A宽时，获得了更高的Iav和更紧密的分布，这提供了最低的UIS相关的良品率损失(图5)。此外，当过渡台面区(例如，台面区108)比有源台面区(例如，台面区106)窄时，观察到最低且分布更广的Iav，这有助于显著的UIS良品率损失(图4)。还观察到(对于图5的情况)，当有源沟槽深度和PHV剂量已经在过程中针对期望击穿电压(BVDSS)、阈值电压(Vth)和导通电阻(RDS(ON))加以优化时，有源沟槽深度和PHV离子注入剂量对UIS分布的影响最小。
此外，测量上述器件以相对于沟槽深度、PHV体剂量和过渡台面区宽度变化确定BVDSS分布。观察到，较窄的过渡台面区宽度(即台面区108的宽度103A为小于有源台面区106的宽度101A)和较浅的有源沟槽深度具有相对最低的BVDSS。此外，所述三种不同过渡台面区宽度配置的工艺技术计算机辅助设计(TCAD)碰撞电离率和位置显示，碰撞电离率和位置有利地从最后一个台面朝向有源单元移动，因为最后一个台面宽度(即宽度103A)相对于有效台面宽度(即宽度101A)从较窄台面宽度过渡到相等台面宽度，然后过渡到较宽台面宽度，由此验证了在图5中提供的实验数据中观察到的研究结论。
图6示出了器件10的局部俯视平面图，该器件具有设置在有源区101中的有源沟槽结构23以及设置在端接区102中的端接沟槽结构43之一。有源沟槽结构23中的最内侧数者各自被具有宽度101A的台面区106隔开，并且有源沟槽23中的最外侧一者通过宽度103A大于宽度101A的台面区108与端接沟槽结构43中的最内侧一者隔开。在一些示例中，宽度103A为比宽度101A大约5％至50％。在一些优选的示例中，宽度103A为比宽度101A大约20％。在一些示例中，有源沟槽结构23的尖端区域230与端接沟槽结构43中的最内侧一者隔开宽度103B，宽度103B可以为不同于宽度103A。在一些示例中，宽度103B为小于宽度103A。在一些示例中，宽度103B为小于宽度103A和101A。换句话说，台面区108具有在垂直于有源沟槽结构23的纵向方向的第一方向上的第一宽度103A，以及在大体垂直于第一方向的第二方向上的第二宽度103B，如图6大致所示，第二宽度103B为小于第一宽度103A。
图7示出了根据另一示例的器件100的局部俯视平面图。器件100类似于器件10，并且下文将仅对其差异进行描述。在器件100中，台面区106B或过渡有源台面区106B设置在最外侧的有源沟槽结构23和第二最外侧的有源沟槽结构23之间，其宽度101B大于台面区106A的宽度101A。在一些示例中，台面区108的宽度103A大于有源台面区106A的宽度101A。在一些示例中，宽度103A也大于宽度101B。在其他示例中，宽度103A和宽度101B可以为基本上相等。在器件100中，由台面区106B提供从较窄的有源台面区106A到台面区108的更渐进的过渡，以实现有源区101内的较低BVDSS到过渡区103和端接区102中的较高BVDSS。
图8示出了根据另一示例的半导体器件110或器件110的局部剖视图，除了别的以外，该示例也被配置用于改善UIS性能。器件110类似于器件10，并且下文将仅对其差异进行描述。类似于器件10，过渡区103被配置有增加的载流子电荷，以提高器件110的UIS容量。在器件110中，过渡台面区108的宽度103A为基本上等于有源台面区106的宽度101A。在一些示例中，宽度103A为基本上等于端接台面区107的宽度102A。根据本示例，代替增加过渡台面区108的宽度103A以在过渡区103中提供增加的载流子电荷，通过包括例如包含N型掺杂剂并且掺杂剂浓度大于半导体层14的掺杂剂浓度的掺杂区58来选择性地增加过渡台面区108中的掺杂剂浓度。在一些示例中，掩模和离子注入工艺用于形成掺杂区58，掺杂区58可以与主表面18间隔开，并且在过渡台面区108中的基极区31下方。在一些示例中，掺杂区58的峰值掺杂剂浓度可为比半导体层14的掺杂剂浓度大约5％至约50％。在一些优选的示例中，掺杂区58的峰值掺杂剂浓度可为比半导体层14的掺杂剂浓度大约20％。
在一些示例中，器件110包括端接区102中的基极区31或PHV区31，它们被配置成电浮动区(例如，与导电层54或56没有直接电接触)。在其他示例中，基极区31不包括在端接区102中。在一些示例中，电介质结构44具有与电介质结构24类似的厚度。在其他示例中，电介质结构44可以为比电介质结构24厚。应当理解，掺杂区58可以包括具有不同掺杂剂浓度的多个掺杂区。应当理解，掺杂区58也可以包括在本文结合过渡台面区108中增加的宽度103A或结合类似于宽度101A的宽度103A所示的示例中的任何者中。类似于器件10，器件110包括过渡台面区108中的基极区31，其电连接到导电层54。此外，设置在过渡区31中的基极区31还可以不设置有源极区33，但是可以包括主体接触区36。
图9示出了器件110的局部俯视平面图，器件110具有设置在有源区101中的有源沟槽结构23和设置在端接区102中的端接沟槽43之一。如前所述，在器件110中，过渡台面区108的宽度103A为基本上等于有源台面区106的宽度101A。为了增加过渡台面区108中的载流子电荷，如前所述，在过渡台面区108内提供了掺杂区58。
图10示出根据本说明书的器件115的俯视平面图。更具体地讲，图10提供了根据本说明书的设置在端接区102中的多个端接沟槽结构43的示例性图示，这些端接沟槽结构完全围绕或完全横向围绕有源区101和过渡区103而没有中断或间断。
图11示出了根据另外的示例的半导体器件120或器件120的局部剖视图，除了别的以外，该示例还被配置用于改善UIS性能。更具体地讲，过渡区103被配置有增加的载流子电荷，以提高器件120的UIS容量。例如，过渡台面区108的宽度103A大于有源台面区106的宽度101A，并且大于端接台面区107的宽度102A。器件120类似于器件10，并且下文将仅对其差异进行描述。在器件120中，设置在端接沟槽43中的电介质结构441的厚度大于有源沟槽23中的电介质结构24的厚度。这种配置的一个优点是可以增加半导体层14中的掺杂剂浓度，这降低了导通电阻。在一些示例中，电介质结构441的厚度为比电介质结构24的厚度大约25％至约100％。在一些示例中，有源沟槽22和端接沟槽42的深度类似。在其他示例中，一个或多个端接沟槽42的深度可以为不同于有源沟槽22的深度。在其他示例中，一个或多个端接沟槽42的深度可以为不同于有源沟槽22的深度。在一些示例中，如图11中的掺杂区78所示，在有源台面区106中增加掺杂剂浓度(例如，通过一次或多次离子注入)，以降低导通状态的电阻，以用于增加电流传导。应当理解，掺杂区78是可选的，并且可以包括在本文所示的其他示例中。
图12示出了根据又一示例的半导体器件130或器件130的局部剖视图，除了别的以外，该示例还被配置用于改善UIS性能。更具体地讲，过渡区103被配置有增加的载流子电荷，以提高器件130的UIS容量。例如，过渡台面区108的宽度103A大于有源台面区106的宽度101A，并且大于端接台面区107的宽度102A。器件130类似于器件10，并且下文将仅对其差异进行描述。在器件130中，最外侧的端接结构430包括与如前所述的其他端接沟槽结构43不同的特性。最外侧的端接沟槽结构430包括端接沟槽424，其宽度422大于或宽于其他端接沟槽42的宽度421。在一些示例中，端接沟槽424也比其他端接沟槽42延伸到半导体材料11中更远，如图12大致所示。在一些示例中，最外侧的端接沟槽结构430包括比其他端接沟槽结构43的电介质结构44厚的电介质结构442。在一些示例中，电介质结构442的厚度为比电介质结构44的厚度大约25％至约100％。在本实施方案中，最外侧的端接沟槽结构430可以被称为电压阻断沟槽，并且其电介质厚度被配置成减少扩散到器件130的边缘的电场。
图13示出了根据另一示例的半导体器件140或器件140的局部剖视图，除了别的以外，该示例也被配置用于改善UIS性能。更具体地讲，过渡区103被配置有增加的载流子电荷，以提高器件140的UIS容量。例如，过渡台面区108的宽度103A大于有源台面区106的宽度101A。器件140类似于器件10和器件130，并且下文将仅对其差异进行说明。器件140包括具有从主表面18延伸到半导体材料11中的端接沟槽426的单个端接沟槽结构431。在一些示例中，端接沟槽426延伸到半导体材料11中的程度大于有源沟槽23。此外，端接沟槽结构431包括将端接电极41与半导体材料11隔开的电介质结构446。在本示例中，电介质结构446的厚度大于有源沟槽23中的电介质结构24的厚度。在本示例中，端接沟槽结构431也可以被称为单个电压阻断沟槽。本示例的一个优点是有源区101可以更大或者整个管芯大小可以减小，因为端接沟槽结构431占据较小的区域。
图14示出了根据另一示例的半导体器件150或器件150的局部剖视图，除了别的以外，该示例还被配置用于改善UIS性能。更具体地讲，过渡区103被配置有增加的载流子电荷，以提高器件150的UIS容量。例如，过渡台面区108的宽度103A大于有源台面区106的宽度101A。在一些示例中，宽度103A也大于端接台面107的宽度102A。器件150类似于器件10，并且下文将仅对其差异进行描述。器件150包括多个端接沟槽结构43A、43B、43C、43D和43E，每个端接沟槽结构分别包括端接沟槽42A、42B、42C、42D和42E。在本示例中，端接沟槽42A-42E各自分别具有宽度421A、421B、421C、421D和421E，这些宽度从最内侧的端接沟槽42A到最外侧的端接沟槽42E的尺寸逐渐增大。在端接区102中的端接沟槽中，端接沟槽42E具有最宽的宽度421E，并且端接沟槽42A具有最窄的宽度421A。在一些示例中，每个端接沟槽42A-42E间隔开基本上相等的宽度102A。换句话说，端接区102中的每个端接台面107具有基本上相同的宽度102A。
在本示例中，端接沟槽42A-42E中的电介质结构44可以各自具有基本上相同的厚度。在其他示例中，电介质结构44的厚度在端接沟槽42A-42E中的一些或每一者中可以不同。在一些示例中，端接沟槽42A-42E延伸到半导体材料11中类似的深度。在其他示例中，端接沟槽42A-42E中的一些或所有的深度可以不同。本示例的一个优点是，电场可以在端接区102中更有效地扩散，以进一步确保击穿首先发生在有源区101中。
应当理解，本文所述示例或其部分可以被组合以提供根据本说明书的其他器件。在一些示例中，多个端接沟槽结构提供了将碰撞电离更多地(例如，更深地)推入有源沟槽结构中使得UIS电流保留在有源区101中的益处。在一些示例中，与单个端接沟槽结构相比，具有多个端接沟槽结构是有益的。对于单个端接沟槽结构，外部侧壁电介质可能处于增加的应力下，并且电介质可靠性可能较差。为了抵消这种效应，可以在单个端接沟槽结构示例中使用较厚的电介质。
图15示出了根据另一示例的半导体器件200或器件200的局部剖视图，除了别的以外，该示例还被配置用于改善UIS性能。更具体地讲，过渡区103被配置有增加的载流子电荷，以提高器件200的UIS容量。例如，过渡台面区108的宽度103A大于有源台面区106的宽度101A。器件200类似于器件10和器件130，并且下文将仅对其差异进行说明。器件200是具有肖特基接触区541或接触区541的肖特基整流器器件。有源沟槽结构23以屏蔽栅极配置提供，栅极电极28电连接到导电层54，以提供例如双端子器件。在大多数示例中，端接沟槽结构43包括完全围绕有源区101的连续沟槽42。
接触区541包括被配置成提供具有半导体材料区11或半导体层14的肖特基势垒结构的材料。此类材料可以包括铂、镍-铂(具有各种铂原子量百分比，例如，从大约1％到大约80％，在一些示例中选择5％)、钛、钛-钨、铬和/或本领域技术人员已知的能够形成肖特基势垒的其他材料。可以使用蒸发、溅射、化学气相沉积或本领域技术人员已知的其他工艺来形成接触区541。沉积的材料然后可以暴露于一个或多个高温下以与半导体材料11形成硅化物。然后，未反应的材料可以被移除以提供接触区541，如图15大致所示。当栅极电极28和端接电极41包括多晶半导体材料时，接触区541可以形成有这些结构，如图15大致所示。
如前所述，在器件200中，过渡台面区108的宽度103A大于有源台面区106的宽度101A。这增加了过渡台面区108中的载流子电荷，从而影响器件200的击穿发生在有源区101中，而不是端接区102中。根据本示例，相比于宽度103A与宽度101A相同的相关器件，这提高了器件200的UIS容量。在另一个示例中，掺杂区58可以包括在过渡台面区108中，并且在这样的示例中，过渡台面区108的宽度103A可以为基本上等于宽度101A。
图16示出了根据另外的示例的半导体器件210或器件210的局部剖视图，除了别的以外，该示例还被配置用于改善UIS性能。更具体地讲，过渡区103被配置有增加的载流子电荷，以提高器件210的UIS容量。例如，过渡台面区108的宽度103为A大于有源台面区106的宽度101A。器件210类似于器件200，并且下文将仅对其差异进行描述。在器件210中，端接沟槽42比有源沟槽22延伸到半导体材料11中更远，以提供单个沟槽电压阻断配置。此外，端接沟槽42内的电介质结构441比有源沟槽22内的电介质结构26厚。此外，有源沟槽结构23被配置有单个栅极电极28，而不是栅极电极28和屏蔽电极21两者。在本示例中，栅极电极28和端接电极41具有类似的厚度，并且可以同时形成。在另一个示例中，掺杂区58可以包括在过渡台面区108中，并且在该示例中，过渡台面区108的宽度103A可以为基本上等于宽度101A。应当理解，在另一个示例中，器件210中的端接沟槽结构43可以与器件200一起使用。
图17示出了根据又一示例的半导体器件215或器件215的局部剖视图，除了别的以外，该示例还被配置用于改善UIS性能。更具体地讲，过渡区103被配置有增加的载流子电荷，以提高器件215的UIS容量。例如，过渡台面区108A的宽度103A大于有源台面区106的宽度101A。器件215类似于器件210，并且下文将仅对其差异进行描述。在器件215中，附加肖特基接触区541被设置成与过渡台面区108A电接触，由此使得过渡台面区108A被配置为肖特基接触过渡台面区108A。应当理解，肖特基接触过渡台面区108A可以与本文所述其他示例一起使用。
图18示出了根据另外的示例的半导体器件220或器件220的部分剖视图，除了别的以外，该示例还被配置用于改善UIS性能。更具体地讲，过渡区103被配置有增加的载流子电荷，以提高器件220的UIS容量。例如，过渡台面区108的宽度103A大于有源台面区106的宽度101A。此外，宽度103A大于端接台面区107的宽度102A。器件220类似于器件200，并且下文将仅对其差异进行描述。在器件220中，在端接区101中使用多个端接沟槽结构43。在本示例中，电介质结构44可以类似于有源沟槽结构23中的电介质结构24。在其他示例中，电介质结构44可以具有与电介质结构24不同的厚度(例如，更厚)。在本示例中，端接沟槽42具有类似的深度和类似于有源沟槽23的深度的深度。在其他示例中，这些深度可以不同。在另一个示例中，掺杂区58可以包括在过渡台面区108中，并且在该示例中，过渡台面区108的宽度103A可以为基本上等于宽度101A。本示例的一个优点是，电场可以在端接区102中更有效地扩散，以进一步确保击穿首先发生在有源区101中。
图19示出了根据另外的示例的半导体器件230或器件230的部分剖视图，除了别的以外，该示例还被配置用于改善UIS性能。更具体地讲，过渡区103被配置有增加的载流子电荷，以提高器件230的UIS容量。例如，过渡台面区108的宽度103A大于有源台面区106的宽度101A。此外，宽度103A大于端接台面区107的宽度102A。器件230类似于器件200和器件220，并且下文将仅对其差异进行说明。器件230包括多个端接沟槽结构43A、43B、43C、43D和43E，每个端接沟槽结构分别包括端接沟槽42A、42B、42C、42D和42E。在本示例中，端接沟槽42A-42E各自分别具有宽度421A、421B、421C、421D和421E，这些宽度从最内侧的端接沟槽42A到最外侧的端接沟槽42E的尺寸逐渐增大。在本示例中，在端接区101中的端接沟槽中，端接沟槽42E具有最宽的宽度421E，而端接沟槽42A具有最窄的宽度421A。在一些示例中，每个端接沟槽42A-42E间隔开基本上相等的宽度102A。换句话说，端接区101中的每个端接台面107具有基本上相同的宽度102A。
在本示例中，端接沟槽42A-42E中的电介质结构44可以具有基本上相同的厚度。在其他示例中，电介质结构44的厚度在端接沟槽42A-42E中的一些或每一者中可以不同。在一些示例中，端接沟槽42A-42E延伸到半导体材料11中类似的深度。在其他示例中，一些或全部的深度可以是不同的。本示例的一个优点是，电场可以在端接区102中更有效地扩散，以进一步确保击穿首先发生在有源区101中。
此外，器件230包括掺杂区68，掺杂区68可以是与半导体层14相同的导电类型(例如，N型)，并且可以被配置成在反向偏压条件下提供钳位作用，以进一步提高器件230的动态稳健性。在其他示例中，掺杂区68可以被配置成提供器件230的传导调谐。可以使用一种或多种离子注入剂量和退火技术来形成掺杂区68。离子注入能量和剂量可变化以提供期望的结果。在其他示例中，半导体层14可包括缓变掺杂剂分布以提供类似的结果。
图20示出了根据另外的示例的半导体器件300或器件300的部分剖视图。肖特基整流器器件的另一个示例中的器件300可以被结合为有源区101的一部分，包括但不限于图15-19的示例。肖特基整流器设计涉及正向电压(Vf)和泄漏电流(Ir)之间的权衡。过去，诸如钛、铬或镍的较低势垒高度的金属用于获得较低的Vf，但具有较高的Ir。诸如镍-铂合金或铂的较高势垒高度的金属用于降低Ir，但具有较高的Vf。沟槽MOS势垒肖特基(TMBS)器件以及结势垒肖特基(JBS)器件已经用于解决这种设计权衡。然而，这些方法均导致典型地用于肖特基势垒区的其他结构消耗有源区。根据本说明书，器件300被配置成通过有源沟槽23补偿有源区的损失。
更具体地讲，器件300使用沟槽22的底面225作为另一肖特基接触区542的有源单元区域的一部分。器件300示出为具有有源沟槽结构的两个不同实施方案，具体地，有源沟槽结构23A和有源沟槽结构23B。应当理解，在一些示例中，所有有源沟槽结构可包括有源沟槽结构23A。在其他示例中，所有有源沟槽结构可包括类似于有源沟槽结构23B的结构。在另外的示例中，有源沟槽结构可包括有源沟槽结构23A和23B。
有源沟槽结构23A可包括如前所述的电介质结构24和栅极电极28。在一个示例中，首先形成电介质结构24，然后可以使用间隔物形成工艺形成栅极电极28。栅极电极28可用作选择性去除工艺的一部分，然后去除与沟槽22的底表面225相邻的电介质结构24的一部分。然后可形成肖特基接触区542，包括去除电介质结构24的地方。在一些示例中，肖特基接触区542可包括势垒高度较高的金属或材料，诸如镍、镍-铂或铂；并且肖特基接触区541可包括势垒高度较低的金属或材料，诸如钛或铬。在一些实施方案中，半导体层14的邻近肖特基接触区542的一部分14A的掺杂剂浓度可以为不同于半导体层14的邻近肖特基接触区541的一部分14B。在一些示例中，部分14B可以包含比部分14A更高的掺杂剂浓度。部分14A和14B可使用离子注入和退火工艺、半导体层14形成期间的外延生长工艺、它们的组合或通过本领域技术人员已知的其他工艺来形成。然后，肖特基接触区541可以如前所述形成。肖特基接触区541和542可以在一些示例中一起退火，或者可以在单独的步骤中退火，然后如前所述去除未反应的材料。
有源沟槽结构23B类似于有源沟槽结构23A，并在下文中仅对其差异进行描述。有源沟槽结构23B包括邻近底表面225设置的防护环结构306。在一些示例中，防护环结构306包括P型导电类型，并且可以使用离子注入和退火工艺或本领域技术人员已知的其他工艺来形成。在一些示例中，防护环结构306的峰值掺杂剂浓度为约5.0×1016原子/cm3。接下来，半导体蚀刻可用于延伸穿过防护环结构306的一部分，在该部分中将形成肖特基接触区542。以这种方式，肖特基接触区542以凹入配置延伸到沟槽22的底表面225下方的半导体层14中，由此使得防护环结构306的尺寸表面邻接肖特基接触区542的侧表面的部分，如图20中大体所示。防护环结构306被配置成增强器件300的击穿电压。此外，随着宽度101A减小，与相关器件相比，邻接的防护环结构306可形成JBS结构，该JBS结构夹断泄漏电流，从而减小肖特基接触区542的泄漏电流。在其他示例中，防护环结构306可邻近沟槽22的侧表面向上朝向主表面18延伸，如图20中的元件307(示出为虚线以示出替代示例)所示，以提供肖特基接触区542的不同夹断JBS配置。
在其他示例中，掺杂区308A可设置在邻近肖特基接触区542的半导体层14内，并且可以类似于前面所述防护环结构306加以掺杂。在另外的示例中，掺杂区308B可设置在邻近肖特基接触区541的半导体层15内，并且可以类似于防护环结构306加以掺杂。在又一些示例中，掺杂区308C可以设置在有源台面区106内，邻近肖特基接触区541但与肖特基接触区541间隔开，并且可以类似于防护环结构306加以掺杂。在一些示例中，掺杂区308A、308B和308C以虚线轮廓示出，以简单地指示一个、多于一个或所有这些区可以是任选的。掺杂区308A、308B和308C被配置成为肖特基接触区542和541提供不同的夹断JBS配置。
在有源沟槽结构23A和有源沟槽结构23B两者中，肖特基接触区542(以及在一些示例中，肖特基接触区541)形成为邻近栅极电极28的侧表面，以提供导电层54的连续覆盖。在其他示例中，不使用栅极电极28，并且导电层54可以形成为与电介质结构24相邻。在一些示例中，肖特基区541和542可包括相同的材料，并且与部分14B相比，部分14A中的掺杂剂浓度降低。通过实验发现有源沟槽结构23A和有源沟槽结构23B两者与相关器件相比均降低了Vf和Ir。
图21示出了根据另外的示例的半导体器件400或器件400的部分剖视图，除了别的以外，该示例还被配置用于改善UIS性能。更具体地讲，过渡区103被配置有增加的载流子电荷，以提高器件400的UIS容量。例如，过渡台面区108的宽度103A大于有源台面区106的宽度101A。尽管在图21中在端接区102中仅示出了一个端接沟槽结构43，但是如前所述，可以使用具有宽度102A的附加端接沟槽结构43。在这样的示例中，宽度103A可以大于宽度102A。类似于器件10，器件400是MOSFET器件，其具有配置成沟槽栅极MOSFET结构201的有源沟槽结构23A和配置成集成在单个器件中的肖特基整流器器件301的有源沟槽结构23B。器件400类似于器件10和器件210，并且下文将仅对其差异进行说明。
器件400被配置成在有源沟槽22A和22B1、22B2和22B3中没有屏蔽电极。在其他示例中，应当理解，屏蔽电极，诸如如前所述屏蔽电极21可以包括在器件400中。在有源区101内，有源沟槽结构23B1、23B2和23B3与肖特基整流器器件301结合使用，并且在本示例中包括三个有源沟槽22B1、22B2和22B3，由具有宽度101A的有源台面区106隔开。有源沟槽结构23A与沟槽栅极MOSFET结构201结合使用。
有源沟槽结构23A和23B1-22B3包括通过例如电介质结构26与半导体材料14隔开的栅极电极28。在剖视图中，有源沟槽22B1和22B3在至少两侧上由基极区31界定。在剖视图中，有源沟槽22B2在任何侧都不由基极区31界定，而是由半导体层14界定。在该配置中，夹断发生在肖特基整流器器件301中，其中与有源沟槽结构23B1和23B3相邻的基极区31耗尽，并且由于有源沟槽结构22B2的沟槽MOS效应而耗尽。也就是说，肖特基整流器器件301是结势垒肖特基(JBS)和沟槽MOS势垒肖特基(TMBS)配置的组合，其中有源沟槽结构23B1和23B3与基极区31一起提供JBS部分，而配置成没有相邻基极区31的有源沟槽结构23B2提供TMBS部分。这不同于JBS配置或TMBS配置的相关器件，而在本说明书中，JBS配置和TMBS配置两者均被一起组合在单个器件中。本示例的一个优点是，电场可以在端接区102中更有效地扩散，以进一步确保击穿首先发生在有源区101中。
根据所有前述内容，本领域技术人员可以确定，根据一个示例，半导体器件可包括多个端接沟槽结构，这些端接沟槽结构在围绕有源沟槽结构的端接区中提供为连续的环状结构。在另一个示例中，与其他有源沟槽之间的间距相比，第一端接沟槽环与相邻有源沟槽的间距更宽。在另外的示例中，半导体器件可包括屏蔽栅极沟槽MOSFET器件和/或肖特基器件，该器件具有多个具有绝缘端接电极的端接沟槽，其中对端接沟槽加以设置，以便围绕有源沟槽，并且其中最内侧的端接沟槽与最外侧的有源沟槽间隔开的间距比有源区域中任何邻接有源沟槽之间的间距宽。
根据所有前述内容，本领域技术人员可以确定，根据又一示例，与端接沟槽中的电介质结构中的一者或多者相比，半导体器件可以在有源沟槽中包括更薄的电介质结构。在一些示例中，所有端接沟槽结构都可以具有更厚的电介质结构。这使得有源台面区中的掺杂剂浓度能够更高，这在IGFET器件中提供更低的导通电阻，并且在肖特基器件中提供更低的Vf。在另一个示例中，与其他沟槽结构相比，最外侧或最后的端接沟槽结构可以是最宽的沟槽结构，可以是最深的沟槽结构，并且可以具有最厚的电介质结构。
根据所有前述内容，本领域技术人员可以确定，根据另外的示例，半导体器件可包括从最内侧的端接沟槽结构到最外侧的沟槽结构宽度从较窄到较宽变化的端接沟槽结构，其中最外侧的端接沟槽结构最宽，这可以提供更均匀的电场分布。在一个示例中，最内侧的端接沟槽结构和最外侧的有源结构之间的掺杂剂浓度或掺杂剂载流子电荷大于两个相邻有源沟槽结构之间的掺杂剂浓度或掺杂剂载流子电荷。在另外的示例中，半导体器件可包括在最外侧的有源沟槽结构和最内侧的端接沟槽结构之间的非均匀掺杂漂移电荷。在另一个示例中，如果漂移电荷因尺寸变化(例如宽度)或因掺杂剂浓度变化而变化，则过渡区具有比有源区更多的漂移电荷或电荷容积。
根据所有前述内容，本领域的技术人员可以确定，根据又一示例，半导体器件结构还可以包括邻近电子器件结构的边缘设置的最外侧的端接沟槽结构。在另一个示例中，第一端接沟槽结构包括通过具有第一厚度的第一端接电介质层与半导体材料区隔开的第一端接电极，并且最外侧的端接沟槽结构包括通过具有第二厚度的第二端接电介质层与半导体材料区隔开的第二端接电极。在另外的示例中，第二厚度大于第一厚度。在又一示例中，最外侧的端接沟槽结构比第一端接沟槽结构浅。在另一个示例中，第一端接沟槽结构是完全围绕、包容和封闭有源区而没有任何中断的连续结构。
根据所有前述内容，本领域的技术人员可以确定，根据另一个示例，半导体器件还可以包括多个端接沟槽结构，多个端接沟槽结构设置在电子器件结构的边缘区和第一端接沟槽结构之间的半导体材料区中，并且被多个端接台面区隔开。在另外的示例中，每个端接台面区具有小于第二宽度的第三宽度。在又一示例中，至少一些端接台面区具有不同的宽度。在另一个示例中，多个端接沟槽结构各自包括完全围绕、包容和封闭有源区而没有任何中断的连续结构。
根据所有前述内容，本领域技术人员可以确定，根据另外的示例，形成电子器件结构的方法可包括提供具有有源区和端接区的半导体材料区。该方法可包括提供设置在有源区中的第一有源沟槽结构以及提供设置在有源区中的第二有源沟槽结构，第二有源沟槽结构通过具有第一宽度的有源台面与第一有源沟槽横向隔开。该方法可包括提供第一端接沟槽结构，第一端接沟槽结构设置在端接区中，并且通过具有大于第一宽度的第二宽度的过渡台面与第二有源沟槽隔开。在又一示例中，该方法还可包括提供第二端接沟槽，第二端接沟槽设置在端接区中，并且通过具有小于第二宽度的第三宽度的第一端接台面区与第一端接沟槽隔开。在另一个示例中，该方法还可包括提供设置在第一端接台面中的第一PHV区，其中第一PHV区是电浮动区。在另外的示例中，该方法还可包括提供第一沉积区，第一沉积区设置在过渡台面区中，并且与半导体材料区的第一主表面间隔开。
根据所有前述内容，本领域技术人员可以确定，根据又一示例，提供第二有源沟槽结构可包括提供绝缘有源屏蔽电极和绝缘有源栅极电极。在另一个示例中，提供第一端接沟槽结构可包括提供端接电极，端接电极通过具有第一厚度的端接电介质层与半导体材料区隔开。在另外的示例中，提供绝缘有源屏蔽电极可包括提供有源屏蔽电极，有源屏蔽电极通过具有第二厚度的有源屏蔽电介质层与半导体材料区隔开。在又一示例中，第二厚度为小于第一厚度。在另一个示例中，该方法还包括提供最外侧的端接沟槽结构，最外侧的端接沟槽结构邻近电子器件结构的边缘设置。在另外的示例中，提供第一端接沟槽结构包括提供第一端接电极，第一端接电极通过具有第一厚度的第一端接电介质层与半导体材料区隔开，并且提供最外侧的端接沟槽结构包括提供第二端接电极，第二端接电极通过具有第二厚度的第二端接电介质层与半导体材料区隔开。在又一示例中，第二厚度大于第一厚度。
在另一个示例中，最外侧的端接沟槽结构比第一端接沟槽结构浅。在另外的示例中，其中第一端接沟槽结构是完全围绕、包容和封闭有源区而没有任何中断的连续结构。在又一示例中，该方法还可包括提供多个端接沟槽结构，多个端接沟槽结构设置在电子器件结构的边缘区和第一端接沟槽结构之间的半导体材料区中，并且由多个端接台面区隔开。在另一个示例中，至少一个端接台面区具有小于第二宽度的宽度。在另外的示例中，至少一些端接台面区具有不同的宽度。在另外的示例中，第三电介质结构比第一电介质结构和第二电介质结构中的一者或多者厚。
鉴于上述全部内容，显然公开了一种新颖的结构和制造该结构的方法。除了其他特征之外，还包括结构，该结构包括：有源区沟槽结构，其设置在有源区中并由有源台面区隔开；端接沟槽结构，其设置在端接区中；以及过渡台面区，其插置在有源区和端接区之间。该结构被配置成具有电荷不平衡，其中过渡台面区包括比有源台面区中的任何一者更高的载流子电荷。以这种方式，击穿电压在发生在过渡台面区或端接区中之前被转移以发生在有源区中。通过将击穿电压转移到有源区，改善了无钳位电感开关(UIS)性能。在一些示例中，该结构包括绝缘栅极器件，诸如MOSFET器件、肖特基整流器器件或类似器件。除了显示经改善的UIS性能之外，本文所述结构和方法还示出更高和更稳定的雪崩峰值电流(Ipk)，在半导体晶圆上更紧密的Ipk分布，从而导致降低的UIS良品率损失。该结构和方法可以实施到现有的工艺流程中，这节省了制造成本和周期时间。
尽管上文结合具体的优选实施方案和示例性实施方案描述了本实用新型的主题，但前述附图及其描述只用来描绘本实用新型主题的典型示例，因此不应被视作限制本实用新型主题的范围。很明显，许多替代方案和变型形式对本领域技术人员来说将是显而易见的。
如下文的权利要求所反映，本实用新型的各方面具有的特征可少于前文公开的单个示例的所有特征。因此，下文表述的诸项权利要求特此明确地并入本具体实施方式中，且每项权利要求本身都代表本实用新型的独立示例。此外，尽管本文所述一些示例包含其他示例中包含的一些特征，却未包含其中包含的其他特征，但本领域的技术人员应当理解，不同示例的特征的组合意在属于本实用新型的范围，而且意在形成不同的示例。

Claims (10)

1.一种半导体器件结构，其特征在于，包括：
第一导电类型的半导体材料区，所述半导体材料区包括有源区和端接区；
第一有源沟槽结构，所述第一有源沟槽结构设置在所述有源区中；
第二有源沟槽结构，所述第二有源沟槽结构设置在所述有源区中并且通过具有第一宽度的有源台面区与所述第一有源沟槽横向隔开；和
第一端接沟槽结构，所述第一端接沟槽结构设置在所述端接区中并且通过过渡台面区与所述第二有源沟槽隔开，所述过渡台面区具有第二宽度和比所述有源台面区更高的载流子电荷。
2.根据权利要求1所述的半导体器件结构，其中，所述更高的载流子电荷由以下各项中的至少一者提供：
所述过渡台面区的所述第一导电类型的掺杂剂的掺杂剂浓度高于所述有源台面区的所述第一导电类型的掺杂剂的掺杂剂浓度；以及
所述第二宽度大于所述第一宽度。
3.根据权利要求2所述的半导体器件结构，其中，所述半导体器件结构还包括：
第二端接沟槽，所述第二端接沟槽设置在所述端接区中并且通过具有第三宽度的第一端接台面区与所述第一端接沟槽结构隔开；和
第二导电类型的第一基极区，所述第二导电类型与所述第一导电类型相反，所述第一基极区设置在所述第一端接台面区中，其中：
所述过渡台面区的载流子浓度高于所述第一端接台面区的载流子浓度；
所述第二宽度大于所述第三宽度；并且
所述第一基极区包括电浮动区。
4.根据权利要求2所述的半导体器件结构，其中，所述半导体器件结构还包括：
所述第一导电类型的第一掺杂区，所述第一掺杂区设置在所述过渡台面区中并且具有更高的掺杂剂浓度，其中：
所述第一掺杂区与所述半导体材料区的第一主表面间隔开。
5.根据权利要求1所述的半导体器件结构，其中，所述半导体器件结构还包括：
第一肖特基接触区，所述第一肖特基接触区耦接到所述有源台面区，且邻近第一主表面；和
第二肖特基接触区，所述第二肖特基接触区耦接到所述半导体材料区，且邻近所述第一有源沟槽结构的下表面。
6.根据权利要求1所述的半导体器件结构，其中，所述半导体器件结构还包括：
第二导电类型的基极区，所述基极区设置在所述有源台面区中，并且与所述第一有源沟槽相邻；和
所述第一导电类型的源极区，所述源极区设置在所述基极区中，其中：
所述第一有源沟槽结构包括：
屏蔽电极，所述屏蔽电极通过第一电介质结构与所述半导体材料区隔开；和
栅极电极，所述栅极电极通过第二电介质结构与所述半导体材料区隔开；并且
所述第一端接沟槽结构包括：
端接电极，所述端接电极通过具有第三厚度的第三电介质结构与所述半导体材料区隔开。
7.根据权利要求1所述的半导体器件结构，其中：
所述第一端接沟槽结构从第一主表面延伸到所述半导体材料区内的第一深度；
所述第一有源沟槽结构和所述第二有源沟槽结构从所述第一主表面延伸到所述半导体材料区内的第二深度；
所述第一深度大于所述第二深度；并且
所述第一端接沟槽结构包括连续结构，所述连续结构在平面图中完全围绕所述有源区。
8.一种半导体器件结构，其特征在于，包括：
第一导电类型的半导体材料区，所述半导体材料区包括第一主表面、与所述第一主表面相对的第二主表面、有源区、端接区以及过渡区，所述过渡区插置在所述有源区和所述端接区之间；
多个有源沟槽结构，所述多个有源沟槽结构从所述第一主表面延伸到所述有源区内的所述半导体材料区中，其中所述多个有源沟槽结构通过多个有源台面区彼此横向隔开；
端接沟槽结构，所述端接沟槽结构从所述第一主表面延伸到所述端接区内的所述半导体材料区中；和
过渡台面区，所述过渡台面区插置在所述多个有源沟槽结构中的最外侧一者和所述端接沟槽结构之间，其中所述过渡台面区所包含的载流子浓度比所述多个有源台面区中的每一者的载流子浓度高。
9.根据权利要求8所述的半导体器件结构，其中，
所述有源沟槽结构包括：
有源沟槽；和
第一电极，所述第一电极设置在所述有源沟槽内并且通过具有第一厚度的第一电介质结构与所述半导体材料区隔开；
所述端接沟槽结构包括：
端接沟槽；和
第二电极，所述第二电极设置在所述端接沟槽内并且通过具有第二厚度的第二电介质结构与所述半导体材料区隔开；
所述多个有源台面区中的每一个在剖视图中具有第一宽度；
所述过渡台面区在所述剖视图中具有第二宽度，所述第二宽度大于每个第一宽度以提供更高的载流子电荷；
所述端接沟槽结构是设置在所述端接区中的多个端接沟槽结构中的最内侧一者；
所述多个端接沟槽结构通过多个端接台面区彼此隔开；
所述多个端接台面区中的至少一者具有第三宽度，所述第三宽度小于所述第二宽度；
所述多个端接沟槽结构包括多个端接沟槽；
第一端接沟槽在所述剖视图中具有第四宽度；并且
第二端接沟槽在所述剖视图中具有第五宽度，所述第五宽度不同于所述第四宽度。
10.根据权利要求8所述的半导体器件结构，其中，所述半导体器件结构还包括：
基极区，所述基极区具有与所述第一导电类型相反的第二导电类型，所述基极区设置在与所述第一主表面相邻的所述多个有源台面区和所述过渡台面区中的至少一些中；和
源极区，所述源极区具有所述第一导电类型，所述源极区设置在所述有源台面区而非所述过渡台面区中的所述基极区中，其中：
至少一个有源台面区没有基极区；并且
所述半导体器件结构还包括肖特基接触区，所述肖特基接触区耦接到没有所述基极区的所述至少一个有源台面区。
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