TW201442253A - 半導體裝置及其終端區結構 - Google Patents

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Abstract

一種半導體裝置之終端區結構，包含一半導體層；複數溝槽，形成於該半導體層之表面；一連結溝槽，形成於該半導體層之表面，用於連接該複數溝槽中相鄰之二溝槽；一第一絕緣層，形成於該複數溝槽、該連結溝槽、及該半導體層之表面；導電材料，形成於該複數溝槽及該連結溝槽內；一第二絕緣層，覆蓋該第一絕緣層之部分表面及該導電材料之部分表面；及一金屬層，覆蓋該第二絕緣層之部分表面。

Description

半導體裝置及其終端區結構
本發明係關於半導體裝置及其終端區結構，特別是關於具有溝槽結構之半導體裝置及其終端區結構。
肖特基二極體(Schottky diode)是由金屬與半導體接面所構成之半導體裝置，且由於其啟動電壓較低且反應速度較快，目前廣泛地應用在各種電子電路中，例如電源轉換電路。傳統的肖特基二極體結構包含高濃度摻雜的半導體基板，其材料通常為單晶矽；以及作為陰極區之半導體層，係具有與前述基板相同導電性之載子的較低濃度摻雜材料；並具有金屬層或金屬矽化物層形成於輕度摻雜的陰極區上，以形成肖特基能障(Schottky barrier)並構成二極體的陽極。
肖特基二極體的特性為速度快，且僅需較低的正向偏壓，即可有較大的順向電流與較短的反向回復時間。然而，當反向偏壓持續增加時，則會有較大的漏電流（取決於金屬之功函數及半導體之摻雜濃度）。因此，習知技術的溝槽式肖特基能障二極體，便是藉由於溝槽中填入多晶矽或金屬以截止(pinch off)反向漏電流。
習知的溝槽式肖特基二極體，可參考US 2010/0327288號美國公開專利申請案。圖1(a)為該案所揭示之溝槽式肖特基二極體裝置，包含：具有一多溝渠結構11之半導體基板12；一第一罩幕層13，形成於該半導體基板12之表面上；一閘極氧化層14，形成於該多溝渠結構11之表面上，該閘極氧化層14並凸出於該半導體基板12之表面；一多晶矽結構15，形成於該閘極氧化層14上，該多晶矽結構15並凸出於該半導體基板12之表面；一第二罩幕層16，形成於該第一罩幕層13上與部份之該多晶矽結構15上；以及一金屬濺鍍層17，形成於該第二罩幕層16、該半導體基板12、該多晶矽結構15和該閘極氧化層14之部份表面上。
此外，圖1(a)之溝槽式肖特基二極體，其製作過程包含：提供一半導體基板(12)；於該半導體基板(12)上形成一第一罩幕層(13)；根據該第一罩幕層(13)對該半導體基板(12)進行蝕刻，以於該半導體基板(12)中形成一多溝渠結構(11)；於該多溝渠結構(11)之表面上形成一閘極氧化層(14)；於該閘極氧化層(14)上與該第一罩幕層(13)上形成一多晶矽結構(15)；對該多晶矽結構(15)進行蝕刻，以將該第一罩幕層(13)之頂面與部份側面加以露出；於部份之該多晶矽結構(15)上與部份之該第一罩幕層(13)上形成一第二罩幕層(16)，以將該半導體基板(12)、該多晶矽結構(15)和該閘極氧化層(14)之部份表面加以露出；於該第二罩幕層(16)上與該半導體基板(12)、該多晶矽結構(15)和該閘極氧化層(14)之部份表面上形成一金屬濺鍍層(17)；以及對該金屬濺鍍層(17)進行蝕刻，以將該第二罩幕層(16)之部份表面加以露出等步驟。
然而，在習知溝槽式肖特基二極體的終端區內，複數溝槽中的多晶矽並未與金屬層電連接，使得元件在反向操作時該複數溝槽皆為電位浮動狀態，無法延展並分散終端區電場分佈，造成較強電場彎曲現象 (electric field crowding)，故無法有效地提高崩潰電壓(breakdown voltage)，對於較高功率或電壓的半導體裝置而言仍有其應用上的限制。因此，如何設計並製作高崩潰電壓、低反向漏電流的肖特基二極體，遂成為亟待解決的課題。
針對前述習知技術的不足，本發明提出一種連結溝槽結構，可廣泛地應用於溝槽式之半導體裝置。藉由將複數溝槽中一部分或數部分之相鄰溝槽導通，半導體裝置中的電場分布即隨之改變，進而可改善其電流-電壓特性。同樣地，亦可進一步藉由改變連結溝槽之配置，來調整半導體裝置的特性，使其適用於不同應用的需求。
本發明之一態樣為半導體裝置的終端區結構，其中包含：一半導體層；形成於該半導體層表面之複數溝槽；形成於該半導體層之表面、用於連接該複數溝槽中相鄰之一第一溝槽及一第二溝槽的第一連結溝槽；形成於該複數溝槽之表面、該連結溝槽之表面、及該半導體層未形成該複數溝槽或該連結溝槽之表面的第一絕緣層；形成並填滿於表面具有該第一絕緣層之該複數溝槽及該第一連結溝槽內的導電材料（例如多晶矽或鎢），該第一溝槽及該第二溝槽內所填充之該導電材料會藉由該第一連結溝槽內所填充之該導電材料而導通；至少覆蓋部分該第一絕緣層未接觸該導電材料之表面及該導電材料未接觸該第一絕緣層之表面的第二絕緣層；及至少覆蓋該第二絕緣層之部分表面的金屬層。在該第一溝槽中，可使該第二絕緣層覆蓋部分該導電材料未與該第一絕緣層接觸之表面，且該金屬層覆蓋其他部分該導電材料未與該第一絕緣層接觸之表面；而該金屬層所覆蓋之該其他部分該導電材料之表面更可形成有一金屬矽化物層或一肖特基金屬層。而該第一連結溝槽可進一步配置為垂直該第一溝槽及該第二溝槽，或垂直於該第一溝槽之切線及該第二溝槽之切線。上述之半導體裝置之終端區結構，可進一步包含用於連接該複數溝槽中之該第二溝槽及一第三溝槽的第二連結溝槽，該第三溝槽鄰次於該第二溝槽；其中該第二連結溝槽與該第一連結溝槽可交錯配置，亦即二者不共線。上述半導體裝置之終端區結構中的該第二連結溝槽，亦可用於連接該複數溝槽中相鄰之一第三溝槽及一第四溝槽，此時該第一連結溝槽與該第二連結溝槽不導通。此半導體裝置之終端區結構可應用於不同型式之半導體裝置，例如肖特基二極體、金屬氧化物半導體場效電晶體、雙極接面電晶體、或絕緣閘雙極電晶體等。
本發明之另一態樣為一種半導體裝置，具有一主動區及一終端區，包含一半導體層；形成於該半導體層表面之複數溝槽；形成於該半導體層表面且位於該終端區、連接該複數溝槽中相鄰之二溝槽的連結溝槽；一第一絕緣層，形成於主動區中該複數溝槽及該連結溝槽之部分表面，其上緣低於該半導體層未形成溝槽之表面，並形成於該終端區中該複數溝槽之表面、該連結溝槽之表面、及該半導體層未形成該複數溝槽或該連結溝槽之表面；導電材料，形成於該複數溝槽及該連結溝槽內，且完全覆蓋該複數溝槽底部及該連結溝槽底部之第一絕緣層；一第二絕緣層，於終端區中至少覆蓋部分該第一絕緣層未接觸該導電材料之表面及部分該導電材料未接觸該第一絕緣層之表面；及一金屬層，至少覆蓋該主動區與該第二絕緣層之部分表面。
本發明之另一態樣為肖特基二極體，具有一主動區及一終端區，包含：一半導體層；形成於該半導體層之表面的複數溝槽；形成於該半導體層之表面且位於該終端區的連結溝槽，用於連接該複數溝槽中相鄰之一第一溝槽及一第二溝槽；形成於該複數溝槽之至少部分表面、該連結溝槽之至少部分表面、及該終端區中該半導體層未形成該複數溝槽或該連結溝槽之表面的第一絕緣層；形成於表面具有該第一絕緣層之該複數溝槽及該第一連結溝槽內之導電材料（例如多晶矽或鎢），該第一溝槽及該第二溝槽內所填充之該導電材料藉由該第一連結溝槽內所填充之該導電材料而導通；於該終端區中至少覆蓋部分該第一絕緣層未接觸該導電材料之表面及部分該導電材料未接觸該第一絕緣層之表面的第二絕緣層；及至少覆蓋該主動區及該第二絕緣層之部分表面的金屬層。在上述第一溝槽中，該第二絕緣層可覆蓋部分該導電材料未與該第一絕緣層接觸之表面，且該金屬層覆蓋其他部分該導電材料未與該第一絕緣層接觸之表面。此外，在該主動區中，該半導體層及該導電材料未接觸該第一絕緣層之表面，可進一步形成一金屬矽化物層或一肖特基金屬層。
本發明之另一態樣為肖特基二極體之製造方法，包含下列步驟：(1) 於半導體層上形成溝槽結構，該溝槽結構包含複數溝槽及連結該複數溝槽中相鄰二溝槽之複數連結溝槽；(2) 形成第一絕緣層，該第一絕緣層覆蓋該溝槽結構之表面及該半導體層未形成該溝槽結構之表面；(3) 於覆蓋該第一絕緣層之該溝槽結構中形成導電材料以填滿該溝槽結構；(4) 形成第二絕緣層，用於覆蓋該第一絕緣層未接觸該導電材料之表面及該導電材料未接觸該第一絕緣層之表面；(5) 移除部分之該第二及第一絕緣層，使其中之該導電材料上緣及該半導體層未形成溝槽區域之表面露出；(6) 至少於露出之該導電材料上緣及該半導體層未形成溝槽區域之表面形成一金屬矽化物層或肖特基金屬層；(7) 形成一第一金屬層，以覆蓋移除部分之該第二及第一絕緣層之區域以及部分之該第二絕緣層；及(8) 形成一保護層，以覆蓋部分該第一金屬層及部分該第二絕緣層。上述的形成溝槽結構步驟，更可包含：(1A) 於該半導體層上形成一硬罩層；(1B) 圖案化該硬罩層，使該半導體層欲形成該溝槽結構之部分露出；(1C) 以乾式蝕刻方式使未受該硬罩層覆蓋之區域形成該溝槽結構；及(1D) 移除圖案化後之該硬罩層。上述的圖案化該硬罩層之步驟，更可包含使用光微影及乾式蝕刻等方式。上述形成該第一絕緣層之步驟，可使用熱氧化或化學氣相沉積方式形成一二氧化矽層。上述形成該導電材料之步驟可進一步包含：(3A) 以化學氣相沉積方式沉積該多晶矽，使該多晶矽覆蓋該第一絕緣層並填滿表面具有該第一絕緣層之該溝槽結構；及(3B) 以乾式蝕刻去除部分之該多晶矽，使該第一絕緣層之上緣及填滿該溝槽結構之該多晶矽上緣露出；其中移除部分之該第二及第一絕緣層後，該主動區中之溝槽內的該第一絕緣層上緣會低於該半導體層未形成溝槽之表面。上述於露出之該導電材料上緣及該半導體層未形成溝槽區域之表面形成金屬矽化物層之步驟則可包含：(6A) 於移除部分之該第二及第一絕緣層的區域內形成一第二金屬層；(6B) 以熱退火(thermal annealing)方式使該導電材料上緣及該半導體層未形成溝槽區域之表面與該第二金屬層反應，形成該金屬矽化物層；及(6C) 移除該第二金屬層。在上述的肖特基二極體之製造方法中，移除部分之該第二絕緣層及該第一絕緣層的區域內之溝槽中的該第一絕緣層上緣，可低於該半導體層未形成溝槽部分之表面；此外，步驟(5)移除部分之該第一絕緣層及該第二絕緣層後，未移除之該第一絕緣層及該第二絕緣層的邊界可位於該複數溝槽中之一溝槽內之導電材料上緣。
基於上述本發明之意旨，透過加入連結溝槽之終端區結構，可使半導體裝置具有比習知技術更高的崩潰電壓。本發明之具體實施方式說明於後。
11．．．多溝渠結構
12．．．半導體基板
13．．．第一罩幕層
14．．．閘極氧化層
15．．．多晶矽結構
16．．．第二罩幕層
17．．．金屬濺鍍層
31．．．主動區
32．．．終端區
33．．．半導體層
37．．．導電材料
38,67．．．金屬層
39,68．．．保護層
61．．．磊晶層
62．．．硬罩層
65．．．多晶矽
66．．．金屬矽化物層(肖特基金屬層)
211~216,351,352．．．連結溝槽
221~223,34,34a,34b,34c．．．溝槽
361,641．．．第一絕緣層
362,642．．．第二絕緣層
631,632,633,634．．．光阻層
圖1(a)為習知溝槽式肖特基二極體之橫截面示意圖，圖1(b)為其部分溝槽結構之俯視示意圖。
圖2(a)~(d)為本發明提出之肖特基二極體的部分溝槽與連結溝槽俯視示意圖。
圖3(a)~(c)為本發明提出之肖特基二極體的不同位置橫截面示意圖。
圖4(a)為習知肖特基二極體之電場分布示意圖，圖4(b)為本發明提出之肖特基二極體的電場分布示意圖。
圖5為本發明提出之肖特基二極體與習知肖特基二極體的電流-電壓曲線比較示意圖。
圖6(a)~(z)為本發明提出之肖特基二極體的製造流程示意圖。
依據前述之發明意旨，以下配合圖式說明本發明具體實施方式之例示。其中各圖式所揭示之元件結構僅為輔助說明之用，並不代表實際結構之尺寸或比例，亦非限定實際元件全部之組成。
對應於圖1(a)之習知肖特基二極體結構，圖1(b)相當於其終端區之溝槽部分的俯視圖，亦可將之理解為半導體裝置製造過程中使用的部分光罩圖案。本發明之一具體例為具有連結溝槽的半導體裝置之終端區，利用連結溝槽將習知溝槽式半導體裝置中之某些溝槽加以導通，其終端區部分的俯視圖可如圖2(a)~(d)所示。同樣地，圖2(a)~(d)亦可理解為溝槽部分之光罩圖案。圖2(a)~(d)與圖1(b)之差異在於增加不同配置之連結溝槽，其個別對應之元件，亦將隨該等連結溝槽配置之差異而有不同的電壓-電流特性。圖2(a)所對應的元件，其複數連結溝槽211用於導通終端區最內側之溝槽221與溝槽222；當各個溝槽與連結溝槽內填入導電材料之後，溝槽221、222與連結溝槽211內的導電材料電位將會相同。然而，連結溝槽亦可繼續向外延伸配置。如圖2(b)之圖案所示，進一步包含複數連結溝槽212，用以連結溝槽222與溝槽223；其中，連結溝槽211與連結溝槽212可對應設置於一直線上，亦可如圖2(b)所示不共線地交錯配置，二者相對位置的不同將對應產生半導體裝置內的不同電場分布，亦即不同的電流-電壓曲線。此外，連結溝槽亦可如圖2(c)所示採取分區配置。圖2(c)除了有相當於圖2(a)的複數連結溝槽211，用以連結最內側的兩個溝槽，更包含複數連結溝槽213、214、215、及216，使最外側的五個溝槽得以導通。圖2(d)則是以圖2(b)為基礎，進一步設置複數連結溝槽214、215、及216，以連結最外側的四個溝槽。換言之，圖2(c)、(d)所揭示之結構具有兩組溝槽，同組之溝槽相互導通，而不同組的溝槽並不會導通。換言之，填入導電材料之後，同組之溝槽將為等電位。基於相同的概念，亦可延伸出更多組溝槽的設計。
此處所謂「導通」，在溝槽結構製作上的意義，係使二個或二個以上的溝槽連接並相通；當溝槽中填入導電材料之後，其效果則是電性上的導通。然而，連結溝槽211~216之型式或尺寸並不以圖2(a)~(d)所示者為限，本領域具有通常知識者當可依元件效能之需求或製程條件限制，選擇合適的型式與尺寸。例如，圖2(a)~(d)中揭示之連結溝槽均與各複數溝槽垂直，或是與各複數溝槽彎曲處的切線垂直，然而這僅是本發明之例示，並非連結溝槽之結構特徵的限制。另一方面，使溝槽之間導通亦不限於使用連結溝槽，例如在圖1(a)的習知結構中，可將其第二罩幕層16開孔，並使金屬濺鍍層17亦填滿該等開孔，則部分溝槽中之多晶矽15也會藉由金屬濺鍍層17而導通。對半導體裝置領域具有通常知識者而言，本發明提出之連結溝槽可適用於各種具有溝槽之終端區的半導體裝置，例如肖特基二極體、金屬氧化物半導體場效電晶體(MOSFET)、雙極接面電晶體(BJT)、或絕緣閘雙極電晶體(IGBT)等。
以圖2(b)所示之溝槽結構為例，圖3揭示其所對應之肖特基二極體的橫截面結構。首先，圖3(a)相當於是圖2(b)沿線段A-A’之橫截面結構，由於線段A-A’位置所致，圖3(a)所顯示之溝槽部分與習知結構近似〔參見圖1(a)〕。然而，圖3(b)、圖3(c)則分別相當於是圖2(b)中沿線段B-B’、線段C-C’之橫截面結構。由圖3(b)可明顯看出連結溝槽沿線段B-B’導通溝槽221與222，而圖3(b)則可明顯看出連結溝槽沿線段B-B’導通222與223。
本發明之另一具體例為一肖特基二極體結構，如圖3(a)所示，其結構可區分為主動區31及終端區32，並包含半導體層33（可例如是較低摻雜濃度之磊晶層）及複數溝槽34，且主動區31及終端區32之交界位於其中一溝槽之側壁。參照圖3(b)及(c)，本發明此具體例中包含複數連結溝槽351及352，形成於半導體層33之表面且位於終端區32內，用於連接複數溝槽34之中的相鄰二溝槽。其中，圖3(b)之連結溝槽351對應於圖2(b)之連結溝槽211，圖3(c)之連結溝槽352對應於圖2(b)之連結溝槽212。第一絕緣層361係形成於複數溝槽34、複數連結溝槽351、352之至少部分表面、及終端區32中半導體層33未形成溝槽之表面。關於此處「部分表面」之描述請參考圖6(p)，係指在主動區的溝槽內，第一絕緣層641的最上緣低於半導體層61未形成溝槽之原始表面；換言之，第一絕緣層641並未完全覆蓋每個溝槽的所有表面。然而，此特徵僅為本發明之例示，可能依元件結構與製程特性而有變化，亦有可能第一絕緣層641完全覆蓋每個溝槽的所有表面。導電材料37則形成於複數溝槽34及複數連結溝槽351、352內，藉由複數連結溝槽351、352內所填充之導電材料37可使相鄰之二溝槽內的導電材料導通。請再參考圖6(p)，其中導電材料65係填滿溝槽中第一絕緣層641內部之空間。在習知技術中，導電材料是否填滿溝槽可能依元件結構與製程特性而有變化；例如當溝槽寬度（相對於深度）較大時，導電材料可能並未填滿第一絕緣層內部之空間，亦即導電材料中央凹陷程度太大，導致並未完全覆蓋溝槽底部之第一絕緣層。然而基於本發明之主旨，若導電材料未完全覆蓋溝槽底部之第一絕緣層，可能導致同一溝槽內的導電材料不導通，而連結溝槽也無法使相鄰之二溝槽導通。另外，在終端區32中，第二絕緣層362覆蓋第一絕緣層361上緣表面及導電材料37上緣之表面。在主動區31中，金屬矽化物層形成於半導體層33上緣之表面及導電材料37上緣之表面，亦可能形成於第一絕緣層361未接觸半導體層33及導電材料37而露出之表面（因比例較小，圖3(a)~(c)中均未繪示，請參考圖6(q)元件編號65）。金屬層38則覆蓋該金屬矽化物層表面及第二絕緣層362之部分表面，最外層並可覆蓋保護層39。
在圖3(a)~(c)、圖6(q)及前段說明揭示的結構中，金屬矽化物層係用於形成肖特基能障，亦可使用一肖特基金屬層替代之，其材料可例如為鋁或鉬；而金屬層38的功能則是作為接觸電極。然而，此僅為本發明關於肖特基能障之例示，若使用適當之材料（例如鋁），金屬層38可同時作為電極並形成肖特基能障。此時在主動區中不須金屬矽化物層或肖特基金屬層，金屬層38可直接形成於導電材料未接觸第一絕緣層之表面、第一絕緣層未接觸導電材料之表面、及半導體層未形成溝槽或連結溝槽之表面。
此外，在圖3(a)~(c)所示之本發明的具體例中，主動區中鄰接終端區之最內側溝槽為溝槽34a，亦即主動區內各溝槽之導電材料37藉由金屬層38與終端區之溝槽34a內的導電材料37電連接，又溝槽34a藉由連結溝槽351、352與溝槽34b、34c電連接，使得溝槽34a內導電材料之電位連帶溝槽34b、34c內導電材料之電位均相同。相對地，在圖3(a)~(c)所示的終端區結構中，溝槽34a、34b、34c以外的溝槽互不導通，其內之導電材料37則仍具有浮動之電位。
本發明提出之肖特基二極體結構，可藉由連結溝槽的設置而改變元件中之電場分布，具有改善電性之效果。圖4(a)、(b)揭示習知肖特基二極體與本發明之肖特基二極體的電場分布，可看出二者之差異。圖4(a)對應於習知之肖特基二極體結構，圖4(b)則是基於本發明主旨將終端區鄰近主動區的三個溝槽導通之結構。由圖4(a)與圖4(b)的對照可看出，習知結構的電場分布較為集中，而採用本發明提出之結構則可將電場分布向外延伸，使電場不至於過度集中於主動區。由於電場強度越集中，越容易產生電壓崩潰或擊穿之結果，因此本發明提出之結構可具有較高的耐壓性，亦即反向偏壓時具有較高的崩潰電壓。根據上述說明，圖5是本發明提出之肖特基二極體與習知肖特基二極體的電壓-電流曲線模擬比較。其中可看出，本發明之肖特基二極體確實具有顯著提高的崩潰電壓。本發明之主旨在於使傳統溝槽式半導體裝置中一部分或數部分的溝槽導通，藉此分散主動區的電場強度；而此特徵並不限於上述之溝槽式肖特基二極體，亦可適用於其他具有類似原理與結構之半導體裝置，例如二極體或電晶體等。
本發明之另一具體例為肖特基二極體的製造方法，其中各步驟形成之結構如圖6(a)~(z)所示，以下依序加以說明。其中，圖6(a)~(z)均為橫截面圖，該橫截面與圖3(a)（圖2(b)沿線段A-A’）之位置相同，故並未如圖3(b)或(c)可呈現出連結溝槽351、352之橫截面結構。然而，本領域具有通常知識者當可藉由對照圖2(a)~(d)揭示之溝槽結構俯視圖，充分瞭解並實施以下所述之內容。
如圖6(a)所示，首先在較高摻雜之矽基板（圖中未繪出）上形成較低摻雜濃度之磊晶層61，其材質可例如為N型之單晶矽，且其厚度需可供後續步驟形成溝槽結構，例如約為1~60微米(μm)。
如圖6(b)所示，於磊晶層61之上形成硬罩(hard mask)層62，硬罩層62之材料可例如是二氧化矽(SiO2)，其製作方式可採用例如熱氧化(thermal oxidation)或化學氣相沉積(Chemical vapor deposition)。硬罩幕層62之主要功能是在後續蝕刻溝槽時遮蔽非溝槽之區域，故其厚度取決於溝槽所需蝕刻深度，以及蝕刻過程中對磊晶層61與硬罩幕層62二種不同材料之蝕刻速率比。
為使硬罩幕層62形成所需之圖案，圖6(c)~(f)為使用光微影(photo lithography)及乾式蝕刻(dry etch)之流程，惟可採用之製程並不以此為限。首先在硬罩層62上塗布光阻(photo resist)層631〔圖6(c)〕；其次藉由曝光、顯影等步驟移除部分之光阻層631而形成所需之圖案〔圖6(d)〕；接著進行蝕刻，例如可採用乾式蝕刻，依據光阻層631之圖案在硬罩層62上形成實質相同之圖案〔圖6(e)〕；移除剩餘之光阻層631之後，即可得到圖6(f)所示圖案化之後的硬罩層62。參照前述之說明，本發明提出之肖特基二極體結構具有複數連結溝槽，故在形成圖6(d)結構的曝光步驟中，所使用之光罩圖案在終端區溝槽部分可如圖2(a)~(d)所示。以使用正光阻為例，圖2(a)~(d)中的溝槽結構即為光罩中的透光部分。
硬罩層62之圖案係用於在磊晶層61形成溝槽結構，如圖6(g)所示。此處使用之蝕刻製程可使用例如非等向性較佳的乾式蝕刻，在未受硬罩層62覆蓋之磊晶層61表面上形成溝槽後，再將剩餘之硬罩層62移除，即可得到如圖6(h)所示之具有溝槽結構的磊晶層61。溝槽結構的深度一般可例如約0.5~30微米。
磊晶層61在形成溝槽後，可藉由例如但不限於熱氧化或化學氣相沉積等方式，於其上形成第一絕緣層641。如圖6(i)所示，第一絕緣層641完整地覆蓋磊晶層61各溝槽的表面以及未形成溝槽之原始表面，其厚度可例如約0.08~1微米，通常溝槽深度越深則第一絕緣層641的厚度越大。與先前技術不同的是，此步驟形成之第一絕緣層641相當於同時形成圖1(a)中的閘極氧化層43及第一罩幕層A1。
形成第一絕緣層641後，接著在上述溝槽中形成多晶矽；此處可使用之材料並不以多晶矽為限，亦可使用鎢或其他導電材料。圖6(j)為使用化學氣相沉積方式在第一絕緣層641上形成多晶矽65，藉由化學氣相沉積的特性，多晶矽65可填滿溝槽並在基板整體上方形成一定厚度之膜層，此上方膜層之厚度通常取決於溝槽之寬度，溝槽越寬時需要的多晶矽65之上方膜層越厚。其次，利用乾式蝕刻對基板上方之多晶矽65進行反蝕刻(etch back)，除去上方之多晶矽膜層而使第一絕緣層641之上緣表面（亦即不在溝槽內表面之部分）露出，如圖6(k)所示。多晶矽65在溝槽中的填充程度取決於不同之製程與結構設計，圖6(k)中相當於多晶矽填滿第一絕緣層所包圍之空間。如前所述，由於本發明係以連結溝槽使終端區內的相鄰二溝槽導通。若溝槽較寬或較淺時，反蝕刻步驟可能將中央部分的多晶矽完全移除，而導致溝槽底部之第一絕緣層露出；此時，同一溝槽內的多晶矽本身即已非完全導通，形成連結溝槽亦無法使相鄰之二溝槽完全導通。因此，依據本發明之主旨，此處的反蝕刻步驟須保留多晶矽至少填滿溝槽底部，亦即完全覆蓋溝槽底部之第一絕緣層。
經過前述步驟處理後，繼續在基板上形成一第二絕緣層642，例如可使用化學氣相沉積方式形成二氧化矽層，如圖6(l)所示。
圖6(m)~(p)為移除部分第一絕緣層641及第二絕緣層之642步驟，用於形成主動區之開口。首先在第二絕緣層642上塗佈光阻層632〔圖6(m)〕，並經曝光及顯影等步驟後移除開口區域之光阻層632〔圖6(n)〕；其次藉由未移除之光阻層632作為遮罩，以蝕刻方式移除開口部分之第一絕緣層641與第二絕緣層642〔圖6(o)〕。其中，可採用例如乾式蝕刻或其他蝕刻方式。此外，圖6(o)亦揭示第一絕緣層641於溝槽內之部分並未被移除，故在主動區之溝槽內的第一絕緣層641即具有閘極氧化層之功能。移除剩餘之光阻層632後，截面之結構如圖6(p)所示。
完成圖6(p)之結構後，下一步是在元件主動區中形成一金屬矽化物(silicide)層66，如圖6(q)所示。首先在主動區形成一金屬層，例如可使用蒸鍍(evaporation)或濺鍍(sputtering)方式形成鎳或鈦膜，再經由熱退火(thermal annealing)過程使金屬與磊晶層61表面（未形成溝槽部分）及溝槽中的多晶矽65上緣表面反應，而在接面處形成金屬矽化物層66，金屬矽化物層66與磊晶層61之接面即形成肖特基能障(Schottky barrier)。然而在實際製程中，金屬矽化物層亦可能形成於第一絕緣層641未與多晶矽65或磊晶層61接觸之表面上。如前所述，金屬矽化物層66亦可使用一肖特基金屬層取代之，例如可形成一鋁膜或鉬膜使其至少覆蓋主動區。此外，也有可能省略此步驟，直接以後續步驟中金屬層67與磊晶層61之接面形成肖特基能障。
圖6(r)~(v)為形成金屬電極結構之步驟。首先在整個元件表面沉積一金屬層67〔圖6(r)〕，接著塗佈光阻層633〔圖6(s)〕，其次以曝光及顯影等方式移除光阻層633之外圍部分，使未移除之光阻層633覆蓋主動區及終端區〔圖6(t)〕，接著在光阻的遮蔽下對金屬層67進行蝕刻，亦即移除元件區域以外之金屬層67〔圖6(u)〕，最後移除剩餘之光阻層633〔圖6(v)〕。金屬層67如使用適當材料製作（例如鋁），可同時作為電極並形成肖特基能障，故可省略前述之金屬矽化層或肖特基金屬層。
最後，圖6(w)~(z)所示為形成保護層結構之步驟。首先在整個元件表面沉積一保護層68〔圖6(w)〕，可使用例如二氧化矽或氮化矽作為材料；接著塗佈光阻層634，並以曝光及顯影等方式在主動區上方形成開口〔圖6(x)〕；然後對保護層68進行蝕刻，移除主動區上方未被光阻覆蓋之保護層68使電極露出作為歐姆接觸之用〔圖6(y)〕；最後移除剩餘之光阻層634〔圖6(z)〕。至此，即完成本發明之一具體例的半導體裝置之基本結構。
以上所述之各具體例，僅為本發明實施方式之例示，並非窮盡列舉所有可能之變化。申請人主張之權利範圍如後述申請專利範圍所載，其中各請求項之文義及均等範圍均為本專利之權利範圍所涵蓋，前述發明說明或圖式之內容自不得作為解釋申請專利範圍之限制。
211,213,214,215,216．．．連結溝槽

Claims (13)

  1. 一種半導體裝置之終端區結構，包含：
    一半導體層；
    複數溝槽，形成於該半導體層之表面；
    一第一連結溝槽，形成於該半導體層之表面，用於連接該複數溝槽中相鄰之一第一溝槽及一第二溝槽；
    一第一絕緣層，形成於該複數溝槽之表面、該連結溝槽之表面、及該半導體層未形成該複數溝槽或該連結溝槽之表面；
    導電材料，形成於表面具有該第一絕緣層之該複數溝槽及該第一連結溝槽內，且該第一溝槽及該第二溝槽內之該導電材料藉由該第一連結溝槽內之該導電材料而導通；
    一第二絕緣層，至少覆蓋部分該第一絕緣層未接觸該導電材料之表面及部分該導電材料未接觸該第一絕緣層之表面；及
    一金屬層，至少覆蓋該第二絕緣層之部分表面。
  2. 如申請專利範圍第1項所述之半導體裝置之終端區結構，於該第一溝槽中，該第二絕緣層覆蓋部分該導電材料未與該第一絕緣層接觸之表面，且該金屬層覆蓋其他部分該導電材料未與該第一絕緣層接觸之表面。
  3. 如申請專利範圍第2項所述之半導體裝置之終端區結構，其中該金屬層所覆蓋之該其他部分該導電材料之表面更形成有一金屬矽化物層或一肖特基金屬層。
  4. 如申請專利範圍第1項所述之半導體裝置之終端區結構，其中該第一連結溝槽與該第一溝槽及該第二溝槽垂直，或與該第一溝槽之切線及該第二溝槽之切線垂直。
  5. 如申請專利範圍第1項所述之半導體裝置之終端區結構，更包含一第二連結溝槽，用於連接該複數溝槽中之該第二溝槽及一第三溝槽，該第三溝槽鄰次於該第二溝槽。
  6. 如申請專利範圍第5項所述之半導體裝置之終端區結構，其中該第二連結溝槽與該第一連結溝槽不共線。
  7. 如申請專利範圍第1項所述之半導體裝置之終端區結構，更包含一第二連結溝槽，用於連接該複數溝槽中相鄰之一第三溝槽及一第四溝槽。
  8. 如申請專利範圍第1項所述之半導體裝置之終端區結構，其中該半導體裝置為一肖特基二極體、一金屬氧化物半導體場效電晶體、一雙極接面電晶體、或一絕緣閘雙極電晶體。
  9. 一種半導體裝置，具有一主動區及一終端區，包含：
    一半導體層；
    複數溝槽，形成於該半導體層之表面；
    一連結溝槽，形成於該半導體層之表面且位於該終端區，用於連接該複數溝槽中相鄰之一第一溝槽及一第二溝槽；
    一第一絕緣層，形成於該主動區中該複數溝槽及該連結溝槽之部分表面，且其上緣低於該半導體層未形成該複數溝槽或該連結溝槽之表面，該第一絕緣層並形成於該終端區中該複數溝槽之表面、該連結溝槽之表面、及該半導體層未形成該複數溝槽或該連結溝槽之表面；
    導電材料，形成於表面具有該第一絕緣層之該複數溝槽及該連結溝槽內，且完全覆蓋該複數溝槽底部及該連結溝槽底部之第一絕緣層；
    一第二絕緣層，於該終端區中至少覆蓋部分該第一絕緣層未接觸該導電材料之表面及部分該導電材料未接觸該第一絕緣層之表面；及
    一金屬層，至少覆蓋該主動區與該第二絕緣層之部分表面。
  10. 一種肖特基二極體，具有一主動區及一終端區，包含：
    一半導體層；
    複數溝槽，形成於該半導體層之表面；
    一連結溝槽，形成於該半導體層之表面且位於該終端區，用於連接該複數溝槽中相鄰之一第一溝槽及一第二溝槽；
    一第一絕緣層，形成於該複數溝槽之至少部分表面、該連結溝槽之至少部分表面、及該終端區中該半導體層未形成該複數溝槽或該連結溝槽之表面；
    導電材料，形成於表面具有該第一絕緣層之該複數溝槽及該連結溝槽內，且該第一溝槽及該第二溝槽內之該導電材料藉由該連結溝槽內之該導電材料而導通；
    一第二絕緣層，於該終端區中至少覆蓋部分該第一絕緣層未接觸該導電材料之表面及部分該導電材料未接觸該第一絕緣層之表面；及
    一金屬層，至少覆蓋該主動區與該第二絕緣層之部分表面。
  11. 如申請專利範圍第10項所述之肖特基二極體，於該第一溝槽中，該第二絕緣層覆蓋部分該導電材料未與該第一絕緣層接觸之表面，且該金屬層覆蓋其他部分該導電材料未與該第一絕緣層接觸之表面。
  12. 如申請專利範圍第10項所述之肖特基二極體，其中該導電材料為多晶矽或鎢。
  13. 如申請專利範圍第10項所述之肖特基二極體，更包含一金屬矽化物層或一肖特基金屬層，至少形成於該主動區中該半導體層及該導電材料未接觸該第一絕緣層之表面。
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