TWI837700B - 合併PiN蕭特基(MPS)二極體與其製造方法 - Google Patents

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Abstract

本發明提供一種合併PiN蕭特基(MPS)二極體，包括基板、第一導電類型的第一磊晶層、第二導電類型的數個摻雜區、第一導電類型的第二磊晶層以及蕭特基金屬層。第一磊晶層設置於基板的第一表面。摻雜區設置於第一磊晶層的表面，其中摻雜區由第一部分和第二部分組成，第一部分是電性浮動的，且第二部分電性連接至頂部金屬。第二磊晶層設置於第一磊晶層的表面，其中有溝槽形成於第二磊晶層中，以暴露出摻雜區的第二部分。蕭特基金屬層共形沉積於第二磊晶層以及摻雜區中露出的第二部分上。

Description

合併PiN蕭特基(MPS)二極體與其製造方法
本發明是有關於一種寬能隙半導體整流元件，且特別是有關於一種合併PiN蕭特基(merged PiN Schottky，MPS)二極體與其製造方法。
一種矽半導體整流元件，包括具有 pn 接面的 PiN 二極體，以及在半導體層和金屬之間的載流子勢壘具有功函數差的蕭特基勢壘二極體(SBD)，它可以將輸入電流整流為輸出整流電流。在SBD中，JBS(Junction Barrier Schottky，接合障礙蕭特基)二極體設置在半導體層的表面，以緩和施加到半導體層和金屬之間的介面的電場。JBS包括具有與半導體層(例如n型)不同導電類型的摻雜區(例如p型)。還有一種MPS(Merged PiN Schottky，合併PiN蕭特基)二極體，其中p型區域與JBS的金屬之間的接觸設置為或接近歐姆連接，並在摻雜區和半導體層之間施加超過內建電位(Vbi)的電壓時，通過電導調製注入少數載流子，以降低電阻。
另一方面，碳化矽(SiC)等寬能隙半導體被期待作為下一代功率半導體裝置。與Si相比，寬能隙半導體具有能隙寬、高擊穿場強與熱導率高的優點。利用此寬能隙半導體的特性，可以實現在高溫下操作依然具有低損耗功率的半導體元件。
然而，JBS二極體由於所期望的大蕭特基接觸面積，而具有反向電流洩漏問題，且使正向電壓V F特性劣化。
本發明提供一種合併PiN蕭特基(MPS)二極體，以改善蕭特基接觸面積和正向電壓V F特性來減少漏電流。
本發明更提供一種合併PiN蕭特基(MPS)二極體的製造方法，在不增加漏電流下改善蕭特基接觸面積。
本發明的一種合併PiN蕭特基(MPS)二極體，包括基板、第一導電類型的第一磊晶層、第二導電類型的數個摻雜區、第一導電類型的第二磊晶層以及蕭特基金屬層。第一磊晶層設置於基板的第一表面。摻雜區設置於第一磊晶層的表面，其中摻雜區由第一部分和第二部分組成，第一部分是電性浮動的，且第二部分電性連接至頂部金屬。第二磊晶層設置於第一磊晶層的表面，其中溝槽形成於第二磊晶層中，以暴露出摻雜區的第二部分。蕭特基金屬層共形沉積於第二磊晶層以及摻雜區所露出的第二部分。
本發明的一種合併PiN蕭特基(MPS)二極體，包括基板、第一導電類型的第一磊晶層、第二導電類型的數個摻雜區、第一導電類型的第二磊晶層以及蕭特基金屬層。第一磊晶層設置於基板的第一表面。摻雜區設置於第一磊晶層的表面，其中摻雜區由第一部分和第二部分組成，第一部分是電性浮動的，且第二部分電性連接至頂部金屬。第二磊晶層設置於第一磊晶層的表面，其中溝槽形成於第二磊晶層中，以暴露出摻雜區的第二部分。蕭特基金屬層共形沉積於第二磊晶層以及摻雜區所露出的第二部分。
在本發明的一實施例中，上述的合併PiN蕭特基(MPS)二極體，其中第一部分和第二部分之間的間距為0.3μm至3μm。
在本發明的一實施例中，上述的合併PiN蕭特基(MPS)二極體，其中摻雜區的每個第二部分的寬度為0.3μm至2μm。
在本發明的一實施例中，上述的合併PiN蕭特基(MPS)二極體，其中第一導電型為n型，且第二導電型為p型。
在本發明的一實施例中，上述的合併PiN蕭特基(MPS)二極體，其中第一導電型為p型，且第二導電型為n型。
在本發明的一實施例中，上述的合併PiN蕭特基(MPS)二極體，其中基板為具有第一導電類型的SiC基板，其摻雜濃度為1E18/cm 3至2E20/cm 3。
在本發明的一實施例中，上述的合併PiN蕭特基(MPS)二極體，其中第一磊晶層的摻雜濃度為2E15/cm3至1E17/cm3。
在本發明的一實施例中，上述的合併PiN蕭特基(MPS)二極體，其中頂部金屬形成於蕭特基金屬層上並填充溝槽。
在本發明的一實施例中，上述的合併PiN蕭特基(MPS)二極體，還包括背面金屬，設置於基板的第二表面。
本發明的合併PiN蕭特基(MPS)二極體的製造方法，包括形成第一導電類型的第一磊晶層於基板的第一表面；形成第二導電類型的摻雜區於所述第一磊晶層的表面，其中所述摻雜區由第一部分和第二部分組成；形成所述第一導電類型的第二磊晶層於所述第一磊晶層的所述表面；形成數個溝槽於所述第二磊晶層中，以暴露出所述摻雜區的所述第二部分；以及共形沉積蕭特基金屬層於所述第二磊晶層以及所述摻雜區的所述第二部分。所述摻雜區的所述第一部分在所述第一與第二磊晶層中是電性浮動的，且所述摻雜區的所述第二部分電性連接至頂部金屬。
在本發明的一實施例中，上述的合併PiN蕭特基(MPS)二極體的製造方法，在共形沉積蕭特基金屬層之後，還包括形成頂部金屬於蕭特基金屬層上，以填充溝槽。
在本發明的一實施例中，上述的合併PiN蕭特基(MPS)二極體的製造方法，在形成頂部金屬之後，還包括形成背面金屬，設置於基板的第二表面，且第二表面相對於第一表面。
在本發明的一實施例中，上述的合併PiN蕭特基(MPS)二極體的製造方法，其中第一部分與第二部分沿垂直於溝槽的延伸方向交替排列。
在本發明的一實施例中，上述的合併PiN蕭特基(MPS)二極體的製造方法，其中第二磊晶層的摻雜濃度等於或高於第一磊晶層的摻雜濃度。
在本發明的一實施例中，上述的合併PiN蕭特基(MPS)二極體的製造方法，其中第二磊晶層的摻雜濃度為第一磊晶層的1.2～3倍。
基於上述，本發明提供環繞偏壓摻雜區的浮動摻雜區，並且浮動摻雜區和偏壓摻雜區的導電類型相同，因此在增加蕭特基接觸面積的情況下，浮動摻雜區可以減少漏電流。此外，由於浮動摻雜區的存在，空乏區不會出現，因為在浮動摻雜區中沒有電位差，正向電壓V F特性也將獲得改善。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
現將詳細地參考本發明的示範性實施例，示範性實施例的實例說明於附圖中。只要有可能，相同元件符號在圖式和描述中用來表示相同或相似部分。
本發明將通過以下實施例配合圖示說明之。然而，本發明可以以許多不同的形式來體現，並不應被解釋為限於本文所闡述的實施例。在附圖中，為清楚和具體的目的，各層和區域的大小和相對大小可能沒有按照準確的比例呈現。
圖1A是依照本發明的一實施例的一種合併PiN蕭特基二極體的剖面示意圖。
請參照圖1A，本實施例的合併PiN蕭特基二極體10至少包括基板100、第一導電類型的第一磊晶層102、第二導電類型的數個摻雜區104、第一導電類型的第二磊晶層106以及蕭特基金屬層108。在一實施例中，第一導電型為n型，且第二導電型為p型。在另一實施例中，第一導電型為p型，且第二導電型為n型。基板100可為高摻雜寬頻半導體基板，如具有第一導電類型的碳化矽(SiC)基板，其摻雜濃度為1E18/cm 3至2E20/cm 3。第一磊晶層102設置於基板100的第一表面100a，其中第一磊晶層102的寬度例如4μm至15μm，且第一磊晶層102的摻雜濃度例如2E15/cm 3至1E17/cm 3。
摻雜區104設置於第一磊晶層102的表面102a，其中摻雜區104由第一部分110 1和第二部分110 2組成，第一部分110 1是電性浮動的，且第二部分110 2電性連接(且加偏壓)至頂部金屬114。所謂「浮動」是指主體的一部分不與主體的另一部分連接，且因此「電性浮動」是指該部分不與其他部分、導電層、導線、內連線部分等電性連接。頂部金屬114形成於蕭特基金屬層108上。浮動的第一部分110 1可以防止來自基板100的電場流入第二磊晶層106。也就是說，第一部分110 1可以夾止電場，因此，即使蕭特基接觸面積變大，也可以通過浮動摻雜區來減少漏電流。此外，由於第一部分110 1的位置不存在空乏區，因此第一部分110 1處不存在電位差，所以提高了其電流密度，從而提高了正向電壓V F特性。
第二磊晶層106設置於第一磊晶層102的表面102a，其中第二磊晶層106的厚度例如0.3μm至2μm，且第二磊晶層106的摻雜濃度等於或高於第一磊晶層102的摻雜濃度。在一實施例中，第二磊晶層106的摻雜濃度略高於第一磊晶層102的摻雜濃度，以使下漂移層(即第一磊晶層102)獲得足夠高的反向阻斷電壓，而較高的漂移層(即第二磊晶層106)可以降低蕭特基接觸的蕭特基勢壘高度，從而導致本發明的較低的V F。舉例來說，第二磊晶層106的摻雜濃度為第一磊晶層102的1.2倍至3倍。第二磊晶層106的摻雜濃度例例如2.5E15/cm 3至2E17/cm 3。
在第二磊晶層106中，形成有數個溝槽112，以暴露出摻雜區104的第二部分110 2，且溝槽112基本上彼此平行。視工藝而定，摻雜區104的每一個第二部分110 2的寬度W例如0.3μm至2μm，第一部分110 1與第二部分110 2之間的間距S例如0.3μm至3μm，其為第一磊晶層102的摻雜濃度的函數。若第一磊晶層102的摻雜濃度為2E16/cm 3，間距S則為0.3μm（對600V元件而言）。若第一磊晶層102的摻雜濃度為1E15/cm 3，間距S則為3μm(對3300V元件而言)，以此類推。如圖1A所示，第一部分110 1與第二部分110 2沿垂直於溝槽112的延伸方向交替排列；然而，本發明不限於此。例如，摻雜區104的排列方式可以是兩個第二部分110 2與一個第一部分110 1交替排列，以此類推。
圖1B是圖1A的合併PiN蕭特基(MPS)二極體的上視示意圖，其中一些組件在圖1B中被省略，以使溝槽112、與摻雜區104的第一部分110 1和第二部分110 2、與頂部金屬114的位置關係更加清楚。顯然溝槽112直接位於摻雜區104的第二部分110 2上方，且第一部分110 1和第二部分110 2沿垂直於溝槽112的延伸方向交替排列。
請再次參照圖1A，蕭特基金屬層108共形沉積於第二磊晶層106以及摻雜區104所的暴露的第二部分110 2。具體而言，蕭特基金屬層108位於第二磊晶層106的頂部、溝槽112的側壁以及溝槽112的底部，且蕭特基金屬層108電性連接至摻雜區104的第二部分110 2。蕭特基金屬層108的材料包括耐火金屬矽化物或耐火金屬，其中耐火金屬例如是Ti、Ni、W或Mo；耐火金屬矽化物例如是矽化鈦、矽化鎳、矽化鎢或矽化鉬。溝槽112填充有頂部金屬114，其中頂部金屬114的材料例如是鋁或金。合併PiN蕭特基二極體10還包括設置在基板100的第二表面100b上的背面金屬116，其中背面金屬116的材料例如是金屬矽化物，如矽化鎳。
圖2A-2F是依照本發明的另一實施例的一種合併PiN蕭特基二極體的製造方法的步驟所繪示的剖面示意圖，其中使用上述實施例中的附圖標記來表示相同或相似的部件。相同部件的描述可以參閱上述實施例，在此不再贅述。
請參照圖2A，於基板100的第一表面100a形成第一導電類型的第一磊晶層102。基板100可為第一導電類型的高摻雜寬頻半導體基板，且第一磊晶層102的厚度和摻雜濃度可以參考上述實施例，在此不再贅述。在第一磊晶層102的表面102a上形成注入阻擋層200，再將其圖案化以供後續注入步驟，其中注入阻擋層200例如是SiO 2層或Si3N4層。
然後，請參照圖2B，經由第二導電類型的離子注入202，於第一磊晶層102的表面102a形成第二導電類型的摻雜區104，其中摻雜區104由第一部分110 1和第二部分110 2組成。在一個實施例中，第一部分110 1和第二部分110 2彼此平行；然而，本發明不限於此。 例如，第一部分110 1的形狀可以是正方形、圓形或矩形。
之後，請參照圖2C，將注入阻擋層200移除，並進行退火處理，以在第一磊晶層102的表面102a處(在摻雜區104和第一磊晶層102間)形成PN接面。然後在第一磊晶層102的表面102a上形成第一導電類型的第二磊晶層106，其中第二磊晶層106的摻雜濃度等於或高於第一磊晶層102的摻雜濃度。在一個實施例中，第二磊晶層106的摻雜濃度是第一磊晶層102的1.2倍至3倍。
然後，請參照圖2D，在第二磊晶層106上形成蝕刻阻擋層204，然後對其進行圖案化以用於後續蝕刻。通過使用蝕刻阻擋層204作為蝕刻掩模，在第二磊晶層106中形成溝槽112。溝槽112暴露出摻雜區104的第二部分110 2，其中第一部分110 1和第二部分110 2沿垂直於溝槽112的延伸方向交替排列，且第二部分110 2被第二磊晶層106所覆蓋。
請參照圖2E，蕭特基金屬層108共形沉積於第二磊晶層106以及摻雜區104的所述第二部分110 2，以同時形成歐姆接觸和蕭特基接觸。第一部分110 1是電性浮動的，且第二部分110 2電性連接至頂部金屬114。頂部金屬114可形成於蕭特基金屬層108上，以填充溝槽112。
之後，請參照圖2F，可在進行背面研磨後，於基板100的第二表面100b上設置背面金屬116，其中第二表面100b與第一表面100a相對。
以下為驗證本發明功效的模擬實驗，但本發明不限於以下描述。
＜模擬例1＞
模擬軟體：Victory process SIMULATOR 如同Silvaco軟體的元件模擬器，可以對元件級行為的複雜物理現象進行基於物理的元件模擬，以預測和瞭解元件性能。模擬結果為基於濃度為 2E16/cm 3的N型磊晶的SiC 合併 PN接面元件，其第一部分110 1和第二部分110 2之間的間距S假定為0.3μm，第二磊晶層106的N型磊晶濃度為4E16/cm 3，而第二部分110 2的寬度W也假設為0.2μm，此處，第二部分110 2的寬度W由PN接面面積比得出相應的表 1。
請參照圖3相比，圖3中省略了一些組件，以使溝槽112、蕭特基金屬層108、摻雜區104的第一部分110 1和第二部分110 2以及頂部金屬114之間的位置關係更加清楚。若間距S的總面積為X，且埋入的PN接面總面積為Y，則PN接面面積比等於100%×Y/(X+Y)。而IR漏電流隨PN接面面積比變化的模擬結果如下表1所示。
＜比較模擬例1＞
模擬條件與模擬例1相同，除了如圖4所示，其所有摻雜區與蕭特基金屬層電接觸。為了清楚說明摻雜區104、蕭特基金屬層108和頂部金屬114的位置關係，在圖4中省略了一些組件。如果摻雜區104之間的間距總面積為X，且摻雜區104的總面積為Y，則PN接面面積比等於100%×Y/(X+Y)。
IR漏電流隨PN接面面積比變化的模擬結果也顯示在下表1中。
表1
    PN接面面積比90% PN接面面積比75% PN接面面積比50% PN接面面積比25% PN接面面積比10%
在600V的IR漏電流 模擬例1 2.2 µA 2.3 µA 2.6 µA 3.5µA 4.5 µA
在600V的IR漏電流 比較模擬例1 2.2 µA 6.5 µA 14 µA 61.6 µA 84.2 µA
根據表1，比較模擬例1的IR漏電流顯著大於模擬例1的IR漏電流，尤其是當PN接面面積比變得更小時。
＜模擬例2＞
模擬軟體與模擬例1相同，電流@V F=1.5V隨PN接面面積比變化的模擬結果如下表2所示。
＜比較模擬例2＞
除了第二部分經由內連線部分與第一部分電性連接到金屬線之外，模擬條件與模擬例2相同。
電流@V F= 1.5 V隨PN接面面積比變化的模擬結果也請見下表2。
表2
    PN接面面積比90% PN接面面積比75% PN接面面積比50% PN接面面積比25% PN接面面積比10%
電流@V F= 1.5 V 模擬例2 5.8 A 9.6 A 13 A 17.4 A 21.2 A
電流@V F= 1.5 V 比較模擬例2 2.7 A 7.0 A 11.2 A 15.5 A 19.8 A
根據表2，比較模擬例2的電流@V F= 1.5 V時小於模擬例2。
綜上所述，由於本發明的合併PiN蕭特基二極體在漂移層中具有浮動摻雜區，因此即使蕭特基接觸面積變大，也可以減少漏電流，並由於浮動摻雜區的存在，正向電壓V F特性也可改善。此外，第二磊晶層的摻雜濃度可以低於第一磊晶層的摻雜濃度，以對於較高漂移層的低蕭特基勢壘高度的正向電壓V F特性進一步降低。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10:合併PiN蕭特基二極體 100:基板 100a:第一表面 100b:第二表面 102:第一磊晶層 102a:表面 104:摻雜區 106:第二磊晶層 108:蕭特基金屬層 110 1:第一部分 110 2:第二部分 112:溝槽 114:頂部金屬 116:背面金屬 200:注入阻擋層 202:離子注入 204:蝕刻阻擋層 S:間距 W:寬度
圖1A是依照本發明的一實施例的一種合併PiN蕭特基(MPS)二極體的剖面示意圖。 圖1B是圖1A的合併PiN蕭特基(MPS)二極體的上視示意圖。 圖2A-2F是依照本發明的另一實施例的一種合併PiN蕭特基二極體的製造方法的步驟所繪示的剖面示意圖。 圖3是依照模擬例1-2 中的 PN接面面積比的剖面示意圖。 圖4是依照比較模擬例1-2 中的 PN接面面積比的剖面示意圖。
10:合併PiN蕭特基二極體
100:基板
100a:第一表面
100b:第二表面
102:第一磊晶層
102a:表面
104:摻雜區
106:第二磊晶層
108:蕭特基金屬層
1101:第一部分
1102:第二部分
112:溝槽
114:頂部金屬
116:背面金屬
S:間距
W:寬度

Claims (18)

  1. 一種合併PiN蕭特基二極體，包括：基板，具有第一表面與相對所述第一表面的第二表面；第一導電類型的第一磊晶層，設置於所述基板的所述第一表面；第二導電類型的數個摻雜區，設置於所述第一磊晶層的表面，其中所述摻雜區由數個第一部分和數個第二部分組成，所述數個第一部分是電性浮動的，且所述數個第二部分電性連接至頂部金屬；所述第一導電類型的第二磊晶層，設置於所述第一磊晶層的所述表面，其中所述第二磊晶層中形成有數個溝槽，以暴露出所述摻雜區的所述數個第二部分；以及蕭特基金屬層，共形沉積於所述第二磊晶層以及所述摻雜區中的暴露的所述數個第二部分。
  2. 如請求項1所述的合併PiN蕭特基二極體，其中所述數個第一部分與所述數個第二部分沿垂直於所述溝槽的延伸方向交替排列。
  3. 如請求項2所述的合併PiN蕭特基二極體，其中所述第一部分和所述第二部分之間的間距為0.3μm至3μm。
  4. 如請求項1所述的合併PiN蕭特基二極體，其中所述摻雜區的每個所述第二部分的寬度為0.3μm至2μm。
  5. 如請求項1所述的合併PiN蕭特基二極體，其中所述第一導電型為n型，且所述第二導電型為p型。
  6. 如請求項1所述的合併PiN蕭特基二極體，其中所述第一導電型為p型，且所述第二導電型為n型。
  7. 如請求項1所述的合併PiN蕭特基二極體，其中所述基板為具有所述第一導電類型的SiC基板，其摻雜濃度為1E18/cm3至2E20/cm3。
  8. 如請求項1所述的合併PiN蕭特基二極體，其中所述第一磊晶層的摻雜濃度為2E15/cm3至1E17/cm3。
  9. 如請求項1所述的合併PiN蕭特基二極體，其中所述第二磊晶層的摻雜濃度等於或高於所述第一磊晶層的摻雜濃度。
  10. 如請求項1所述的合併PiN蕭特基二極體，其中所述第二磊晶層的摻雜濃度為所述第一磊晶層的1.2~3倍。
  11. 如請求項1所述的合併PiN蕭特基二極體，其中所述頂部金屬形成於所述蕭特基金屬層上並填充所述數個溝槽。
  12. 如請求項1所述的合併PiN蕭特基二極體，還包括背面金屬，設置於所述基板的所述第二表面。
  13. 一種合併PiN蕭特基二極體的製造方法，包括：形成第一導電類型的第一磊晶層於基板的第一表面；形成第二導電類型的數個摻雜區於所述第一磊晶層的表面，其中所述摻雜區由數個第一部分和數個第二部分組成；形成所述第一導電類型的第二磊晶層於所述第一磊晶層的所 述表面；形成數個溝槽於所述第二磊晶層中，以暴露出所述摻雜區的所述數個第二部分；以及共形沉積蕭特基金屬層於所述第二磊晶層以及所述摻雜區的所述數個第二部分，其中所述數個第一部分是電性浮動的，且所述數個第二部分電性連接至頂部金屬。
  14. 如請求項13所述的合併PiN蕭特基二極體的製造方法，其中所述數個第一部分與所述數個第二部分沿垂直於所述溝槽的延伸方向交替排列。
  15. 如請求項13所述的合併PiN蕭特基二極體的製造方法，其中所述第二磊晶層的摻雜濃度等於或高於所述第一磊晶層的摻雜濃度。
  16. 如請求項13所述的合併PiN蕭特基二極體的製造方法，其中所述第二磊晶層的摻雜濃度為所述第一磊晶層的1.2~3倍。
  17. 如請求項13所述的合併PiN蕭特基二極體的製造方法，其中在共形沉積所述蕭特基金屬層之後，還包括形成所述頂部金屬於所述蕭特基金屬層上，以填充所述數個溝槽。
  18. 如請求項17所述的合併PiN蕭特基二極體的製造方法，其中在形成所述頂部金屬之後，還包括形成背面金屬，設置於所述基板的第二表面，且所述第二表面相對於所述第一表面。
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