KR20160116294A - 쇼트키 다이오드 - Google Patents
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Abstract
기판, 상기 기판 상에 배치되는 드리프트층, 상기 활성영역 및 상기 주변영역의 경계 상에 배치되는 접합 마감층(junction termination layer), 상기 활성영역의 일부 및 상기 접합 마감층의 일부를 덮는 제 1 금속층, 및 상기 제 1 금속층 및 상기 활성영역을 덮는 제 2 금속층을 포함하는 쇼트키 다이오드를 제공하되, 상기 드리프트층은 활성영역(active region) 및 상기 활성영역 외각에 위치하는 주변영역(periphery)을 포함하고, 상기 제 1 금속층 및 상기 제 2 금속층은 상기 드리프트층과 접촉하여 쇼트키(schottky) 접합을 형성하고, 상기 제 1 금속층은 상기 제 2 금속층보다 더 높은 쇼트키 전위 장벽(schottky barrier height)을 가질 수 있다.
Description
본 발명은 다이오드에 관한 것으로, 상세하게는 쇼트키 다이오드에 관한 것이다.
쇼트키 다이오드(Schottky diode)는 반도체층과 접촉하는 금속에 의해 형성되는 반도체 디바이스로, 쇼트키 다이오드는 쇼트키 장벽(Schottky barrier)을 제공하고 금속층과 도핑된 반도체층 사이에 생성되는 금속-반도체 접합(metal-semiconductor junction)을 이용한다. 일반적으로, 쇼트키 다이오드는 순방향 바이어스에서는 용이하게 전류를 통과시키고, 역방향 바이어스에서는 전류를 차단함으로써, 전통적인 p-n 다이오드처럼 동작한다. 금속-반도체 접합에서 제공되는 쇼트키 장벽은 p-n 다이오드에 비해, 개선된 다이오드 스위칭 능력을 갖는 정류 접합부를 형성한다. 우선 쇼트키 장벽은 더 낮은 순방향 전압 강하(voltage drops)와 상관되는 더 낮은 장벽 높이를 가지며, 다수 캐리어의 이동으로 동작하므로 속도가 느린 소수 캐리어의 재결합 과정이 없다. 이에 따라, 쇼트키 다이오드는 p-n 다이오드에 비해 더 낮은 턴-온 전압들 및 더 빠른 스위칭 속도들을 갖는다. 쇼트키 다이오드는, 스위치 모드 파워 서플라이(switch-mode power supply: SMPS)와 같이, 스위칭 손실이 주요 에너지 소비원인 애플리케이션들에 이상적이다. 그러나 현재 쇼트키 다이오드는 비교적 낮은 역방향-바이어스 전압 정격들(voltage ratings) 및 높은 역방향-바이어스 누설 전류(leakage currents)를 나타내고 있다.
본 발명이 해결하고자 하는 과제는 역방향 저지 특성이 향상된 쇼트키 다이오드를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 쇼트키 다이오드는 기판, 상기 기판 상에 배치되는 드리프트층, 상기 활성영역 및 상기 주변영역의 경계 상에 배치되는 접합 마감층(junction termination layer), 상기 활성영역의 일부 및 상기 접합 마감층의 일부를 덮는 제 1 금속층, 및 상기 제 1 금속층 및 상기 활성영역을 덮는 제 2 금속층을 포함할 수 있다. 상기 드리프트층은 활성영역(active region) 및 상기 활성영역 외각에 위치하는 주변영역(periphery)을 포함할 수 있다. 상기 제 1 금속층 및 상기 제 2 금속층은 상기 드리프트층과 접촉하여 쇼트키(schottky) 접합을 형성할 수 있다. 상기 제 1 금속층은 상기 제 2 금속층보다 더 높은 쇼트키 전위 장벽(schottky barrier height)을 가질 수 있다.
일 실시예에 따르면, 상기 기판, 상기 드리프트층 및 상기 접합 마감층은 실리콘 카바이드(SiC)를 포함할 수 있다.
일 실시예에 따르면, 상기 활성영역 상에 상호 이격되어 배치되는 복수의 도전층들을 포함할 수 있다. 상기 제 2 금속층은 상기 제 1 금속층, 상기 활성영역 및 상기 도전층들을 덮을 수 있다.
일 시시예에 따르면, 상기 도전층들은 상기 드리프트층과 다른 도전형을 가질 수 있다.
일 실시예에 따르면, 상기 도전층들은 제 1 부분 및 상기 제 1 부분 상에 배치되는 제 2 부분을 포함할 수 있다. 상기 제 2 부분은 상기 제 1 부분보다 도펀트 농도가 더 높을 수 있다.
일 실시예에 따르면, 상기 도전층들 및 상기 활성영역의 일부를 덮는 제 3 금속층을 더 포함할 수 있다. 상기 제 2 금속층은 상기 제 1 금속층, 상기 활성영역 및 상기 제 3 금속층을 덮을 수 있다.
일 실시예에 따르면, 상기 제 3 금속층은 상기 제 1 금속층을 구성하는 물질과 동일한 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 접합 마감층은 상기 드리프트층과 다른 도전형을 가질 수 있다.
일 실시예에 따르면, 상기 접합 마감층은 제 1 접합 마감층 및 상기 제 1 접합 마감층 상에 배치되는 제 2 접합 마감층을 포함할 수 있다. 상기 제 2 접합 마감층은 상기 제 1 접합 마감층보다 도펀트 농도가 더 높을 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 다른 실시예들에 따른 쇼트키 다이오드는 기판, 상기 기판 상에 배치되는 드리프트층, 상기 활성영역 및 상기 주변영역의 경계 상에 배치되는 접합 마감층(junction termination layer), 상기 활성영역의 일부 및 상기 접합 마감층의 일부를 덮는 제 1 금속층, 및 상기 드리프트층의 상면 및 상기 제 1 금속층과 접하고, 상호 이격되어 배치되는 복수의 제 2 금속층을 포함할 수 있다. 상기 드리프트층은 상기 기판 방향으로 연장되는 트렌치들을 갖는 활성영역(active region) 및 상기 활성영역 외각에 위치하는 주변영역(periphery)을 포함할 수 있다. 상기 제 1 금속층 및 상기 제 2 금속층은 상기 드리프트층과 접촉하여 쇼트키(schottky) 접합을 형성할 수 있다. 상기 제 1 금속층은 상기 제 2 금속층보다 더 높은 쇼트키 전위 장벽(schottky barrier height)을 가질 수 있다.
일 실시예에 따르면, 상기 제 1 금속층은 상기 접합 마감층, 상기 활성영역 및 제 2 금속층의 표면 형상(surface morphology)를 따라 도포될 수 있다.
일 실시예에 따르면, 상기 드리프트층의 상면 및 상기 제 1 금속층과 접하는 도전층들을 더 포함할 수 있다. 상기 도전층들은 상기 제 2 금속층들 사이에 배치될 수 있다.
일 실시예에 따르면, 상기 트렌치들의 측벽은 상기 트렌치들의 바닥면에 대하여 50 내지 90도의 경사를 가질 수 있다.
일 실시예에 따르면, 상기 도전층들은 상기 드리프트층과 다른 도전형을 가질 수 있다.
일 실시예에 따르면, 상기 도전층들은 제 1 부분 및 상기 제 1 부분 상에 배치되는 제 2 부분을 포함할 수 있다. 상기 제 2 부분은 상기 제 1 부분보다 도펀트 농도가 더 높을 수 있다.
본 발명의 실시예들에 따른 쇼트키 다이오드는 제 2 금속층 및 드리프트층 간의 쇼트키 접합의 일단에 제 2 금속층보다 쇼트키 전위 장벽이 높은 제 1 금속층을 배치한다. 따라서, 쇼트키 접합 일단의 전위 장벽이 증가하며, 역방향의 바이어스가 인가되는 경우 쇼트키 접합의 일단에 집중되는 전계에 의한 누설전류의 발생을 현저하게 줄일 수 있다. 또한, 순방향의 바이어스가 인가되는 경우 낮은 쇼트키 전위 장벽을 갖는 제 2 금속층과 드리프트층이 형성하는 접합을 통해 전류가 흐르게 된다. 즉, 본 발명에 따른 쇼트키 다이오드는 부분적으로 전위 장벽을 높게 형성하여, 순방향 전류특성을 저해하지 않고 소자의 역방향 저지특성을 향상시킬 수 있다.
또한, 본 발명의 실시예들에 따른 쇼트키 다이오드의 제조 방법은 고온이온주입 공정과 이온 주입 불순물(dopant)를 활성화시키기 위한 고온 열처리 공정이 필요하지 않아, 이온주입에 의한 충격과 소자의 계면 결함을 최소화할 수 있다.
도 1은 본 발명의 실시예들에 따른 쇼트키 다이오드를 설명하기 위한 단면도이다.
도 2a 내지 도 2d는 본 발명의 실시예들에 따른 쇼트키 다이오드의 변형예들을 설명하기 위한 단면도들이다.
도 3은 본 발명의 실시예들에 따른 쇼트키 다이오드의 제조 방법을 설명하기 위한 순서도이다.
도 4 내지 도 9는 본 발명의 실시예들에 따른 쇼트키 다이오드의 제조 방법을 설명하기 위한 단면도들이다.
도 10 내지 12는 본 발명의 다른 실시예들에 따른 쇼트키 다이오드를 설명하기 위한 단면도이다.
도 2a 내지 도 2d는 본 발명의 실시예들에 따른 쇼트키 다이오드의 변형예들을 설명하기 위한 단면도들이다.
도 3은 본 발명의 실시예들에 따른 쇼트키 다이오드의 제조 방법을 설명하기 위한 순서도이다.
도 4 내지 도 9는 본 발명의 실시예들에 따른 쇼트키 다이오드의 제조 방법을 설명하기 위한 단면도들이다.
도 10 내지 12는 본 발명의 다른 실시예들에 따른 쇼트키 다이오드를 설명하기 위한 단면도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은, 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 당해 기술분야에서 통상의 기술을 가진 자는 본 발명의 개념이 어떤 적합한 환경에서 수행될 수 있다는 것을 이해할 것이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)' 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
본 명세서에서 어떤 면(또는 층)이 다른 면(또는 층) 또는 기판상에 있다고 언급되는 경우에 그것은 다른 면(또는 층) 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 면(또는 층)이 개재될 수도 있다.
본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 다양한 영역, 면들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 면들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 면(또는 층)을 다른 영역 또는 면(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에서의 제 1 면으로 언급된 면이 다른 실시예에서는 제 2 면으로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예들도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 쇼트키 다이오드를 설명하기 위한 단면도이다. 일 실시예에서는 수직적(vertical) 실리콘 카바이드 쇼트키 다이오드(SiC schottky diode)를 예로 설명하지만, 본 발명의 원리가 이에 한정되는 것은 아니다.
도 1을 참조하여, 기판(10)이 제공될 수 있다. 기판(10)은 실리콘 카바이드(SiC)를 포함할 수 있다. 기판(10)은 n형의 도전형을 갖도록 불순물로 도핑될 수 있다. 예를 들어, 기판(10)에 질소(N) 또는 인(P)이 도핑될 수 있다. 이때, 기판(10)에 불순물이 도핑되는 농도는 11018 내지 11020cm-3일 수 있다.
기판(10) 상에 드리프트층(20)이 배치될 수 있다. 드리프트층(20)은 실리콘 카바이드(SiC)를 포함할 수 있다. 드리프트층(20)은 n형의 도전형을 갖도록 불순물로 도핑될 수 있다. 예를 들어, 드리프트층(20)에 질소(N) 또는 인(P)이 도핑될 수 있다. 드리프트층(20)에 불순물이 도핑되는 농도는 기판(10)에 비해 낮을 수 있다. 예를 들어, 드리프트층(20)의 도핑 농도는 11013cm-3 내지 11017cm-3일 수 있다. 드리프트층(20)은 활성영역(21, active region) 및 주변영역(22, periphery)을 포함할 수 있다. 상세하게는, 드리프트층(20)은 중심부의 활성영역(21), 및 활성영역(21)으로부터 측방향으로 연장되어 이를 평면적으로 둘러싸는 주변영역(22)을 포함할 수 있다.
드리프트층(20) 상에 접합 마감층(30, junction termination layer)이 배치될 수 있다. 상세하게는, 접합 마감층(30)은 활성영역(21)과 주변영역(22)의 경계 상에 배치될 수 있다. 이때, 접합 마감층(30)은 활성영역(21)의 일부만 덮을 수 있으며, 이로 인해 활성영역(21)의 상면의 일부는 노출될 수 있다. 또한, 접합 마감층(30)은 주변영역(22)의 일부 또는 전체를 덮을 수 있다. 접합 마감층(30)은 실리콘 카바이드(SiC)를 포함할 수 있다. 접합 마감층(30)은 p형의 도전형을 갖도록 불순물로 도핑될 수 있다. 예를 들어, 접합 마감층(30)에 알루미늄(Al) 또는 붕소(B)가 도핑될 수 있다. 이때, 접합 마감층(30)에 불순물이 도핑되는 농도는 11015cm-3 내지 11019cm-3일 수 있다. 접합 마감층(30)은 활성영역(21)의 끝단에 집중되는 전계를 줄이는 역할을 할 수 있다. 예를 들어, 접합 마감층(30)은 접합 마감 확장(junction termination extension) 또는 FGR(floating guard ring)일 수 있다.
접합 마감층(30) 및 주변영역(22) 상에 절연층(40, dielectric layer)이 배치될 수 있다. 상세하게는, 절연층(40)은 접합 마감층(30)의 일부 및 주변영역(22)을 덮을 수 있다. 절연층(40)은 실리콘 산화물(SiO2)을 포함할 수 있다. 절연층(40)은 주변영역(22)으로의 전류를 차단하여 소자를 안정화하기 위해 제공될 수 있다. 다른 실시예에 따르면, 절연층(40)은 필요에 따라 제공되지 않을 수도 있다.
활성영역(21) 및 접합 마감층(30) 상에 제 1 금속층(51)이 배치될 수 있다. 상세하게는, 제 1 금속층(51)은 활성영역(21) 및 접합 마감층(30)의 경계 상에 배치되어, 활성영역(21)의 일부 및 접합 마감층(30)의 일부를 덮을 수 있다. 제 1 금속층(51)은 드리프트층(20)의 활성영역(21)과 접촉하여 쇼트키 접합을 형성할 수 있다. 제 1 금속층(51)은 높은 쇼트키 전위 장벽(schottky barrier height)을 갖는 금속을 포함할 수 있다. 예를 들어, 제 1 금속층(51)은 니켈(Ni), 금(Au) 또는 백금(Pt)을 포함할 수 있다. 제 1 금속층(51)은 활성영역(21) 및 접합 마감층(30)의 경계에 부분적으로 전위 장벽을 높게 형성하여, 활성영역(21) 및 접합 마감층(30)의 경계에 집중되는 전계에 의한 누설 전류(leakage)를 방지할 수 있다.
활성영역(21) 및 제 1 금속층(51) 상에 제 2 금속층(52)이 배치될 수 있다. 제 2 금속층(52)은 드리프트층(20)의 활성영역(21)과 접촉하여 쇼트키 접합을 형성할 수 있다. 제 2 금속층(52)은 낮은 쇼트키 전위 장벽을 갖는 금속을 포함할 수 있다. 예를 들어, 제 2 금속층(52)은 티타늄(Ti), 알루미늄(Al), 니오븀(Nb) 또는 탄탈륨(Ta)을 포함할 수 있다.
드리프트층(20)과 대향하는 기판(10)의 일면 상에 오믹 컨택층(60)이 배치될 수 있다. 오믹 컨택층(60)은 기판(10)과 접촉하여 오믹 접합(ohmic junction)을 형성하여, 소자의 음극(cathode) 역할을 할 수 있다.
본 발명의 실시예들에 따른 쇼트키 다이오드는 서지 전류(surge current)에 대한 보호특성을 향상하기 위한 p-n 접합을 더 포함할 수 있다. 설명의 편의를 위하여 도 1의 실시예와 다른 점을 위주로 설명하며, 생략된 부분은 본 발명의 일 실시예에 따른다. 도 2a 내지 도 2d는 본 발명의 실시예들에 따른 쇼트키 다이오드의 변형예들을 설명하기 위한 단면도들이다.
도 2a를 참조하여, 드리프트층(20)의 활성영역(21) 상에 적어도 하나의 도전층(70)이 배치될 수 있다. 도전층들(70)은 섬 형상을 가질 수 있다. 예를 들어, 도전층들(70)은 활성영역(21) 상에 평면적으로 상호 이격되어 배치될 수 있다. 도전층들(70)은 실리콘 카바이드(SiC)를 포함할 수 있다. 도전층들(70)은 드리프트층(20)과 다른 도전형을 가질 수 있다. 예를 들어, 도전층들(70)에 알루미늄(Al) 또는 붕소(B)가 도핑될 수 있다. 이때, 도전층들(70)에 불순물이 도핑되는 농도는 11015cm-3 내지 11019cm-3일 수 있다. 도전층들(70)은 드리프트층(20)의 활성영역(21)과 접촉하여 p-n 접합을 형성할 수 있다. p-n 접합은 쇼트키(schottky) 접합에 비해 고전류에서 전압특성이 낮을 수 있다. 이로 인해, 소자에 서지 전류가 흐를 경우, p-n 접합은 소자에 인가되는 전계를 낮추어 소자를 보호할 수 있다. 제 1 금속층(51), 활성영역(21) 및 도전층(70) 상에 제 2 금속층(52)이 배치될 수 있다. 제 2 금속층(52)은 드리프트층(20)의 활성영역(21)과 접촉하여 쇼트키 접합을 형성할 수 있다.
다른 실시예에 따르면, 도전층들 상에 제 3 금속층들을 더 포함할 수 있다. 도 2b를 참조하면, 제 3 금속층(53)은 활성영역(21)의 일부 및 도전층(70)을 덮을 수 있다. 제 3 금속층(53)은 높은 쇼트키 전위 장벽(schottky barrier height)을 갖는 금속을 포함할 수 있다. 제 3 금속층(53)은 제 1 금속층(51)과 동일한 물질을 포함할 수 있다. 예를 들어, 제 3 금속층(53)은 니켈(Ni), 금(Au) 또는 백금(Pt)을 포함할 수 있다. 제 3 금속층(53)은 활성영역(21) 및 도전층(70)의 경계에 부분적으로 전위 장벽을 높게 형성하여, 활성영역(21) 및 도전층(70)의 경계에 집중되는 전계에 의한 누설 전류(leakage)를 방지할 수 있다.
또 다른 실시예에 따르면, 도전층들(70) 및 접합 마감층(30) 각각은 다른 농도로 도핑된 영역들을 포함할 수 있다. 도 2c 및 도 2d를 참조하면, 도전층들(70)은 제 1 부분(71), 및 제 1 부분(71) 상에 배치되는 제 2 부분(72)을 가질 수 있다. 이때, 제 2 부분(72)의 도펀트 농도는 제 1 부분(71)보다 높을 수 있다. 예를 들어, 제 1 부분(71)에 불순물이 도핑되는 농도는 11015cm-3 내지 11018cm-3일 수 있다. 예를 들어, 제 2 부분(72)에 불순물이 도핑되는 농도는 11018cm-3 내지 51019cm-3일 수 있다. 제 1 부분(71)은 드리프트층(20)의 활성영역(21)과 접촉하여 p-n 접합을 형성할 수 있다. 제 2 부분(72)은 제 2 금속층(52) 또는 제 3 금속층(53)과 접촉하여 오믹 접합(ohmic junction)을 형성할 수 있다. 제 2 부분(72)의 오믹 접합을 통해 도전층(70)은 제 2 금속층(52) 또는 제 3 금속층(53)과의 접촉특성을 향상시킬 수 있다.
또는, 도 2c 및 도 2d에 도시된 바와 같이, 접합 마감층(30)은 제 3 부분(31), 및 상기 제 3 부분(31) 상에 배치되는 제 4 부분(32)을 포함할 수 있다. 이때, 제 4 부분(32)의 도펀트 농도는 제 3 부분(31)보다 높을 수 있다. 예를 들어, 제 3 부분(31)에 불순물이 도핑되는 농도는 11015cm-3 내지 11018cm-3일 수 있다. 예를 들어, 제 4 부분(32)에 불순물이 도핑되는 농도는 11018cm-3 내지 51019cm-3일 수 있다. 제 3 부분(31)은 드리프트층(20)의 활성영역(21)과 접촉하여 p-n 접합을 형성할 수 있다.
쇼트키 다이오드는 소자에 역방향의 바이어스가 인가되는 경우, 제 2 금속층 및 드리프트층이 형성하는 쇼트키 접합의 일단에 전계가 집중될 수 있다. 이때, 캐리어들은 집중된 전계에 의해 쇼트키 전위 장벽을 통과하거나 터널링에 의해 누설전류가 발생할 수 있다.
본 발명의 실시예들에 따른 쇼트키 다이오드는 제 2 금속층 및 드리프트층이 형성하는 쇼트키 접합의 일단에 제 2 금속층보다 쇼트키 전위 장벽이 높은 제 1 금속층을 배치한다. 따라서, 쇼트키 접합 일단의 전위 장벽이 증가하며, 역방향의 바이어스가 인가되는 경우 쇼트키 접합의 일단에 집중되는 전계에 의한 누설전류의 발생을 현저하게 줄일 수 있다. 또한, 순방향의 바이어스가 인가되는 경우 낮은 쇼트키 전위 장벽을 갖는 제 2 금속층과 드리프트층이 형성하는 접합을 통해 전류가 흐르게 된다. 즉, 본 발명에 따른 쇼트키 다이오드는 부분적으로 전위 장벽을 높게 형성하여, 순방향 전류특성을 저해하지 않고 소자의 역방향 저지특성을 향상시킬 수 있다.
이하 본 발명의 실시예들에 따른 쇼트키 다이오드의 제조 방법에 대해 설명한다. 도 3은 본 발명의 실시예들에 따른 쇼트키 다이오드의 제조 방법을 설명하기 위한 순서도이다. 도 4 내지 도 9는 본 발명의 실시예들에 따른 쇼트키 다이오드의 제조 방법을 설명하기 위한 단면도들이다.
도 3 및 도 4를 참조하여, 기판(10) 상에 드리프트층(20) 및 에피층(35)을 순차적으로 증착할 수 있다(S10). 예를 들어, 드리프트층(20) 및 에피층(35)의 증착은 연속적인 에피 성장(epitaxial growth) 공정을 통해 수행될 수 있다. 기판(10), 드리프트층(20) 및 에피층(35)은 실리콘 카바이드(SiC)를 포함하는 반도체 물질일 수 있다. 기판(10)은 n+ 도전형을 가질 수 있다. 예를 들어, 기판(10)은 n형 불순물(일 예로, 질소(N)또는 인(P))이 11019cm-3의 농도로 도핑될 수 있다. 드리프트층(20)은 n-도전형을 가질 수 있다. 예를 들어, 드리프트층(20)은 n형 불순물(일 예로, 질소(N)또는 인(P))이 11013cm-3 내지 11017cm-3의 농도로 도핑될 수 있다. 에피층(35)은 p도전형을 가질 수 있다. 예를 들어, 에피층(35)은 p형 불순물(일 예로, 알루미늄(Al) 또는 붕소(B))이 11015cm-3 내지 11019cm-3의 농도로 도핑될 수 있다.
도 3 및 도 5를 참조하여, 에피층(35)이 패터닝될 수 있다(S20). 에피층(35)은 관통되어 식각될 수 있으며, 이를 통해 드리프트층(20) 상면의 일부가 노출될 수 있다. 상세하게는, 에피층(35)은 드리프트층(20) 상면의 중심부 및 외각부가 노출되도록 식각될 수 있다. 식각공정을 거친 에피층(35)은 접합 마감층(30)일 수 있다. 다른 실시예에 따르면, 도시하지는 않았지만, 에피층(35)을 식각하여 접합 마감층(30) 및 도전층(도 2a의 70)이 형성될 수도 있다. 즉, 도전층(70)은 접합 마감층(30)과 동시에 형성되며, 동일한 물질을 포함할 수 있다.
도 6 및 도 7을 참조하여, 드리프트층(20) 및 접합 마감층(30) 상에 절연층(40)을 형성할 수 있다. 상세하게는, 드리프트층(20) 및 접합 마감층(30) 상에 절연물질(45)을 도포한 후, 절연물질(45)을 패터닝하여 절연층(40)이 형성될 수 있다. 예를 들어, 절연물질(45)의 패터닝은 포토 리소그래피(photo lithography) 공정을 통해 수행될 수 있다. 절연물질(45)의 패터닝에 의해 드리프트층(20)의 중심부 및 접합 마감층(30)의 일부가 노출될 수 있다. 이때, 노출되는 드리프트층(20)의 중심부는 소자의 활성영역으로 정의될 수 있다. 절연물질(45)은 실리콘 산화물(SiO2)를 포함할 수 있다. 드리프트층(20)과 대향하는 기판(10)의 일면 상에 오믹 컨택층(60)을 증착할 수 있다.
도 3, 도 8을 참조하여, 노출된 드리프트층(20)의 상면의 일부 및 접합 마감층(30) 상에 제 1 금속층(51)을 증착할 수 있다(S30). 상세하게는, 노출된 드리프트층(20)의 상면 및 접합 마감층(30) 상에 제 1 금속을 증착할 수 있다. 상기 증착된 제 1 금속은 쇼트키 전위 장벽(schottky barrier height)가 큰 금속일 수 있다. 예를 들어, 제 1 금속은 니켈(Ni), 금(Au) 또는 백금(Pt)을 포함할 수 있다. 이후, 증착된 제 1 금속을 패터닝하여 드리프트층(20)의 상면의 일부를 노출시킬 수 있다. 이때, 증착된 제 1 금속의 패터닝은 포토 리소그래피(photo lithography)와 식각(etching) 공정을 통해 수행되거나, 금속 리프트 오프(lift-off) 공정을 통해 수행될 수 있다.
도 3 및 도 9를 참조하여, 노출된 드리프트층(20)의 상면 및 제 1 금속층(51) 상에 제 2 금속층(52)을 증착할 수 있다(S40). 상세하게는, 노출된 드리프트층(20)의 상면 및 제 1 금속층(51) 상에 제 2 금속을 증착한 후, 증착된 제 2 금속을 패터닝할 수 있다. 이때, 제 2 금속의 패터닝은 포토 리소그래피(photo lithography)와 식각(etching) 공정을 통해 수행되거나, 금속 리프트 오프(lift-off) 공정을 통해 수행될 수 있다. 제 2 금속은 쇼트키 전위 장벽(schottky barrier height)이 제 1 금속보다 낮은 금속일 수 있다. 예를 들어, 제 2 금속은 티타늄(Ti), 알루미늄(Al), 니오븀(Nb) 또는 탄탈륨(Ta)을 포함할 수 있다.
본 발명의 실시예들에 따른 쇼트키 다이오드는 연속적인 에피 성장(epitaxial growth) 공정을 통해 반도체 물질들을 적층하여 형성될 수 있다. 또한, 접합 마감층과 쇼트키 접합 사이의 역방향 저지특성을 향상시키기 위하여, 고온 주입공정에 의한 도핑 영역을 이용하지 않는다. 따라서, 본 발명의 쇼트키 다이오드의 제조 방법은 고온이온주입 공정과 이온 주입 불순물(dopant)를 활성화시키기 위한 고온열처리공정이 필요하지 않아, 이온주입에 의한 충격과 소자의 계면 결함을 최소화할 수 있다.
다른 실시예에 따르면, 쇼트키 다이오드는 드리프트층의 활성영역에 트렌치들과 상기 트렌치들 사이에 서로 이격된 복수의 도전층들을 포함할 수도 있다. 즉, 쇼트키 다이오드는 TSBD(trench schottky barrier diode)일 수 있다. 도 10 내지 도 12는 본 발명의 다른 실시예들에 따른 쇼트키 다이오드를 설명하기 위한 단면도이다. 설명의 편의를 위하여 도 1의 실시와 다른 점을 위주로 설명하며, 생략된 부분은 본 발명의 일 실시예에 따른다.
도 10을 참조하면, 기판이 제공될 수 있다. 기판(10)은 실리콘 카바이드(SiC)를 포함할 수 있다. 기판(10)은 n형의 도전형을 갖도록 불순물로 도핑될 수 있다.
기판(10) 상에 드리프트층(20)이 배치될 수 있다. 드리프트층(20)은 실리콘 카바이드(SiC)를 포함할 수 있다. 드리프트층(20)은 n형의 도전형을 갖도록 불순물로 도핑될 수 있다. 예를 들어, 드리프트층(20)에 질소(N) 또는 인(P)이 도핑될 수 있다. 드리프트층(20)의 도펀트 농도는 기판의 도펀트 농도에 비해 낮을 수 있다. 드리프트층(20)은 중심부의 활성영역(21), 및 활성영역(21)으로부터 측방향으로 연장되어 이를 평면적으로 둘러싸는 주변영역(22)을 포함할 수 있다. 활성영역(21)은 그의 상부에 트랜치들(t)은 포함할 수 있다. 트랜치들(t)은 활성영역(21)의 상면으로부터 기판(10)을 향하여 형성될 수 있다. 트랜치들(t)은 상호 이격되어 있으며 트랜치들(t)의 이격 거리는 일정할 수 있다. 트랜치(t)의 측면은 드리프트층(20)의 상면에 대하여 50 내지 90도의 경사를 가질 수 있다.
드리프트층(20) 상에 접합 마감층(30, junction termination layer)이 배치될 수 있다. 상세하게는, 접합 마감층(30)은 활성영역(21)과 주변영역(22)의 경계 상에 배치될 수 있다. 이때, 접합 마감층(30)은 활성영역(21)의 일부만 덮을 수 있으며, 이로 인해 활성영역(21)의 상면의 일부는 노출될 수 있다. 또한, 접합 마감층(30)은 주변영역(22)의 일부 또는 전체를 덮을 수 있다. 접합 마감층(30)은 실리콘 카바이드(SiC)를 포함할 수 있다. 접합 마감층(30)은 p형의 도전형을 갖도록 불순물로 도핑될 수 있다. 예를 들어, 접합 마감층(30)에 알루미늄(Al) 또는 붕소(B)가 도핑될 수 있다. 접합 마감층(30)은 활성영역(21)의 끝단에 집중되는 전계를 줄이는 역할을 할 수 있다. 예를 들어, 접합 마감층(30)은 접합 마감 확장(junction termination extension) 또는 FGR(floating guard ring)일 수 있다.
접합 마감층(30) 및 주변영역(22) 상에 절연층(40, dielectric layer)이 배치될 수 있다. 상세하게는, 절연층(40)은 접합 마감층(30)의 일부 및 주변영역(22)을 덮을 수 있다. 절연층(40)은 실리콘 산화물(SiO2)을 포함할 수 있다.
제 2 금속층(52)이 활성영역(21) 상에 배치될 수 있다. 상세하게는, 제 2 금속층(52)은 활성영역(21)의 상면을 덮되, 트랜치(t) 내에는 배치되지 않을 수 있다. 제 2 금속층(52)은 드리프트층(20)의 활성영역(21)과 접촉하여 쇼트키 접합을 형성할 수 있다. 제 2 금속층(52)은 낮은 쇼트키 전위 장벽을 갖는 금속을 포함할 수 있다. 예를 들어, 제 2 금속층(52)은 티타늄(Ti), 알루미늄(Al), 니오븀(Nb) 또는 탄탈륨(Ta)을 포함할 수 있다. 제 2 금속층(52)은 복수로 제공되거나, 또는 하나만 제공될 수도 있다.
제 1 금속층(51)이 활성영역(21), 제 2 금속층(52) 및 접합 마감층(30) 상에 배치될 수 있다. 상세하게는, 제 1 금속층(51)은 접합 마감층(30)의 일부, 활성영역(21)의 상면, 활성영역(21)의 트랜치(t)의 표면, 활성영역(21)의 도전층들(70)의 측면과 상면 및 제 2 금속층(52)을 덮을 수 있다. 즉, 제 1 금속층(51)은 접합 마감층(30), 활성영역(21) 및 제 2 금속층(52)의 표면 형상(surface morphology)를 따라 도포될 수 있다. 제 1 금속층(51)은 드리프트층(20)의 활성영역(21)과 접촉하여 쇼트키 접합을 형성할 수 있다. 제 1 금속층(51)은 높은 쇼트키 전위 장벽(schottky barrier height)을 갖는 금속을 포함할 수 있다. 예를 들어, 제 1 금속층(51)은 니켈(Ni), 금(Au) 또는 백금(Pt)을 포함할 수 있다. 제 1 금속층(51)은 활성영역(21) 및 접합 마감층(30)의 경계, 및 활성영역(21)과 제 2 금속층(52)이 이루는 접합의 끝단에 부분적으로 전위 장벽을 높게 형성하여, 누설 전류(leakage)를 방지할 수 있다.
드리프트층(20)과 대향하는 기판(10)의 일면 상에 오믹 컨택층(60)이 배치될 수 있다. 오믹 컨택층(60)은 기판과 접촉하여 오믹 접합(ohmic junction)을 형성하여, 소자의 음극(cathode) 역할을 할 수 있다.
다른 실시에에 따르면, 도전층들(70)이 활성영역(21) 상에 배치될 수 있다. 상세하게는, 도전층들(70)은 활성영역(21)의 상면을 덮되, 트랜치(t) 내에는 배치되지 않을 수 있다. 도전층들(70)은 섬 형상을 가질 수 있다. 예를 들어, 도전층들(70)은 활성영역(21) 상에 평면적으로 상호 이격되어 배치될 수 있다. 이때, 도전층들(70)이 배치되는 위치는 제 2 금속층들(52)의 사이일 수 있다. 즉, 평면적으로, 도전층들(70)과 제 2 금속층들(52)은 교번하여 배치될 수 있다. 도전층(70)은 접합 마감층(30)과 동일한 물질을 포함할 수 있다. 예를 들어, 도전층들(70)은 실리콘 카바이드(SiC)를 포함할 수 있다. 도전층들(70)은 드리프트층(20)과 다른 도전형을 가질 수 있다. 도전층들(70)은 드리프트층(20)의 활성영역(21)과 접촉하여 p-n 접합을 형성할 수 있다. p-n 접합은 쇼트키(schottky) 접합에 비해 고전류에서 전압특성이 낮을 수 있다. 이로 인해, 소자에 서지 전류가 흐를 경우, p-n 접합은 소자에 인가되는 전계를 낮추어 소자를 보호할 수 있다.
또 다른 실시예에 따르면, 도전층들(70) 및 접합 마감층(30) 각각은 다른 농도로 도핑된 영역들을 포함할 수 있다. 도 11을 참조하면, 도전층들(70)은 제 1 부분(71), 및 제 1 부분(71) 상에 배치되는 제 2 부분(72)을 가질 수 있다. 이때, 제 2 부분(72)의 도펀트 농도는 제 1 부분(71)보다 높을 수 있다. 제 1 부분(71)은 드리프트층(20)의 활성영역(21)과 접촉하여 p-n 접합을 형성할 수 있다. 제 2 부분(72)은 제 2 금속층(52) 또는 제 3 금속층(53)과 접촉하여 오믹 접합(ohmic junction)을 형성할 수 있다. 제 2 부분(72)의 오믹 접합을 통해 도전층(70)은 제 2 금속층(52) 또는 제 3 금속층(53)과의 접촉특성을 향상시킬 수 있다.
또는, 접합 마감층(30)은, 도 12에 도시된 바와 같이, 접합 마감층(30)은 제 3 부분(31), 및 상기 제 3 부분(31) 상에 배치되는 제 4 부분(32)을 포함할 수 있다. 이때, 제 4 부분(32)의 도펀트 농도는 제 3 부분(31)보다 높을 수 있다. 제 3 부분(31)은 드리프트층(20)의 활성영역(21)과 접촉하여 p-n 접합을 형성할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 기판
20: 할성층
21: 활성영역 22: 주변영역
30: 접합 마감층 40: 절연층
51: 제 1 금속층 52: 제 2 금속층
60: 오믹 컨택층 70: 도전층
21: 활성영역 22: 주변영역
30: 접합 마감층 40: 절연층
51: 제 1 금속층 52: 제 2 금속층
60: 오믹 컨택층 70: 도전층
Claims (15)
- 기판;
상기 기판 상에 배치되는 드리프트층, 상기 드리프트층은 활성영역(active region) 및 상기 활성영역 외각에 위치하는 주변영역(periphery)을 포함하고;
상기 활성영역 및 상기 주변영역의 경계 상에 배치되는 접합 마감층(junction termination layer);
상기 활성영역의 일부 및 상기 접합 마감층의 일부를 덮는 제 1 금속층; 및
상기 제 1 금속층 및 상기 활성영역을 덮는 제 2 금속층을 포함하되,
상기 제 1 금속층 및 상기 제 2 금속층은 상기 드리프트층과 접촉하여 쇼트키(schottky) 접합을 형성하고,
상기 제 1 금속층은 상기 제 2 금속층보다 더 높은 쇼트키 전위 장벽(schottky barrier height)을 갖는 쇼트키 다이오드. - 제 1 항에 있어서,
상기 기판, 상기 드리프트층 및 상기 접합 마감층은 실리콘 카바이드(SiC)를 포함하는 쇼트키 다이오드. - 제 1 항에 있어서,
상기 활성영역 상에 상호 이격되어 배치되는 복수의 도전층들을 포함하되,
상기 제 2 금속층은 상기 제 1 금속층, 상기 활성영역 및 상기 도전층들을 덮는 쇼트키 다이오드. - 제 3 항에 있어서,
상기 도전층들은 상기 드리프트층과 다른 도전형을 갖는 쇼트키 다이오드. - 제 3 항에 있어서,
상기 도전층들은 제 1 부분 및 상기 제 1 부분 상에 배치되는 제 2 부분을 포함하되,
상기 제 2 부분은 상기 제 1 부분보다 도펀트 농도가 더 높은 쇼트키 다이오드. - 제 3 항에 있어서,
상기 도전층들 및 상기 활성영역의 일부를 덮는 제 3 금속층을 더 포함하되,
상기 제 2 금속층은 상기 제 1 금속층, 상기 활성영역 및 상기 제 3 금속층을 덮는 쇼트키 다이오드. - 제 6 항에 있어서,
상기 제 3 금속층은 상기 제 1 금속층을 구성하는 물질과 동일한 물질을 포함하는 쇼트키 다이오드. - 제 1 항에 있어서,
상기 접합 마감층은 상기 드리프트층과 다른 도전형을 갖는 쇼트키 다이오드. - 제 8 항에 있어서,
상기 접합 마감층은 제 1 접합 마감층 및 상기 제 1 접합 마감층 상에 배치되는 제 2 접합 마감층을 포함하되,
상기 제 2 접합 마감층은 상기 제 1 접합 마감층보다 도펀트 농도가 더 높은 쇼트키 다이오드.
- 기판;
상기 기판 상에 배치되는 드리프트층, 상기 드리프트층은 상기 기판 방향으로 연장되는 트렌치들을 갖는 활성영역(active region) 및 상기 활성영역 외각에 위치하는 주변영역(periphery)을 포함하고;
상기 활성영역 및 상기 주변영역의 경계 상에 배치되는 접합 마감층(junction termination layer);
상기 활성영역의 일부 및 상기 접합 마감층의 일부를 덮는 제 1 금속층; 및
상기 드리프트층의 상면 및 상기 제 1 금속층과 접하고, 상호 이격되어 배치되는 복수의 제 2 금속층을 포함하되,
상기 제 1 금속층 및 상기 제 2 금속층은 상기 드리프트층과 접촉하여 쇼트키(schottky) 접합을 형성하고,
상기 제 1 금속층은 상기 제 2 금속층보다 더 높은 쇼트키 전위 장벽(schottky barrier height)을 갖는 쇼트키 다이오드. - 제 10 항에 있어서,
상기 제 1 금속층은 상기 접합 마감층, 상기 활성영역 및 제 2 금속층의 표면 형상(surface morphology)를 따라 도포되는 쇼트키 다이오드. - 제 10 항에 있어서,
상기 드리프트층의 상면 및 상기 제 1 금속층과 접하는 도전층들을 더 포함하되,
상기 도전층들은 상기 제 2 금속층들 사이에 배치되는 쇼트키 다이오드. - 제 10 항에 있어서,
상기 트렌치들의 측벽은 상기 트렌치들의 바닥면에 대하여 50 내지 90도의 경사를 갖는 쇼트키 다이오드. - 제 13 항에 있어서,
상기 도전층들은 상기 드리프트층과 다른 도전형을 갖는 쇼트키 다이오드. - 제 14 항에 있어서,
상기 도전층들은 제 1 부분 및 상기 제 1 부분 상에 배치되는 제 2 부분을 포함하되,
상기 제 2 부분은 상기 제 1 부분보다 도펀트 농도가 더 높은 쇼트키 다이오드.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US15/080,338 US20160284872A1 (en) | 2015-03-26 | 2016-03-24 | Schottky diode |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150042666 | 2015-03-26 | ||
| KR20150042666 | 2015-03-26 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20160116294A true KR20160116294A (ko) | 2016-10-07 |
Family
ID=57145510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020160018592A KR20160116294A (ko) | 2015-03-26 | 2016-02-17 | 쇼트키 다이오드 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20160116294A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113851527A (zh) * | 2021-09-24 | 2021-12-28 | 中山大学 | 一种基于超薄异质结的半通孔肖特基二极管及其制备方法 |
-
2016
- 2016-02-17 KR KR1020160018592A patent/KR20160116294A/ko unknown
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113851527A (zh) * | 2021-09-24 | 2021-12-28 | 中山大学 | 一种基于超薄异质结的半通孔肖特基二极管及其制备方法 |
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