KR20150078454A - 쇼트키 배리어 다이오드 및 그 제조 방법 - Google Patents

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KR20150078454A
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천대환
홍경국
이종석
박정희
정영균
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현대자동차주식회사
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Abstract

본 발명의 일 실시예에 따른 쇼트키 배리어 다이오드는 n+ 형 탄화 규소 기판의 제1면에 배치되어 있는 n- 형 에피층, 상기 n- 형 에피층 위에 배치되어 있는 n 형 에피층, 상기 n- 형 에피층 내에 배치되어 있는 복수 개의 p+ 영역, 상기 n 형 에피층를 관통하고, 상기 각 p+ 영역에 형성되어 있는 트렌치, 상기 n 형 에피층 위 및 상기 트렌치 내에 배치되어 있는 쇼트키 전극, 그리고 상기 n+ 형 탄화 규소 기판의 제2면에 배치되어 있는 오믹 전극을 포함하고, 상기 쇼트키 전극은 제1 쇼트키 전극과 상기 제1 쇼트키 전극으로부터 돌출된 제2 쇼트키 전극을 포함하고, 상기 제1 쇼트키 전극은 상기 n 형 에피층 위에 배치되어 있고, 상기 제2 쇼트키 전극은 상기 트렌치 내에 배치되어 있다.

Description

쇼트키 배리어 다이오드 및 그 제조 방법{SCHOTTKY BARRIER DIODE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 탄화 규소(SiC, 실리콘 카바이드)를 포함하는 쇼트키 배리어 다이오드 및 그 제조 방법에 관한 것이다.
쇼트키 배리어 다이오드(schottky barrier diode, SBD)는 일반적인 PN 다이오드와 달리 PN 접합을 이용하지 않고, 금속과 반도체가 접합된 쇼트키 접합을 이용하는 것으로, 빠른 스위칭 특성을 나타내며, PN 다이오드 보다 낮은 턴 온 전압 특성을 갖는다.
일반적인 쇼트키 배리어 다이오드는 누설 전류의 저감 특성을 향상시키기 위하여 쇼트키 접합부의 하단에 p+ 영역이 형성된 접합 장벽 쇼트키(junction barrier schottky, JBS)의 구조를 적용하여 역전압 인가 시 확산된 PN 다이오드 공핍층의 중첩에 의해 누설 전류가 차단되고 항복 전압이 향상되는 효과를 얻고 있다.
하지만, 쇼트키 접합부에 p+ 영역이 존재함으로써, 순방향의 전류 경로가 되는 쇼트키 전극과 n- 에피층 또는 n- 드리프트 층과의 접촉 면적이 좁아져 저항치가 증가하고, 순 방향 전압 인가 시 쇼트키 배리어 다이오드의 온(on) 저항이 증가되는 문제가 있다.
본 발명이 해결하고자 하는 과제는 쇼트키 배리어 다이오드에서, 쇼트키 접합 면적을 크게 하여 순방향 전압 인가 시 온 저항을 낮추는 것이다.
본 발명의 일 실시예에 따른 쇼트키 배리어 다이오드는 n+ 형 탄화 규소 기판의 제1면에 배치되어 있는 n- 형 에피층, 상기 n- 형 에피층 위에 배치되어 있는 n 형 에피층, 상기 n- 형 에피층 내에 배치되어 있는 복수 개의 p+ 영역, 상기 n 형 에피층를 관통하고, 상기 각 p+ 영역에 형성되어 있는 트렌치, 상기 n 형 에피층 위 및 상기 트렌치 내에 배치되어 있는 쇼트키 전극, 그리고 상기 n+ 형 탄화 규소 기판의 제2면에 배치되어 있는 오믹 전극을 포함하고, 상기 쇼트키 전극은 제1 쇼트키 전극과 상기 제1 쇼트키 전극으로부터 돌출된 제2 쇼트키 전극을 포함하고, 상기 제1 쇼트키 전극은 상기 n 형 에피층 위에 배치되어 있고, 상기 제2 쇼트키 전극은 상기 트렌치 내에 배치되어 있다.
상기 트렌치는 상기 p+ 영역에 위치하는 제1 측면과 상기 n 형 에피층에 위치하는 제2 측면을 포함할 수 있다.
상기 제1 쇼트키 전극은 상기 n 형 에피층의 상부면과 접촉되어 있을 수 있다.
상기 제2 쇼트키 전극의 측면은 상기 트렌치의 상기 제1 측면 및 상기 제2 측면에 접촉되어 있고, 상기 제2 쇼트키 전극의 하부면은 상기 p+ 영역에 접촉되어 있을 수 있다.
상기 n 형 에피층의 도핑 농도는 상기 n- 형 에피층의 도핑 농도보다 더 높을 수 있다.
본 발명의 일 실시예에 따른 쇼트키 배리어 다이오드의 제조 방법은 n+ 형 탄화 규소 기판의 제1면에 n- 형 에피층 및 n 형 에피층을 차례로 형성하는 단계, 상기 n 형 에피층 위에 버퍼층을 배치하고, 상기 버퍼층을 마스크로 하여 상기 n- 형 에피층 및 상기 n 형 에피층을 식각하여 복수 개의 트렌치를 형성하는 단계, 상기 버퍼층을 마스크로 하여 상기 트렌치 내에 p+ 이온을 주입하여 상기 트렌치의 하부 및 측면 일부에 p+ 영역을 형성하는 단계, 그리고 상기 버퍼층을 제거한 다음, 상기 트렌치 내 및 상기 n 형 에피층 위에 쇼트키 전극을 형성하고, 상기 n+ 형 탄화 규소 기판의 제2면에 오믹 전극을 형성하는 단계를 포함하고, 상기 쇼트키 전극은 제1 쇼트키 전극과 상기 제1 쇼트키 전극으로부터 돌출된 제2 쇼트키 전극을 포함하고, 상기 제1 쇼트키 전극은 상기 n 형 에피층 위에 형성되고, 상기 제2 쇼트키 전극은 상기 트렌치 내에 형성된다.
상기 n- 형 에피층 및 상기 n 형 에피층 식각 시, SF6, NF3 및 Cl2 가스 중 적어도 어느 하나를 사용하여 식각할 수 있다.
상기 버퍼층은 산화 규소(SiO2) 또는 질화 규소(SiNx)로 형성할 수 있다.
본 발명의 다른 실시예에 따른 쇼트키 배리어 다이오드의 제조 방법은 n+ 형 탄화 규소 기판의 제1면에 n- 형 에피층을 형성하는 단계, 상기 n- 형 에피층에 p+ 이온을 주입하여 복수 개의 예비 p+ 영역을 형성하는 단계, 상기 예비 p+ 영역 및 상기 n- 형 에피층 위에 n 형 에피층을 형성하는 단계, 상기 n 형 에피층 위에 버퍼층을 배치하고, 상기 버퍼층을 마스크로 하여 상기 n- 형 에피층 및 상기 각 예비 p+ 영역을 식각하여 트렌치 및 p+ 영역을 형성하는 단계, 그리고 상기 버퍼층을 제거한 다음, 상기 트렌치 내 및 상기 n 형 에피층 위에 쇼트키 전극을 형성하고, 상기 n+ 형 탄화 규소 기판의 제2면에 오믹 전극을 형성하는 단계를 포함하고, 상기 쇼트키 전극은 제1 쇼트키 전극과 상기 제1 쇼트키 전극으로부터 돌출된 제2 쇼트키 전극을 포함하고, 상기 제1 쇼트키 전극은 상기 n 형 에피층 위에 형성되고, 상기 제2 쇼트키 전극은 상기 트렌치 내에 형성된다.
상기 예비 p+ 영역 및 상기 n 형 에피층 식각 시, SF6, NF3 및 Cl2 가스 중 적어도 어느 하나를 사용하여 식각할 수 있다.
이와 같이 본 발명의 한 실시예에 따르면, n 형 에피층 및 n- 형 에피층에 트렌치를 형성하고, 트렌치 내 및 n 형 에피층 위에 쇼트키 전극이 배치됨에 따라, 쇼트키 접합 면적을 크게 하여 순방향 전압 인가 시 온 저항을 크게 감소 시킬 수 있다.
이에 따라, 쇼트키 배리어 다이오드의 전류 밀도를 향상 시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 쇼트키 배리어 다이오드의 단면도 이다.
도 2는 본 실시예에 따른 쇼트키 배리어 다이오드와 비교예에 따른 쇼트키 배리어 다이오드의 온 상태에서의 전압-전류 곡선을 나타낸 그래프이다.
도 3 내지 도 5는 본 발명의 일 실시예에 따른 쇼트키 배리어 다이오드의 제조 방법을 순서대로 도시한 도면이다.
도 6 내지 도 10은 본 발명의 다른 실시예에 따른 쇼트키 배리어 다이오드의 제조 방법을 순서대로 도시한 도면이다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 1은 본 발명의 일 실시예에 따른 쇼트키 배리어 다이오드의 단면도이다.
도 1을 참고하면, 본 실시예에 따른 쇼트키 배리어 다이오드는 n+ 형 탄화 규소 기판(100)의 제1면에 n- 형 에피층(200)이 배치되어 있고, n- 형 에피층(200) 위에 n 형 에피층(300)이 배치되어 있다. n 형 에피층(300)의 도핑 농도는 n- 형 에피층(200)의 도핑 농도보다 높다. 또한, n- 형 에피층(200) 내에는 복수 개의 p+ 영역(400)이 배치되어 있다.
n 형 에피층(300) 및 각 p+ 영역(400)에는 트렌치(350)가 형성되어 있다. 트렌치(350)는 n 형 에피층(300)을 관통하고, p+ 영역(400)의 일부에 형성되어 있다. 즉, p+ 영역(400)은 각 트렌치(350)의 아래에 배치되어 있다. 여기서, 트렌치(350)는 p+ 영역(400)에 위치하는 제1 측면(351)과 n 형 에피층(300)에 위치하는 제2 측면(352)를 포함한다.
p+ 영역(400) 및 n 형 에피층(300) 위에 쇼트키 전극(500)이 배치되어 있다. n+ 형 탄화 규소 기판(100)의 제2면에 오믹 전극(600)이 배치되어 있다.
쇼트키 전극(500) 전극은 제1 쇼트키 전극(510)과 제1 쇼트키 전극(510)으로부터 돌출된 제2 쇼트키 전극(520)을 포함한다.
제1 쇼트키 전극(510)은 n 형 에피층(300) 위에 배치되어 n 형 에피층(300)의 상부면과 접촉한다. 제2 쇼트키 전극(520)은 트렌치(350) 내에 배치되어 있다. 이에, 제2 쇼트키 전극(520)의 하부면은 p+ 영역(400)에 접촉하고, 제2 쇼트키 전극(520)의 측면은 트렌치(350)의 제1 측면(351) 및 제2 측면(352)에 접촉한다.
즉, 제1 쇼트키 전극(510)이 n 형 에피층(300)의 상부면과 접촉하고, 제2 쇼트키 전극(520)이 n 형 에피층(300)에 위치하는 트렌치(350)의 제2 측면(352)과 접촉하므로, 종래에 비해 쇼트키 접합 면적이 증가하게 된다.
이에 따라, 순방향 전압 인가 시 온 저항을 크게 감소 시켜, 쇼트키 배리어 다이오드의 전류 밀도를 향상 시킬 수 있다.
또한, 역 바이어스 인가 시 p+ 영역(400) 사이에 공핍층이 형성되어 누설 전류가 감소된다.
그러면, 도 2를 참고하여 본 실시예에 따른 쇼트키 배리어 다이오드와 비교예에 따른 쇼트키 배리어 다이오드의 특성에 대해 설명한다.
도 2는 본 실시예에 따른 쇼트키 배리어 다이오드와 비교예에 따른 쇼트키 배리어 다이오드의 온 상태에서의 전압(Voltage)-전류(Current) 곡선을 나타낸 그래프이다.
도 2에서 비교예에 따른 쇼트키 배리어 다이오드는 트렌치 없이, 쇼트키 전극이 n- 에피층의 상부면에만 접촉하는 구조이다.
도 2를 참고하면, 본 실시예에 따른 쇼트키 배리어 다이오드의 온 저항(Ron)이 비교예에 따른 쇼트키 배리어 다이오드의 온 저항(Ron)보다 감소되었음을 알 수 있다. 즉, 본 실시예에 따른 쇼트키 배리어 다이오드는 비교예에 따른 쇼트키 배리어 다이오드에 비해 온 저항이 감소되었으므로, 쇼트키 배리어 다이오드의 전류 밀도를 향상시킬 수 있고, 이에 따라 쇼트키 배리어 다이오드의 면적을 줄일 수 있다. 따라서, 단위 웨이퍼 당 쇼트키 배리어 다이오드의 수율 향상을 통해 원가를 절감시킬 수 있다.
그러면, 도 3 내지 도 5 및 도 1을 참고하여, 본 발명의 일 실시예에 따른 쇼트키 배리어 다이오드의 제조 방법에 대해 상세하게 설명한다.
도 3 내지 도 5는 본 발명의 일 실시예에 따른 쇼트키 배리어 다이오드의 제조 방법을 순서대로 도시한 도면이다.
도 3을 참고하면, n+ 형 탄화 규소 기판(100)을 준비하고, n+ 형 탄화 규소 기판(100)의 제1면에 제1 에피택셜 성장으로 n- 형 에피층(200)을 형성하고, n- 형 에피층(200) 위에 제2 에피택셜 성장으로 n 형 에피층(300)을 형성한다. n 형 에피층(300)의 도핑 농도는 n- 형 에피층(200)의 도핑 농도보다 높다. 여기서, n 형 에피층(300)은 에피택셜 성장이 아닌, n- 형 에피층(200)에 n 이온을 주입하여 형성할 수도 있다.
도 4를 참고하면, n 형 에피층(300) 위에 투과부(710)를 포함하는 버퍼층(700)을 배치한 다음, 버퍼층(700)을 마스크로 하여, n- 형 에피층(200) 및 n 형 에피층(300)을 식각하여 복수 개의 트렌치(350)를 형성한다. 버퍼층(700)은 탄화 규소와 식각 선택비가 좋은 산화 규소(SiO2) 또는 질화 규소(SiNx)로 형성한다. 여기서, n- 형 에피층(200) 및 n 형 에피층(300)의 식각은 SF6, NF3 및 Cl2 가스 중 적어도 어느 하나를 사용하여 실시한다.
식각은 챔버 내에서 진행하는데, 압력은 30mT 이상, 식각 가스의 양은 30sccm 이상, 소스 파워(source power)는 300W, 바이어스 파워(bias power)는 200W 이하에서 진행한다.
트렌치(350)는 n 형 에피층(300)을 관통하고, n- 형 에피층(200)의 일부에 형성된다. 이에, 트렌치(350)는 n- 형 에피층(200)에 위치하는 제1 측면(351)과 n 형 에피층(300)에 위치하는 제2 측면(352)를 포함한다.
도 5를 참고하면, 버퍼층(700)를 마스크로 하여 각 트렌치(350)에 p+ 이온을 주입하여 p+ 영역(400)을 형성한다. p+ 이온은 트렌치(350) 하부 및 측면의 n- 형 에피층(200)에 주입되어 p+ 영역(400) 형성된다. 이에, 트렌치(350)의 제1 측면(351)은 p+ 영역(400)에 위치한다.
도 1을 참고하면, 버퍼층(700)을 제거한 후, n 형 에피층(300) 위 및 트렌치(350) 내에 쇼트키 전극(500)을 형성하고, n+형 탄화 규소 기판(100)의 제2면에 오믹 전극(600)을 형성한다.
쇼트키 전극(500) 전극은 제1 쇼트키 전극(510)과 제1 쇼트키 전극(510)으로부터 돌출된 제2 쇼트키 전극(520)을 포함한다. 제1 쇼트키 전극(510)은 n 형 에피층(300) 위에 형성되고, 제2 쇼트키 전극(520)은 트렌치(350) 내에 형성된다.
그러면, 도 6 내지 도 10을 참고하여, 본 발명의 다른 실시예에 따른 쇼트키 배리어 다이오드의 제조 방법에 대해 설명한다.
도 6 내지 도 10은 본 발명의 다른 실시예에 따른 쇼트키 배리어 다이오드의 제조 방법을 순서대로 도시한 도면이다.
도 6을 참고하면, n+ 형 탄화 규소 기판(100)을 준비하고, n+ 형 탄화 규소 기판(100)의 제1면에 제1 에피택셜 성장으로 n- 형 에피층(200)을 형성한다.
도 7을 참고하면, n- 형 에피층(200)에 p+ 이온을 주입하여 복수 개의 예비 p+ 영역(410)을 형성한다. 여기서, 예비 p+ 영역(410)은 n- 형 에피층(200) 위에 n- 형 에피층(200)의 일부를 노출하는 마스크(도시하지 않음) 배치한 다음, 노출된 n- 형 에피층(200)에 p+ 이온을 주입하여 형성한다. 예비 p+ 영역(410)의 상부면은 n- 형 에피층(200)의 상부면의 연장선에 위치한다.
도 8을 참고하면, 예비 p+ 영역(410) 및 n- 형 에피층(200) 위에 제2 에피택셜 성장으로 n 형 에피층(300)을 형성한다. n 형 에피층(300)의 도핑 농도는 n- 형 에피층(200)의 도핑 농도보다 더 높다.
도 9를 참고하면, n 형 에피층(300) 위에 투과부(710)를 포함하는 버퍼층(700)을 배치한 다음, 버퍼층(700)을 마스크로 하여, n 형 에피층(300) 및 예비 p+ 영역(410)를 식각하여 트렌치(350)를 형성한다. 버퍼층(700)은 탄화 규소와 식각 선택비가 좋은 산화 규소(SiO2) 또는 질화 규소(SiNx)로 형성한다. 여기서, n 형 에피층(300) 및 예비 p+ 영역(410)의 식각은 SF6, NF3 및 Cl2 가스 중 적어도 어느 하나를 사용하여 실시한다.
트렌치(350)는 n 형 에피층(300)를 관통하고, 예비 p+ 영역(410)의 일부에 형성되는데, 이 때, 예비 p+ 영역(410)이 일부 식각되어 p+ 영역(400)을 형성된다. 이에, 트렌치는(350)는 p+ 영역(400)에 위치하는 제1 측면(351)과 n 형 에피층(300)에 위치하는 제2 측면(352)를 포함한다.
도 10을 참고하면, 버퍼층(700)을 제거한 후, n 형 에피층(300) 위 및 트렌치(350) 내에 쇼트키 전극(500)을 형성하고, n+형 탄화 규소 기판(100)의 제2면에 오믹 전극(600)을 형성한다.
쇼트키 전극(500) 전극은 제1 쇼트키 전극(510)과 제1 쇼트키 전극(510)으로부터 돌출된 제2 쇼트키 전극(520)을 포함한다. 제1 쇼트키 전극(510)은 n 형 에피층(300) 위에 형성되고, 제2 쇼트키 전극(520)은 트렌치(350) 내에 형성된다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
100: n+ 형 탄화 규소 기판 200: n- 형 에피층
300: n 형 에피층 350: 트렌치
400: p+ 영역 500: 쇼트키 전극
510: 제1 쇼트키 전극 520: 제2 쇼트키 전극
600: 오믹 전극 700: 버퍼층

Claims (19)

  1. n+ 형 탄화 규소 기판의 제1면에 배치되어 있는 n- 형 에피층,
    상기 n- 형 에피층 위에 배치되어 있는 n 형 에피층,
    상기 n- 형 에피층 내에 배치되어 있는 복수 개의 p+ 영역,
    상기 n 형 에피층를 관통하고, 상기 각 p+ 영역에 형성되어 있는 트렌치,
    상기 n 형 에피층 위 및 상기 트렌치 내에 배치되어 있는 쇼트키 전극, 그리고
    상기 n+ 형 탄화 규소 기판의 제2면에 배치되어 있는 오믹 전극을 포함하고,
    상기 쇼트키 전극은 제1 쇼트키 전극과 상기 제1 쇼트키 전극으로부터 돌출된 제2 쇼트키 전극을 포함하고,
    상기 제1 쇼트키 전극은 상기 n 형 에피층 위에 배치되어 있고, 상기 제2 쇼트키 전극은 상기 트렌치 내에 배치되어 있는 상기 쇼트키 배리어 다이오드.
  2. 제1항에서,
    상기 트렌치는 상기 p+ 영역에 위치하는 제1 측면과 상기 n 형 에피층에 위치하는 제2 측면을 포함하는 쇼트키 배리어 다이오드.
  3. 제2항에서,
    상기 제1 쇼트키 전극은 상기 n 형 에피층의 상부면과 접촉되어 있는 쇼트키 배리어 다이오드.
  4. 제3항에서,
    상기 제2 쇼트키 전극의 측면은 상기 트렌치의 상기 제1 측면 및 상기 제2 측면에 접촉되어 있고, 상기 제2 쇼트키 전극의 하부면은 상기 p+ 영역에 접촉되어 있는 쇼트키 배리어 다이오드.
  5. 제4항에서,
    상기 n 형 에피층의 도핑 농도는 상기 n- 형 에피층의 도핑 농도보다 더 높은 쇼트키 배리어 다이오드.
  6. n+ 형 탄화 규소 기판의 제1면에 n- 형 에피층 및 n 형 에피층을 차례로 형성하는 단계,
    상기 n 형 에피층 위에 버퍼층을 배치하고, 상기 버퍼층을 마스크로 하여 상기 n- 형 에피층 및 상기 n 형 에피층을 식각하여 복수 개의 트렌치를 형성하는 단계,
    상기 버퍼층을 마스크로 하여 상기 트렌치 내에 p+ 이온을 주입하여 상기 트렌치의 하부 및 측면 일부에 p+ 영역을 형성하는 단계, 그리고
    상기 버퍼층을 제거한 다음, 상기 트렌치 내 및 상기 n 형 에피층 위에 쇼트키 전극을 형성하고, 상기 n+ 형 탄화 규소 기판의 제2면에 오믹 전극을 형성하는 단계를 포함하고,
    상기 쇼트키 전극은 제1 쇼트키 전극과 상기 제1 쇼트키 전극으로부터 돌출된 제2 쇼트키 전극을 포함하고,
    상기 제1 쇼트키 전극은 상기 n 형 에피층 위에 형성되고, 상기 제2 쇼트키 전극은 상기 트렌치 내에 형성되는 쇼트기 배리어 다이오드의 제조 방법.
  7. 제6항에서,
    상기 트렌치는 상기 p+ 영역에 위치하는 제1 측면과 상기 n 형 에피층에 위치하는 제2 측면을 포함하는 쇼트기 배리어 다이오드의 제조 방법.
  8. 제7항에서,
    상기 n- 형 에피층 및 상기 n 형 에피층 식각 시, SF6, NF3 및 Cl2 가스 중 적어도 어느 하나를 사용하여 식각하는 쇼트기 배리어 다이오드의 제조 방법.
  9. 제8항에서,
    상기 버퍼층은 산화 규소(SiO2) 또는 질화 규소(SiNx)로 형성하는 쇼트기 배리어 다이오드의 제조 방법.
  10. 제9항에서,
    상기 제1 쇼트키 전극은 상기 n 형 에피층의 상부면과 접촉되는 쇼트키 배리어 다이오드의 제조 방법.
  11. 제10항에서,
    상기 제2 쇼트키 전극의 측면은 상기 트렌치의 상기 제1 측면 및 상기 제2 측면에 접촉되고, 상기 제2 쇼트키 전극의 하부면은 상기 p+ 영역에 접촉되는 쇼트키 배리어 다이오드의 제조 방법.
  12. 제11항에서,
    상기 n 형 에피층의 도핑 농도는 상기 n- 형 에피층의 도핑 농도보다 더 높은 쇼트키 배리어 다이오드의 제조 방법.
  13. n+ 형 탄화 규소 기판의 제1면에 n- 형 에피층을 형성하는 단계,
    상기 n- 형 에피층에 p+ 이온을 주입하여 복수 개의 예비 p+ 영역을 형성하는 단계,
    상기 예비 p+ 영역 및 상기 n- 형 에피층 위에 n 형 에피층을 형성하는 단계,
    상기 n 형 에피층 위에 버퍼층을 배치하고, 상기 버퍼층을 마스크로 하여 상기 n- 형 에피층 및 상기 각 예비 p+ 영역을 식각하여 트렌치 및 p+ 영역을 형성하는 단계, 그리고
    상기 버퍼층을 제거한 다음, 상기 트렌치 내 및 상기 n 형 에피층 위에 쇼트키 전극을 형성하고, 상기 n+ 형 탄화 규소 기판의 제2면에 오믹 전극을 형성하는 단계를 포함하고,
    상기 쇼트키 전극은 제1 쇼트키 전극과 상기 제1 쇼트키 전극으로부터 돌출된 제2 쇼트키 전극을 포함하고,
    상기 제1 쇼트키 전극은 상기 n 형 에피층 위에 형성되고, 상기 제2 쇼트키 전극은 상기 트렌치 내에 형성되는 쇼트기 배리어 다이오드의 제조 방법.
  14. 제13항에서,
    상기 트렌치는 상기 p+ 영역에 위치하는 제1 측면과 상기 n 형 에피층에 위치하는 제2 측면을 포함하는 쇼트기 배리어 다이오드의 제조 방법.
  15. 제14항에서,
    상기 예비 p+ 영역 및 상기 n 형 에피층 식각 시, SF6, NF3 및 Cl2 가스 중 적어도 어느 하나를 사용하여 식각하는 쇼트기 배리어 다이오드의 제조 방법.
  16. 제15항에서,
    상기 버퍼층은 산화 규소(SiO2) 또는 질화 규소(SiNx)로 형성하는 쇼트기 배리어 다이오드의 제조 방법.
  17. 제16항에서,
    상기 제1 쇼트키 전극은 상기 n 형 에피층의 상부면과 접촉되는 쇼트키 배리어 다이오드의 제조 방법.
  18. 제17항에서,
    상기 제2 쇼트키 전극의 측면은 상기 트렌치의 상기 제1 측면 및 상기 제2 측면에 접촉되고, 상기 제2 쇼트키 전극의 하부면은 상기 p+ 영역에 접촉되는 쇼트키 배리어 다이오드의 제조 방법.
  19. 제18항에서,
    상기 n 형 에피층의 도핑 농도는 상기 n- 형 에피층의 도핑 농도보다 더 높은 쇼트키 배리어 다이오드의 제조 방법.
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CN115274435A (zh) * 2022-09-22 2022-11-01 深圳芯能半导体技术有限公司 一种凸形碳化硅mps器件及其制备方法、芯片

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