CN114220870A - 全方位肖特基接触的沟槽型半导体器件及其制造方法 - Google Patents

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Abstract

本申请的实施例提供了一种全方位肖特基接触的沟槽型半导体器件及其制造方法，该半导体器件包括：第一掺杂类型的半导体本体，其上表面具有多条沟槽；第二掺杂类型的多个注入区域，其被间隔地设置于所述沟槽的底部且延伸至所述半导体本体内；金属层，其与所述半导体本体的上表面、所述沟槽的侧壁和所述沟槽的底壁接触形成肖特基接触。

Description

全方位肖特基接触的沟槽型半导体器件及其制造方法
技术领域
本申请的实施例涉及半导体技术领域，尤其涉及一种全方位肖特基接触的沟槽型半导体器件及其制造方法。
背景技术
与PN二极管相比，SiC肖特基二极管具有更低的开启电压及正向压降，并且无反向恢复电荷，但是反向漏电较大，故而提出了结势垒肖特基二极管(JBS)、混合PiN肖特基二极管(MPS)等结构，将SiC肖特基二极管与PN二极管结合起来。然而肖特基二极管元胞引入PN二极管结构(P+注入区)用于降低相同表面电场下的反偏电流的同时，牺牲了这部分导电通路，也降低了单位面积电流，这就使得肖特基二极管在相同电流规格下需要更大的有源区面积，然而目前由于SiC晶体生长困难，价格高昂，有源区面积的增加将直接导致器件成本大幅度增加。
发明内容
为解决上述背景技术中的问题，本申请的实施例提供了一种全方位肖特基接触的沟槽型半导体器件及其制造方法。
在本申请的第一方面，提供了一种全方位肖特基接触的沟槽型半导体器件，包括：
第一掺杂类型的半导体本体，其上表面具有多条沟槽；
第二掺杂类型的多个注入区域，其被间隔地设置于所述沟槽的底部且延伸至所述半导体本体内；
金属层，其与所述半导体本体的上表面、所述沟槽的侧壁和所述沟槽的底壁接触形成肖特基接触。
在一种可能的实现方式中，所述注入区域的宽度与所述沟槽的宽度相同。
在一种可能的实现方式中，所述注入区域的宽度沿所述沟槽的深度方向逐渐增大。
在一种可能的实现方式中，所述注入区域的宽度大于所述沟槽的宽度。
在一种可能的实现方式中，位于同一所述沟槽内的所述注入区域等间距分布；位于相邻两个沟槽内的相邻两个注入区域交错分布。
在一种可能的实现方式中，所述金属层包括高势垒金属层和低势垒金属层；
所述高势垒金属层与所述沟槽的侧壁和底壁接触形成肖特基接触；
所述低势垒金属层与所述半导体本体的上表面接触形成肖特基接触。
在一种可能的实现方式中，所述半导体本体包括高掺杂浓度的衬底和低掺杂浓度的外延层，所述衬底和所述外延层直接接触。
在一种可能的实现方式中，所述半导体本体包括高掺杂浓度的衬底、低掺杂浓度的第一外延层和高掺杂浓度的第二外延层；
所述衬底和所述第一外延层直接接触，所述第一外延层和所述第二外延层直接接触。
在本申请的第二方面，提供了一种全方位肖特基接触的沟槽型半导体器件的制造方法，包括：
在高浓度第一掺杂类型的衬底上生长低浓度第一掺杂类型的外延层；
在外延层的上表面蚀刻形成多条沟槽；
在沟槽的底部间隔地注入第二掺杂类型的离子形成多个注入区域。
在本申请的第三方面，提供了一种全方位肖特基接触的沟槽型半导体器件的制造方法，包括：
在高浓度第一掺杂类型的衬底上生长低浓度第一掺杂类型的第一外延层；
在第一外延层的表面生长高浓度第一掺杂类型的第二外延层，或在第一外延层的表面注入第一掺杂类型的离子形成第二外延层；
在第二外延层的上表面蚀刻形成多条沟槽；
在沟槽的底部间隔地注入第二掺杂类型的离子形成多个注入区域。
在本申请实施例提供的全方位肖特基接触的沟槽型半导体器件及其制造方法中，在第一掺杂类型的半导体本体上表面刻蚀多条沟槽，在半导体本体的上表面、沟槽的侧壁和沟槽的底壁接触延伸金属层以形成肖特基接触，并且在沟槽底部间隔设置第二掺杂类型且延伸至半导体本体内的多个注入区域。
由在半导体本体的上表面蚀刻多条沟槽且在沟槽底壁上间隔设置多个注入区域，可知，该半导体器件在正向偏置正常工作时，除去沟槽底部设置有注入区域的位置，其他位置(上表面、沟槽侧壁、沟槽底壁未设置注入区域部分)的肖特基接触区均开启，形成电流通路，从而有效提升单位面积电流密度；在该半导体器件反向阻断时，间隔设置的注入区域耗尽区相互交替重叠，能够有效屏蔽高电场对肖特基接触的影响，从而降低反向漏电。
进一步地，在该半导体器件有瞬时浪涌电流时，沟槽底部设置有注入区域处的PN二极管导通，SBD与PN二极管同时工作，从而能够使得该半导体器件具有抗高浪涌能力。
进一步地，在该半导体器件制备时，台面和沟槽内可使用不同高度势垒的肖特基金属，调整二极管的开始电压。
并且，在限制反偏时肖特基接触界面电场强度以减小漏电的基础上，电流在半导体器件的上表面、沟槽的两边侧壁和沟槽的底壁均可形成电流通路，在各个方向均有导电通道，使电流导通路径增加，大幅度提升单位面积电流密度，从而降低正向压降VF，在保证器件性能及可靠性情况下，降低制作成本。同时，本技术可同时使用不同势垒高度的新型肖特基接触技术共同作用提升器件的性能或降低成本。
应当理解，发明内容部分中所描述的内容并非旨在限定本申请的实施例的关键或重要特征，亦非用于限制本申请的范围。本申请的其它特征将通过以下的描述变得容易理解。
附图说明
结合附图并参考以下详细说明，本申请各实施例的上述和其他特征、优点及方面将变得更加明显。在附图中，相同或相似的附图标记表示相同或相似的元素，其中：
图1示出了本申请的实施例提供的一种半导体器件的结构示意图。
图2示出了本申请的实施例提供的另一种半导体器件的结构示意图。
图3示出了本申请的实施例提供的注入区域在上表面的分布示意图。
图4a至图4c示出了本申请的实施例提供的三种半导体器件元胞的示意图。
图5a至图5c示出了本申请的实施例提供的三种半导体器件元胞的示意图。
图6a至图6d示出了本申请的实施例提供的第一种半导体器件制备方法的示意图。
图7a至图7d示出了本申请的实施例提供的第二种半导体器件制备方法的示意图。
图8a至图8d示出了本申请的实施例提供的第三种半导体器件制备方法的示意图。
图9示出了本申请的实施例提供的一种半导体器件的结构示意图。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。
半导体器件包括半导体本体，其由例如宽带隙半导体制成，例如碳化硅(SiC)、砷化镓(GaAs)以及氮化镓(GaN)中的一种。下文中以半导体本体由碳化硅(SiC)材料制成为例来进行说明。
图1示出了本申请的实施例提供的一种半导体本体的结构示意图。
参见图1，半导体本体10包括N+型的衬底12和N-型的外延层13。N-型的外延层13被设置在N+型的衬底12上，N-型的外延层13与N+型的衬底12直接接触，并且N+型的衬底12的掺杂水平高于N-型的外延层13的掺杂水平。此时，半导体本体10在顶部和底部分别由上表面16和下表面18界定，上表面16由N-型的外延层13形成，下表面18由N+型的衬底12形成。
图2示出了本申请的实施例提供的另一种半导体本体的结构示意图。
参见图2，半导体本体10包括N+型的衬底12、N-型的第一外延层13和N+型的第二外延层19。N-型的第一外延层13被设置在N+型的衬底12上，N+型的第二外延层19被设置在N-型的第一外延层13上，N-型的第一外延层13与N+型的衬底12直接接触，N+型的第二外延层19与N-型的第一外延层13直接接触，并且N+型的衬底12的掺杂水平高于N-型的第一外延层13的掺杂水平，N+型的第二外延层19的掺杂水平高于N-型的第一外延层13的掺杂水平。此时，半导体本体10在顶部和底部分别由上表面16和下表面18界定，上表面16由N+型的第二外延层19形成，下表面18由N+型的衬底12形成。
在上述两种结构的半导体本体10的基础上，在半导体本体10的上表面16刻蚀有多条沟槽15，沟槽15呈长条状均匀分布于半导体本体10的上表面16上。示例地，沟槽15的宽度可以为0.5～4.0μm，深度可以为0.1～4.0μm。
进一步地，半导体器件还包括金属层。金属层与半导体本体10的上表面16、沟槽15的侧壁和沟槽的底壁接触延伸形成肖特基接触。示例地，金属层的材料可以从镍、钛、钼、铊、钨等过渡金属中选择。
在半导体器件正向偏置正常工作时，半导体本体10、沟槽15的侧壁和沟槽的底壁的肖特基接触区域均开启，从而能够形成电流通路，进而有效提升单位面积的电流密度。
在一些实施例中，为调整半导体器件的开始电压，可以在半导体本体10的上表面16、沟槽15的侧壁和沟槽的底部使用不同高度势垒的肖特基金属。示例地，金属层可以包括高势垒金属层和低势垒金属层，高势垒金属层与沟槽的侧壁和底壁接触延伸形成肖特基接触，低势垒金属层与半导体本体的上表面接触延伸形成肖特基接触，从而能够调节半导体本体的开始电压。
在金属层之上延伸有顶部金属化14，并且顶部金属化14与金属层直接接触。示例地，顶部金属化14的材料可以为铝。为了实际用途，顶部金属化14可被设计为接触导电元件(例如引线)，以便可能将电流注入到半导体器件中或将电流从半导体器件抽走。因此，顶部金属化可以设计为耐受机械应力。
在半导体本体10的下表面18设置有底部接触层11，底部接触层11可以由钛镍银金属制成并且在下表面18下延伸形成，底部接触层11与下表面18直接接触。
图3示出了本申请的实施例提供的注入区域的分布示意图。
参见图3，进一步地，半导体器件还包括多个注入区域17，多个注入区域17是与半导体本体10的半导体材料不同的半导体材料。示例地，半导体本体10为N型掺杂类型，多个注入区域17均为P型掺杂类型。
多个注入区域17被设置于沟槽15的底部且延伸至半导体本体10内，也就是说，注入区域17的深度深于沟槽15的深度。并且，多个注入区域17被间隔地设置于沟槽15的底部。具体地，在半导体本体10的上表面16上，位于同一沟槽15内的注入区域17等间距分布，位于相邻两个沟槽15内的相邻两个注入区域17之间的距离与位于同一沟槽15内的相邻两个注入区域17之间的距离相等。由这种设置方式，能够使相邻注入区域的耗尽层相互叠加，降低表面电场。
需要说明的是，从图3中可以看出，有源区域一和有源区域二的位置略有差异，但是在无数个阵列之后的整体有源区里，有源区域一和有源区域二的位置几乎相同。还需要说明的是，图3中的注入区域的位置仅仅是示例性的，实际版图中，注入区域的密度可根据实际器件的需求增减。
图4a至图4c示出了本申请的实施例提供的一种半导体器件中不同的注入区域的示意图。
参见图4a，注入区域17的宽度与沟槽15的宽度相同。示例地，注入区域17的深度为由沟槽15底部沿沟槽15的深度方向延伸至半导体本体10内0.1～2.0μm。在半导体器件反向阻断时，沟槽底壁间隔一定距离交替嵌入P+注入区域耗尽区相互重叠，抑制表面电场，屏蔽高电场对肖特基接触的影响，从而有效地降低肖特基接触面的电场强度，提升击穿电压，并且有效减小反向漏电电流，提升器件可靠性。在该半导体器件有瞬时浪涌电流时，沟槽15底部设置有注入区域17处的PN二极管导通，SBD与PN二极管同时工作，从而使得该半导体器件具有抗高浪涌能力。
参见图4b，注入区域17的宽度沿沟槽15的深度方向逐渐增大。示例地，注入区域17的宽度为由沟槽15的侧壁沿沟槽的宽度方向延伸至半导体本体10内0～1.0μm。由于注入区域17的掺杂范围增大，从而能够提升肖特基接触的保护能力，降低肖特基界面的电场强度，进而降低反向漏电电流。并且如图4a，具有抗高浪涌能力。
参见图4c，注入区域17的宽度大于沟槽15的宽度。示例地，注入区域17的宽度为1.0～5.0μm。由于注入区域17的宽度增大，能够使相邻注入区域的耗尽层相互叠加，尽早夹断，从而有效地降低肖特基接触面的电场强度，进而减小反向漏电电流。并且如图4a，具有抗高浪涌能力。
图5a至图5c示出了本申请的实施例提供的另一种半导体器件中不同的注入区域的示意图。需要说明的是，与上述实施例中不同的是，在N-外延层13的表面形成有一层N+外延层19，沟槽15开设在N+外延层19上。
根据本申请的实施例，半导体器件的阳极结正向导通时，在其上表面、沟槽的两边侧壁以及沟槽的底壁形成的全方位肖特基接触区均能够形成电流通路，将传统的肖特基接触面积大大增增大，有效提升了单位面积的电流密度，降低正向压降。在半导体器件有瞬时浪涌电流时，沟槽底壁设置有P+注入区域的PN二极管导通，SBD与PN二极管同时工作，使器件具有抗高浪涌能力。在半导体器件反向阻断时，沟槽底壁间隔一定距离交替嵌入P+注入区域耗尽区相互重叠，抑制表面电场，屏蔽高电场对肖特基接触的影响，降低反向漏电，提升器件可靠性。
下面对上述半导体器件的制备方法进行介绍。
针对于图1所示的半导体器件
图6a至图6d示出了本申请的实施例提供的第一种半导体器件制备方法的示意图。
首先，提供第一掺杂类型的衬底，并在该衬底上生长掺杂浓度低于衬底的掺杂浓度的外延层。
接着，在外延层的表面淀积掩膜材料，其中掩膜材料限定有多个长条形窗口。
接着，在外延层表面蚀刻长条形沟槽。
接着，在沟槽底部间隔地执行第二掺杂类型的离子注入(例如铝离子注入)，以在沟槽底部且位于半导体本体内形成多个如图4a所示的注入区域。其注入方式可以是沿沟槽的深度方向垂直注入。
最后，进行肖特基接触和淀积金属。
图7a至图7d示出了本申请的实施例提供的第二种半导体器件制备方法的示意图。
在第二种方法中，与第一种方法的不同之处在于离子注入的方式不同，采用倾斜注入的方式，以在沟槽底部且位于半导体本体内形成多个如图4b所示的注入区域。
图8a至图8d示出了本申请的实施例提供的第三种半导体器件制备方法的示意图。
在第三种方法中，与第一种方法不同之处在于：
在衬底上生长完成外延层后。
接着，在外延层表面淀积掩膜材料，其中掩膜材料限定有多个长条形窗口，与第一种方法的不同之处在于形成的长条形窗口的宽度不同，此处的宽度大于第一种方法中窗口的宽度。
接着，在由掩膜材料限定出的窗口内间隔地执行第二掺杂类型的离子注入(例如铝离子注入)，以在由掩膜材料限定出的窗口内形成多个如图4c所示的注入区域。
接着，在外延层的上表面生长一层相同掺杂类型、相同掺杂浓度的外延层。
接着，在生长的外延层的表面淀积掩膜材料，其中掩膜材料限定有多个长条形窗口。
接着，在外延层表面蚀刻长条形沟槽。其中形成的沟槽的宽度小于注入区域的宽度。
针对于图2所示的半导体器件
其制备方法与图1所示的半导体器件的制备方法的不同之处在于：
在高浓度的第一掺杂类型的衬底上生长掺杂浓度低于衬底的掺杂浓度的第一外延层，接着在第一外延层上生长掺杂浓度高于第一外延层的掺杂浓度的第二外延层。
或者，在刻蚀沟槽之前，在外延层的表面注入第一掺杂类型的离子，形成高浓度的第一掺杂类型区域。
需要说明的是，对于前述的制造方法，本领域技术人员应该知悉，本申请并不受所描述的动作顺序的限制，因为依据本申请，某些步骤可以采用其他顺序或者同时进行。其次，本领域技术人员也应该知悉，制造方法可以包括本申请实施例所描述之外的其他步骤。
以上描述仅为本申请的较佳实施例以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的申请范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离前述申请构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中申请的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (10)

1.一种全方位肖特基接触的沟槽型半导体器件，其特征在于，包括：
第一掺杂类型的半导体本体，其上表面具有多条沟槽；
第二掺杂类型的多个注入区域，其被间隔地设置于所述沟槽的底部且延伸至所述半导体本体内；
金属层，其与所述半导体本体的上表面、所述沟槽的侧壁和所述沟槽的底壁接触形成肖特基接触。
2.根据权利要求1所述的全方位肖特基接触的沟槽型半导体器件，其特征在于，所述注入区域的宽度与所述沟槽的宽度相同。
3.根据权利要求1所述的全方位肖特基接触的沟槽型半导体器件，其特征在于，所述注入区域的宽度沿所述沟槽的深度方向逐渐增大。
4.根据权利要求1所述的全方位肖特基接触的沟槽型半导体器件，其特征在于，所述注入区域的宽度大于所述沟槽的宽度。
5.根据权利要求1所述的全方位肖特基接触的沟槽型半导体器件，其特征在于，位于同一所述沟槽内的所述注入区域等间距分布；位于相邻两个沟槽内的相邻两个注入区域交错分布。
6.根据权利要求1所述的全方位肖特基接触的沟槽型半导体器件，其特征在于，所述金属层包括高势垒金属层和低势垒金属层；
所述高势垒金属层与所述沟槽的侧壁和底壁接触形成肖特基接触；
所述低势垒金属层与所述半导体本体的上表面接触形成肖特基接触。
7.根据权利要求1所述的全方位肖特基接触的沟槽型半导体器件，其特征在于，所述半导体本体包括高掺杂浓度的衬底和低掺杂浓度的外延层，所述衬底和所述外延层直接接触。
8.根据权利要求1所述的全方位肖特基接触的沟槽型半导体器件，其特征在于，所述半导体本体包括高掺杂浓度的衬底、低掺杂浓度的第一外延层和高掺杂浓度的第二外延层；
所述衬底和所述第一外延层直接接触，所述第一外延层和所述第二外延层直接接触。
9.一种全方位肖特基接触的沟槽型半导体器件的制造方法，其特征在于，包括：
在高浓度第一掺杂类型的衬底上生长低浓度第一掺杂类型的外延层；
在外延层的上表面蚀刻形成多条沟槽；
在沟槽的底部间隔地注入第二掺杂类型的离子形成多个注入区域。
10.一种全方位肖特基接触的沟槽型半导体器件的制造方法，其特征在于，包括：
在高浓度第一掺杂类型的衬底上生长低浓度第一掺杂类型的第一外延层；
在第一外延层的表面生长高浓度第一掺杂类型的第二外延层，或在第一外延层的表面注入第一掺杂类型的离子形成第二外延层；
在第二外延层的上表面蚀刻形成多条沟槽；
在沟槽的底部间隔地注入第二掺杂类型的离子形成多个注入区域。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114582981A (zh) * 2022-04-24 2022-06-03 深圳芯能半导体技术有限公司 一种多沟槽型碳化硅jbs器件及其制备方法
CN115241062A (zh) * 2022-09-21 2022-10-25 深圳芯能半导体技术有限公司 一种凸形碳化硅jbs器件及其制备方法、芯片

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114582981A (zh) * 2022-04-24 2022-06-03 深圳芯能半导体技术有限公司 一种多沟槽型碳化硅jbs器件及其制备方法
CN115241062A (zh) * 2022-09-21 2022-10-25 深圳芯能半导体技术有限公司 一种凸形碳化硅jbs器件及其制备方法、芯片
CN115241062B (zh) * 2022-09-21 2022-12-13 深圳芯能半导体技术有限公司 一种凸形碳化硅jbs器件及其制备方法、芯片

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