CN115241062A - 一种凸形碳化硅jbs器件及其制备方法、芯片 - Google Patents
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- CN115241062A CN115241062A CN202211148843.7A CN202211148843A CN115241062A CN 115241062 A CN115241062 A CN 115241062A CN 202211148843 A CN202211148843 A CN 202211148843A CN 115241062 A CN115241062 A CN 115241062A
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- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 title claims abstract description 50
- 229910010271 silicon carbide Inorganic materials 0.000 title claims abstract description 50
- 238000002360 preparation method Methods 0.000 title claims abstract description 16
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 119
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 119
- 229910052751 metal Inorganic materials 0.000 claims abstract description 66
- 239000002184 metal Substances 0.000 claims abstract description 66
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 54
- 229920005591 polysilicon Polymers 0.000 claims abstract description 31
- 229910045601 alloy Inorganic materials 0.000 claims abstract description 14
- 239000000956 alloy Substances 0.000 claims abstract description 14
- 238000005468 ion implantation Methods 0.000 claims abstract description 11
- 239000000463 material Substances 0.000 claims description 55
- 238000000151 deposition Methods 0.000 claims description 38
- 238000005530 etching Methods 0.000 claims description 32
- 238000000034 method Methods 0.000 claims description 32
- 239000000758 substrate Substances 0.000 claims description 20
- 239000007769 metal material Substances 0.000 claims description 16
- 230000000873 masking effect Effects 0.000 claims description 11
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 9
- 229910052799 carbon Inorganic materials 0.000 claims description 9
- 238000000137 annealing Methods 0.000 claims description 8
- 229910052782 aluminium Inorganic materials 0.000 claims description 7
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 6
- 239000010936 titanium Substances 0.000 claims description 6
- 229910052719 titanium Inorganic materials 0.000 claims description 6
- 238000001312 dry etching Methods 0.000 claims description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 4
- 150000002500 ions Chemical class 0.000 claims description 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 4
- 229910052721 tungsten Inorganic materials 0.000 claims description 4
- 239000010937 tungsten Substances 0.000 claims description 4
- -1 aluminum ions Chemical class 0.000 claims description 3
- 230000001681 protective effect Effects 0.000 claims description 3
- 239000002210 silicon-based material Substances 0.000 claims description 2
- 239000002019 doping agent Substances 0.000 claims 3
- 239000010410 layer Substances 0.000 abstract description 269
- 239000011241 protective layer Substances 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 13
- 230000002829 reductive effect Effects 0.000 description 10
- 230000005684 electric field Effects 0.000 description 6
- 238000011084 recovery Methods 0.000 description 6
- 238000001259 photo etching Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000002441 reversible effect Effects 0.000 description 3
- 239000000243 solution Substances 0.000 description 3
- 230000008021 deposition Effects 0.000 description 2
- 239000012634 fragment Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000010008 shearing Methods 0.000 description 2
- 230000000670 limiting effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000006386 neutralization reaction Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/872—Schottky diodes
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本申请属于功率器件技术领域，提供了一种凸形碳化硅JBS器件及其制备方法、芯片，在N型外延层的正面形成多个侧壁设有第一氮化硅层的第二凹槽，然后在多晶硅掩膜层以及第一氮化硅层的掩蔽下，对N型外延层进行P型掺杂离子注入，以在N型外延层的正面形成多个位于第二凹槽的底部的第一P型掺杂区和多个位于相邻的第二凹槽之间的第二P型掺杂区，然后去除第一氮化硅层和多晶硅掩膜层形成第三凹槽，在第三凹槽的基础上形成欧姆金属层和金属保护层，然后在去除第三凹槽侧壁的第二氮化硅层的基础上形成肖特基合金层，使得沟槽侧壁和底部形成肖特基结，可以在小元胞尺寸下形成高肖特基占比的器件，实现低VF、低漏电流的碳化硅JBS器件。
Description
技术领域
本申请属于功率器件技术领域，尤其涉及一种凸形碳化硅JBS器件及其制备方法、芯片。
背景技术
碳化硅MPS是融合PN结及肖特基的器件，其基本元胞结构是在2个PN结之间插入肖特基结构，通过2个PN结夹断电场，降低肖特基处的电场强度，结具备较低的反向恢复时间及超软的恢复特性，相比JBS器件，PN结需要额外制备欧姆接触，在正向开启时，有助于提升浪涌电流，被广泛应用在电源领域中。在碳达峰、碳中和的时代背景下，对该器件的需求越来越广泛，同时对该器件的性能提出低VF低漏电流的要求。
然而，在电流密度相同及低漏电流的情况下，可以通过增加芯片的面积降低VF，但增加了芯片成本，市场很难接受；也可以增加肖特基元胞的尺寸，虽然提升了电流密度，但漏电流随之变大；另外也可以通过剪薄技术，降低欧姆接触电阻，有利于降低VF，但容易产生碎片，不利于经济成本；也可以通过光刻及刻蚀技术使PN结注入区在1μm以下，但现阶段该器件主要在4-6寸线进行生产，光刻及刻蚀线宽达不到设计需求，如何在现有工艺条件下制备窄线宽的PN结，并提升肖特基二极管的占比，及如何制备PN结欧姆接触金属，达到有效提升碳化硅MPS器件的电流密度、降低漏电流及提升抗浪涌能力，是需要解决的一个问题。
发明内容
本申请的目的在于提供一种凸形碳化硅JBS器件及其制备方法、芯片，旨在解决目前的碳化硅MPS器件结构无法同时满足提升碳化硅MPS器件的电流密度、降低漏电流及提升抗浪涌能力的问题。
本申请实施例第一方面提供了凸形碳化硅JBS器件的制备方法，所述制备方法包括：
在碳化硅衬底上形成N型外延层，并在所述N型外延层上形成硬质掩膜层；其中，所述硬质掩膜层包括多个第一凹槽，且多个所述第一凹槽深入至所述N型外延层；
在所述硬质掩膜层上沉积多晶硅材料后并进行刻蚀，以在所述第一凹槽的侧壁形成侧壁掩膜层；
去除所述硬质掩膜层形成多晶硅掩膜层，并在所述多晶硅掩膜层的掩蔽下刻蚀所述N型外延层，以在所述N型外延层的正面形成多个第二凹槽；
沉积氮化硅材料并进行刻蚀处理，以在所述第二凹槽的侧壁形成第一氮化硅层；
在所述多晶硅掩膜层以及所述第一氮化硅层的掩蔽下，对所述N型外延层进行P型掺杂离子注入，以在所述N型外延层的正面形成多个第一P型掺杂区和多个第二P型掺杂区；其中，所述第一P型掺杂区位于所述第二凹槽的底部，所述第二P型掺杂区位于相邻的所述第二凹槽之间；
去除所述第一氮化硅层和所述多晶硅掩膜层并在沉积碳膜后高温退火处理，以在相邻的所述第二P型掺杂区之间形成第三凹槽；
在所述第三凹槽内沉积氮化硅材料，以在所述第三凹槽的侧壁形成第二氮化硅层；
沉积欧姆金属材料以在所述第三凹槽、所述第二氮化硅层表面以及所述第二P型掺杂区的表面形成欧姆金属层，沉积金属保护材料以在所述欧姆金属层表面形成金属保护层，并去除所述第二氮化硅层表面以及所述第二P型掺杂区的表面的金属材料；
刻蚀去除所述第二氮化硅层形成第四凹槽，并在所述第四凹槽内沉积肖特基金属材料形成肖特基合金层。
在一个实施例中，所述在碳化硅衬底上形成N型外延层，并在所述N型外延层上形成硬质掩膜层的步骤包括：
在所述碳化硅衬底上通过外延生长形成所述N型外延层；
在所述N型外延层的表面沉积氧化硅材料形成所述硬质掩膜层，并对所述硬质掩膜层在1-2um的线宽下进行刻蚀处理，以在所述硬质掩膜层上形成多个深入至所述N型外延层的所述第一凹槽。
在一个实施例中，所述在所述硬质掩膜层上沉积多晶硅材料后并进行刻蚀，以在所述第一凹槽的侧壁形成侧壁掩膜层的步骤包括：
在所述硬质掩膜层上沉积多晶硅材料形成0.2-0.5um厚度的多晶硅层；
对所述多晶硅层进行干法刻蚀，去除所述硬质掩膜层上方的多晶硅层，以在所述第一凹槽的侧壁形成侧壁掩膜层。
在一个实施例中，所述沉积氮化硅材料并进行刻蚀处理，以在所述第二凹槽的侧壁形成第一氮化硅层的步骤包括：
在所述第二凹槽内沉积氮化硅材料形成第一氮化硅层，并采用干法刻蚀工艺刻蚀所述第一氮化硅层，仅保留所述第二凹槽侧壁的第一氮化硅层；其中，所述第二凹槽侧壁的第一氮化硅层的厚度大于所述侧壁掩膜层的厚度。
在一个实施例中，所述在所述多晶硅掩膜层以及所述第一氮化硅层的掩蔽下，对所述N型外延层进行P型掺杂离子注入，以在所述N型外延层的正面形成多个第一P型掺杂区和多个第二P型掺杂区的步骤包括：
在所述多晶硅掩膜层以及所述第一氮化硅层的掩蔽下，对所述N型外延层进行高温铝离子注入，以在所述第二凹槽底部形成多个所述第一P型掺杂区；
沉积碳膜并进行高温退火工艺，使得所述铝离子穿透所述多晶硅掩膜层进入至所述N型外延层，以形成多个所述第二P型掺杂区。
在一个实施例中，所述在所述第三凹槽内沉积氮化硅材料，以在所述第三凹槽的侧壁形成第二氮化硅层的步骤包括：
在所述碳化硅衬底的正面沉积氮化硅材料，并刻蚀沉积后的氮化硅材料层直至露出所述第二P型掺杂区，以在所述第三凹槽的侧壁形成第二氮化硅层；其中，第二氮化硅层的宽度与所述第一氮化硅层的宽度相等。
在一个实施例中，所述欧姆金属材料为金属钛，所述欧姆金属层的厚度为200-500埃。
在一个实施例中，所述金属保护材料为金属钨。
本申请实施例第二方面还提供了一种凸形碳化硅JBS器件，所述凸形碳化硅JBS器件由上述任一项所述的制备方法制备。
本申请实施例第三方面还提供了一种芯片，其特征在于，所述芯片包括由上述任一项所述的制备方法制备的凸形碳化硅JBS器件。
本申请提供的一种凸形碳化硅JBS器件及其制备方法、芯片中，通过在N型外延层的正面形成多个侧壁设有第一氮化硅层的第二凹槽，然后在多晶硅掩膜层以及第一氮化硅层的掩蔽下，对N型外延层进行P型掺杂离子注入，以在N型外延层的正面形成多个位于第二凹槽的底部的第一P型掺杂区和多个位于相邻的第二凹槽之间的第二P型掺杂区，然后去除第一氮化硅层和多晶硅掩膜层形成第三凹槽，在第三凹槽的基础上形成欧姆金属层和金属保护层，然后在去除第三凹槽侧壁的第二氮化硅层的基础上形成肖特基合金层，使得沟槽侧壁和底部形成肖特基结，可以在小元胞尺寸下形成高肖特基占比的器件，实现低VF、低漏电流的碳化硅JBS器件。
附图说明
图1是本申请实施例提供的一种凸形碳化硅JBS器件的制备方法的流程示意图。
图2是本申请实施例提供的形成硬质掩膜层210的示意图。
图3是本申请实施例提供的形成侧壁掩膜层202的示意图。
图4是本申请实施例提供的形成多晶硅掩膜层的示意图。
图5是本申请实施例提供的形成第二凹槽203的示意图。
图6是本申请实施例提供的形成硬质掩膜层210的示意图。
图7是本申请实施例提供的形成第一P型掺杂区410、第二P型掺杂区420的示意图。
图8是本申请实施例提供的形成第三凹槽204的示意图。
图9是本申请实施例提供的形成第二氮化硅层320的示意图。
图10是本申请实施例提供的形成欧姆金属层510、金属保护层520的示意图。
图11是本申请实施例提供的刻蚀金属层后的示意图。
图12是本申请实施例提供的形成第四凹槽105的示意图。
图13是本申请实施例提供的形成肖特基合金层530的示意图。
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
需要说明的是，当元件被称为“固定于”或“设置于”另一个元件，它可以直接在另一个元件上或者间接在该另一个元件上。当一个元件被称为是“连接于”另一个元件，它可以是直接连接到另一个元件或间接连接至该另一个元件上。
需要理解的是，术语“长度”、“宽度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在电流密度相同及低漏电流的情况下，可以通过增加芯片的面积降低VF，但增加了芯片成本，市场很难接受；也可以增加肖特基元胞的尺寸，虽然提升了电流密度，但漏电流随之变大；另外也可以通过剪薄技术，降低欧姆接触电阻，有利于降低VF，但容易产生碎片，不利于经济成本；也可以通过光刻及刻蚀技术使PN结注入区在1μm以下，但现阶段该器件主要在4-6寸线进行生产，光刻及刻蚀线宽达不到设计需求，如何在现有工艺条件下制备窄线宽的PN结，并提升肖特基二极管的占比，及如何制备PN结欧姆接触金属，达到有效提升碳化硅MPS器件的电流密度、降低漏电流及提升抗浪涌能力，是需要解决的一个问题。
本申请实施例提供了一种凸形碳化硅JBS器件的制备方法，参见图1所示，本实施例中的制备方法包括步骤S100至步骤S900。
在步骤S100中，在碳化硅衬底上形成N型外延层，并在所述N型外延层上形成硬质掩膜层。
在本实施例中，参加图2所示，N型外延层200形成于碳化硅衬底100的正面，硬质掩膜层210形成于N型外延层200的表面，硬质掩膜层210包括多个第一凹槽201，且多个第一凹槽201深入至N型外延层200。
在一个具体应用实施例中，N型外延层200可以为碳化硅N型外延层，可以通过在碳化硅衬底100上外延生长得到。
在一个实施例中，步骤S100具体包括步骤S110和步骤S120。
在步骤S110中，在碳化硅衬底200上通过外延生长形成N型外延层200。
在步骤S120中，在N型外延层200的表面沉积氧化硅材料形成硬质掩膜层210，并对硬质掩膜层210在1-2um的线宽下进行刻蚀处理，以在硬质掩膜层210上形成多个深入至N型外延层200的所述第一凹槽201。
在本实施例中，可以采用光刻胶作为掩膜版覆盖于硬质掩膜层210上，然后在1-2um的线宽下进行光刻，进行氧化硅刻蚀工艺，并在清除光刻胶后得到如图2所示的结构。
在一个具体应用实施例中，第一凹槽201的凹槽宽度为1-2um。
在一个具体应用实施例中，第一凹槽201的凹槽宽度可以与相邻的第一凹槽201之间的距离相等。
在步骤S200中，在所述硬质掩膜层上沉积多晶硅材料后并进行刻蚀，以在所述第一凹槽的侧壁形成侧壁掩膜层。
在本实施例中，结合图3所示，在硬质掩膜层210的表面沉积多晶硅材料，然后去除硬质掩膜层210上方沉积的多晶硅材料，从而在第一凹槽201的侧壁形成侧壁掩膜层202。
在一个具体应用实施例中，硬质掩膜层210表面沉积的多晶硅材料的厚度为0.2-0.5um。
在一个实施例中，步骤S200具体包括步骤S210和步骤S220。
步骤S210中，在硬质掩膜层210上沉积多晶硅材料形成0.2-0.5um厚度的多晶硅层。
步骤S220中，对所述多晶硅层进行干法刻蚀，去除所述硬质掩膜层210上方的多晶硅层，以在第一凹槽201的侧壁形成侧壁掩膜层202。
在本实施例中，多晶硅层的厚度决定了侧壁掩膜层202的厚度，也决定了后期碳化硅外延层中开孔的宽度。
在步骤S300中，去除所述硬质掩膜层形成多晶硅掩膜层，并在所述多晶硅掩膜层的掩蔽下刻蚀所述N型外延层，以在所述N型外延层的正面形成多个第二凹槽。
在本实施例中，结合图4所示，去除硬质掩膜层210后，只剩下多个侧壁掩膜层202设于N型外延层200表面，多个侧壁掩膜层202组成多晶硅掩膜层。
在具体应用中，相邻的侧壁掩膜层202之间的距离相等。
在一个具体应用实施例中，相邻的侧壁掩膜层202之间的距离为1-2um。
结合图5所示，在多晶硅掩膜层的掩蔽下刻蚀N型外延层200的正面形成多个第二凹槽203。
在一个具体应用实施例中，多个第二凹槽203之间的距离等于多晶硅层的厚度，具体的，多个第二凹槽203之间的距离为0.2-0.5um。
在一个具体应用实施例中，第二凹槽203深入至N型外延层200内的深度为0.2-1um。
在步骤S400中，沉积氮化硅材料并进行刻蚀处理，以在所述第二凹槽的侧壁形成第一氮化硅层。
在本实施例中，结合图6所示，在碳化硅衬底100的正面方向沉积氮化硅材料，此时氮化硅材料覆盖于第二凹槽203以及多晶硅层表面，通过刻蚀去除第二凹槽203的底部以及多晶硅层上方的氮化硅材料可以在第二凹槽203的侧壁形成第一氮化硅层310。
在一个实施例中，步骤S400中，沉积氮化硅材料并进行刻蚀处理，以在所述第二凹槽的侧壁形成第一氮化硅层的步骤包括：在第二凹槽203内沉积氮化硅材料形成第一氮化硅层310，并采用干法刻蚀工艺刻蚀第一氮化硅层310，仅保留第二凹槽203侧壁的第一氮化硅层310。
在本实施例中，第二凹槽203侧壁的第一氮化硅层310的厚度大于侧壁掩膜层202的厚度。
在一个实施例中，侧壁掩膜层202的宽度小于第一氮化硅层310的宽度。
在一个实施例中，侧壁掩膜层202的上表面与第二凹槽203侧壁的第一氮化硅层310的上表面齐平。
在一个实施例中，第二凹槽203侧壁的第一氮化硅层310的厚度等于第二凹槽203的深度与侧壁掩膜层202的厚度之和。
在一个具体应用实施例中，在碳化硅衬底100的正面方向沉积氮化硅材料，沉积后的氮化硅材料的厚度为0.3-0.5um，对第二凹槽203的底部以及侧壁掩膜层202上方的氮化硅材料刻蚀去除后，第二凹槽203侧壁的第一氮化硅层310的厚度为0.3-0.5um。
在步骤S500中，在所述多晶硅掩膜层以及所述第一氮化硅层的掩蔽下，对所述N型外延层进行P型掺杂离子注入，以在所述N型外延层的正面形成多个第一P型掺杂区和多个第二P型掺杂区。
在本实施例中，结合图7所示，第一P型掺杂区410位于第二凹槽203的底部，第二P型掺杂区420位于相邻的第二凹槽203之间。具体的，第一P型掺杂区410位于第二凹槽203内左右两侧的第一氮化硅层310之间的沟槽底部，第二P型掺杂区420通过侧壁掩膜层202向N型外延层200中注入P型掺杂离子形成，位于侧壁掩膜层202底部，且位于相邻的第二凹槽203之间的N型外延层200中。
在一个实施例中，第一P型掺杂区410的深度大于第二P型掺杂区420的深度，且大于第二凹槽203的深度。
在一个实施例中，步骤S500具体包括步骤S510和步骤S520。
在本实施例中，第一P型掺杂区410与N型外延层200之间形成第一PN结，第二P型掺杂区420与N型外延层200之间形成第二PN结，此时第一PN结合第二PN结交替设置。
在步骤S510中，在多晶硅掩膜层以及第一氮化硅层310的掩蔽下，对N型外延层200进行高温铝离子注入，以在第二凹槽203底部形成多个第一P型掺杂区410。
在一个具体应用实施例中，铝离子注入工艺的温度可以为1000-1300℃。
在步骤S520中，沉积碳膜并进行高温退火工艺，使得铝离子穿透所述多晶硅掩膜层进入至N型外延层200，以形成多个所述第二P型掺杂区420。
在本实施例中，第二P型掺杂区420的厚度小于第二凹槽203深入至N型外延层200的厚度。
在一个具体应用实施例中，第二P型掺杂区420的厚度小于第二凹槽203深入至N型外延层200的厚度的三分之一。
在步骤S600中，去除所述第一氮化硅层和所述多晶硅掩膜层并在沉积碳膜后高温退火处理，以在相邻的所述第二P型掺杂区之间形成第三凹槽。
在本实施例中，去除第一氮化硅层310和多晶硅掩膜层后的结构示意图如图8所示，N型外延层200的正面设有多个外延凸起结构，每个外延凸起结构的顶部设有第二P型掺杂区420，第三凹槽204位于相邻的外延凸起结构之间。
在一个具体应用实施例中，沉积碳膜后高温退火处理的退火温度可以为1000-1300℃
在一个具体应用实施例中，相邻的外延凸起结构之间的第三凹槽204的底部设有深入至N型外延层200中的第一P型掺杂区410。
在一个具体应用实施例中，第一P型掺杂区410位于第三凹槽204的中央区域，第一P型掺杂区410距离其两侧的外延凸起结构之间距离相等。
在步骤S700中，在所述第三凹槽内沉积氮化硅材料，以在所述第三凹槽的侧壁形成第二氮化硅层。
在本实施例中，结合图9所示，通过沉积氮化硅材料，然后对氮化硅材料进行刻蚀在第三凹槽204的侧壁形成第二氮化硅层320。
在一个实施例中，步骤S700中，在所述第三凹槽内沉积氮化硅材料，以在所述第三凹槽的侧壁形成第二氮化硅层的步骤具体包括：在碳化硅衬底100的正面沉积氮化硅材料，并刻蚀沉积后的氮化硅材料层直至露出第二P型掺杂区420，以在第三凹槽204的侧壁形成第二氮化硅层320。
在本实施例中，第二氮化硅层320的宽度与第一氮化硅层310的宽度相等。
具体的，在碳化硅衬底100的正面方向沉积氮化硅材料，氮化硅材料覆盖于第三凹槽204和第二P型掺杂区420上，然后刻蚀去除第三凹槽204的底部和位于第二P型掺杂区420上的氮化硅材料，在第三凹槽204的侧壁形成第二氮化硅层320。
在一个具体应用实施例中，在碳化硅衬底100的正面方向沉积氮化硅材料，沉积后的氮化硅材料的厚度为0.3-0.5um，对第三凹槽204的底部以及第二P型掺杂区420上方的氮化硅材料刻蚀去除后，第三凹槽204侧壁的第二氮化硅层320的厚度为0.3-0.5um。
在一个实施例中，第二P型掺杂区420的上表面与第二氮化硅层320的上表面齐平。
在一个实施例中，第三凹槽204侧壁的第二氮化硅层320的厚度等于N型外延层200的凸起结构的厚度与第二P型掺杂区420的厚度之和。
在步骤S800中，沉积欧姆金属材料以在所述第三凹槽、所述第二氮化硅层表面以及所述第二P型掺杂区的表面形成欧姆金属层，沉积金属保护材料以在所述欧姆金属层表面形成金属保护层，并去除所述第二氮化硅层表面以及所述第二P型掺杂区的表面的金属材料。
结合图10所示，在第三凹槽204、第二氮化硅层320以及第二P型掺杂区420的表面沉积欧姆金属材料形成欧姆金属层510，欧姆金属层510沉积于第三凹槽204内部与第一P型掺杂区410之间呈欧姆接触，然后继续沉积金属保护材料形成金属保护层520。
具体的，欧姆金属层510的厚度小于第三凹槽204的槽内宽度的二分之一，金属保护材料用于在欧姆金属材料沉积后形成的沟槽内进行填孔，消除第三凹槽204内的缝隙。
在一个实施例中，欧姆金属层510位于第三凹槽204的底部和侧壁，欧姆金属层510呈凹形结构，金属保护层520位于欧姆金属层510的凹槽内。
在一个实施例中，欧姆金属层510的宽度等于或者大于第一P型掺杂区410的宽度，可以避免去除第二氮化硅层320后形成的肖特基金属与第一P型掺杂区410接触。
在一个实施例中，欧姆金属材料为金属钛，欧姆金属层510的厚度为200-500埃。
在一个实施例中，金属保护材料为金属钨，通过金属钨作为保护层用于保护欧姆金属钛。
去除第二氮化硅层320表面以及第二P型掺杂区420表面的金属材料后的示意图如图11所示，第二氮化硅层320的上表面与金属保护层520的上表面以及第二P型掺杂区420的上表面齐平。
在步骤S900中，刻蚀去除所述第二氮化硅层形成第四凹槽，并在所述第四凹槽内沉积肖特基金属材料形成肖特基合金层。
结合图12所示，去除第二氮化硅层320后，在第二氮化硅层320的位置形成第四凹槽105，然后在第四凹槽105内沉积肖特基金属材料形成肖特基合金层530，如图13所示。
在本实施例中，第一P型掺杂区410与N型外延层200之间形成第一PN结，第二P型掺杂区420与N型外延层200之间形成第二PN结，此时第一PN结合第二PN结交替设置，肖特基合金层530包括多个凸起结构，每个凸起结构设于第四凹槽105内，且肖特基合金层530的凸起结构与N型外延层200之间形成肖特基接触，每个肖特基接触位于第一PN结和第二PN结之间，通过2个PN结夹断电场，降低肖特基处的电场强度，结具备较低的反向恢复时间及超软的恢复特性。
目前的碳化硅器件主要在4-6寸线工艺进行生产，光刻及刻蚀线宽达不到设计需求，通过上述制备方法可以在现有工艺条件下制备窄线宽的PN结，并提升肖特基二极管的占比，同时满足制备PN结和欧姆接触金属的需求，达到有效提升碳化硅MPS器件的电流密度、降低漏电流及提升抗浪涌能力。
本申请实施例还提供了一种凸形碳化硅JBS器件，结合图13所示，凸形碳化硅JBS器件包括碳化硅衬底100、N型外延层200、第一P型掺杂区410、第二P型掺杂区420、肖特基合金层530、金属保护层520、欧姆金属层510。
具体的，N型外延层200设于碳化硅衬底100上，N型外延层200的背面与碳化硅衬底100接触，N型外延层200的正面包括多个外延凸起结构，第二P型掺杂区420设于每个外延凸起结构上，且第二P型掺杂区420设于外延凸起结构与肖特基合金层530之间，欧姆金属层510位于相邻的外延凸起结构之间，且欧姆金属层510呈凹形，第一P型掺杂区410位于欧姆金属层510下，且位于N型外延层200内，金属保护层520设于欧姆金属层510的凹槽内，且金属保护层520位于欧姆金属层510与肖特基合金层530之间，欧姆金属层510位于金属保护层520和第一P型掺杂区410之间。
在一个实施例中，欧姆金属层510位于相邻的外延凸起结构之间的中央区域。
在一个具体应用实施例中，第一P型掺杂区410位于第三凹槽204的中央区域，第一P型掺杂区410距离其两侧的外延凸起结构之间距离相等。
在一个具体应用实施例中，第一P型掺杂区410的截面形状可以为矩形。
欧姆金属层510与第一P型掺杂区410之间呈欧姆接触，第一P型掺杂区410与N型外延层200之间形成第一PN结，第二P型掺杂区420与N型外延层200之间形成第二PN结，此时第一PN结合第二PN结交替设置，肖特基合金层530包括多个凸起结构，且肖特基合金层530的凸起结构与N型外延层200之间形成肖特基接触，每个肖特基接触位于第一PN结和第二PN结之间，通过2个PN结夹断电场，降低肖特基处的电场强度，结具备较低的反向恢复时间及超软的恢复特性。
在一个实施例中，欧姆金属层510的宽度等于或者大于第一P型掺杂区410的宽度，可以避免肖特基合金层530与第一P型掺杂区410接触。
在一个实施例中，欧姆金属层510为金属钛，欧姆金属层510的厚度为200-500埃。
在一个实施例中，金属保护层520为金属钨，通过金属钨作为保护层用于保护欧姆金属钛。
本申请实施例还提供了一种凸形碳化硅JBS器件，所述凸形碳化硅JBS器件由上述任一项所述的制备方法制备。
本申请实施例还提供了一种芯片，所述芯片包括由上述任一项所述的制备方法制备的凸形碳化硅JBS器件。
本申请提供的一种凸形碳化硅JBS器件及其制备方法、芯片中，通过在N型外延层的正面形成多个侧壁设有第一氮化硅层的第二凹槽，然后在多晶硅掩膜层以及第一氮化硅层的掩蔽下，对N型外延层进行P型掺杂离子注入，以在N型外延层的正面形成多个位于第二凹槽的底部的第一P型掺杂区和多个位于相邻的第二凹槽之间的第二P型掺杂区，然后去除第一氮化硅层和多晶硅掩膜层形成第三凹槽，在第三凹槽的基础上形成欧姆金属层和金属保护层，然后在去除第三凹槽侧壁的第二氮化硅层的基础上形成肖特基合金层，使得沟槽侧壁和底部形成肖特基结，可以在小元胞尺寸下形成高肖特基占比的器件，实现低VF、低漏电流的碳化硅JBS器件。
所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，仅以上述各掺杂区区的划分进行举例说明，实际应用中，可以根据需要而将上述功能区分配由不同的掺杂区完成，即将所述装置的内部结构划分成不同的掺杂区，以完成以上描述的全部或者部分功能。
实施例中的各掺杂区可以集成在一个功能区中，也可以是各个掺杂区单独物理存在，也可以两个或两个以上掺杂区集成在一个功能区中，上述集成的功能区既可以采用同种掺杂离子实现，也可以采用多种掺杂离子共同实现。另外，各掺杂区的具体名称也只是为了便于相互区分，并不用于限制本申请的保护范围。上述器件的制备方法中的中掺杂区的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
以上所述实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围，均应包含在本申请的保护范围之内。
Claims (10)
1.一种凸形碳化硅JBS器件的制备方法，其特征在于，所述制备方法包括：
在碳化硅衬底上形成N型外延层，并在所述N型外延层上形成硬质掩膜层；其中，所述硬质掩膜层包括多个第一凹槽，且多个所述第一凹槽深入至所述N型外延层；
在所述硬质掩膜层上沉积多晶硅材料后并进行刻蚀，以在所述第一凹槽的侧壁形成侧壁掩膜层；
去除所述硬质掩膜层形成多晶硅掩膜层，并在所述多晶硅掩膜层的掩蔽下刻蚀所述N型外延层，以在所述N型外延层的正面形成多个第二凹槽；
沉积氮化硅材料并进行刻蚀处理，以在所述第二凹槽的侧壁形成第一氮化硅层；
在所述多晶硅掩膜层以及所述第一氮化硅层的掩蔽下，对所述N型外延层进行P型掺杂离子注入，以在所述N型外延层的正面形成多个第一P型掺杂区和多个第二P型掺杂区；其中，所述第一P型掺杂区位于所述第二凹槽的底部，所述第二P型掺杂区位于相邻的所述第二凹槽之间；
去除所述第一氮化硅层和所述多晶硅掩膜层并在沉积碳膜后高温退火处理，以在相邻的所述第二P型掺杂区之间形成第三凹槽；
在所述第三凹槽内沉积氮化硅材料，以在所述第三凹槽的侧壁形成第二氮化硅层；
沉积欧姆金属材料以在所述第三凹槽、所述第二氮化硅层表面以及所述第二P型掺杂区的表面形成欧姆金属层，沉积金属保护材料以在所述欧姆金属层表面形成金属保护层，并去除所述第二氮化硅层表面以及所述第二P型掺杂区的表面的金属材料；
刻蚀去除所述第二氮化硅层形成第四凹槽，并在所述第四凹槽内沉积肖特基金属材料形成肖特基合金层。
2.如权利要求1所述的制备方法，其特征在于，所述在碳化硅衬底上形成N型外延层，并在所述N型外延层上形成硬质掩膜层的步骤包括：
在所述碳化硅衬底上通过外延生长形成所述N型外延层；
在所述N型外延层的表面沉积氧化硅材料形成所述硬质掩膜层，并对所述硬质掩膜层在1-2um的线宽下进行刻蚀处理，以在所述硬质掩膜层上形成多个深入至所述N型外延层的所述第一凹槽。
3.如权利要求1所述的制备方法，其特征在于，所述在所述硬质掩膜层上沉积多晶硅材料后并进行刻蚀，以在所述第一凹槽的侧壁形成侧壁掩膜层的步骤包括：
在所述硬质掩膜层上沉积多晶硅材料形成0.2-0.5um厚度的多晶硅层；
对所述多晶硅层进行干法刻蚀，去除所述硬质掩膜层上方的多晶硅层，以在所述第一凹槽的侧壁形成侧壁掩膜层。
4.如权利要求1所述的制备方法，其特征在于，所述沉积氮化硅材料并进行刻蚀处理，以在所述第二凹槽的侧壁形成第一氮化硅层的步骤包括：
在所述第二凹槽内沉积氮化硅材料形成第一氮化硅层，并采用干法刻蚀工艺刻蚀所述第一氮化硅层，仅保留所述第二凹槽侧壁的第一氮化硅层；其中，所述第二凹槽侧壁的第一氮化硅层的厚度大于所述侧壁掩膜层的厚度。
5.如权利要求1所述的制备方法，其特征在于，所述在所述多晶硅掩膜层以及所述第一氮化硅层的掩蔽下，对所述N型外延层进行P型掺杂离子注入，以在所述N型外延层的正面形成多个第一P型掺杂区和多个第二P型掺杂区的步骤包括：
在所述多晶硅掩膜层以及所述第一氮化硅层的掩蔽下，对所述N型外延层进行高温铝离子注入，以在所述第二凹槽底部形成多个所述第一P型掺杂区；
沉积碳膜并进行高温退火工艺，使得所述铝离子穿透所述多晶硅掩膜层进入至所述N型外延层，以形成多个所述第二P型掺杂区。
6.如权利要求1所述的制备方法，其特征在于，所述在所述第三凹槽内沉积氮化硅材料，以在所述第三凹槽的侧壁形成第二氮化硅层的步骤包括：
在所述碳化硅衬底的正面沉积氮化硅材料，并刻蚀沉积后的氮化硅材料层直至露出所述第二P型掺杂区，以在所述第三凹槽的侧壁形成第二氮化硅层；其中，第二氮化硅层的宽度与所述第一氮化硅层的宽度相等。
7.如权利要求1所述的制备方法，其特征在于，所述欧姆金属材料为金属钛，所述欧姆金属层的厚度为200-500埃。
8.如权利要求1所述的制备方法，其特征在于，所述金属保护材料为金属钨。
9.一种凸形碳化硅JBS器件，其特征在于，所述凸形碳化硅JBS器件由权利要求1-8任一项所述的制备方法制备。
10.一种芯片，其特征在于，所述芯片包括由权利要求1-8任一项所述的制备方法制备的凸形碳化硅JBS器件。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211148843.7A CN115241062B (zh) | 2022-09-21 | 2022-09-21 | 一种凸形碳化硅jbs器件及其制备方法、芯片 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN115241062A true CN115241062A (zh) | 2022-10-25 |
| CN115241062B CN115241062B (zh) | 2022-12-13 |
Family
ID=83681319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202211148843.7A Active CN115241062B (zh) | 2022-09-21 | 2022-09-21 | 一种凸形碳化硅jbs器件及其制备方法、芯片 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN115241062B (zh) |
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