KR100794716B1 - 트렌치 쇼트키 배리어 정류기 및 이러한 정류기의 제조 방법 - Google Patents
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Abstract
트렌치 쇼트키 배리어 정류기 및 이러한 정류기를 제조하는 방법이 개시되어 있다. 정류기는, (a) 제 1 및 제 2 대향 면을 가지고 있으며, 제 1 면에 인접한 제 1 전도성 타입의 드리프트 영역과 제 2 면에 인접한 제 1 전도성 타입의 캐쏘드 영역을 포함하는 반도체 영역으로서, 드리프트 영역은 캐쏘드 영역보다도 더 낮은 총 도핑 농도를 갖는, 반도체 영역과, (b) 제 1 면으로부터 반도체 영역내로 확장하는 복수의 트렌치로서, 반도체 영역 내에 복수의 메사를 한정하며, 복수의 트렌치 교차부를 형성하는, 복수의 트렌치와, (c) 트렌치의 바닥과, 트렌치 측벽의 하부 상에서 반도체 영역을 덮는 산화물 층과, (d) 트렌치 내의 산화물 층위에 배치되는 폴리실리콘 영역과, (e) 폴리실리콘 영역의 일부와 산화물 층의 일부를 덮는, 트렌치 교차부에서의 절연 영역을 포함한다.
Description
본 출원은 2000년 8월 31일자로 출원된 "트렌치 쇼트키 정류기(Trench Schottky Rectifier)"라는 명칭의 US 일련번호 제 09/653,084호에 관련되어 있으며, 상기 US 특허의 전체 개시물은 본 명세서에서 참조로써 병합된다.
본 출원은 정류 디바이스에 관한 것이며, 좀더 상세하게는 트렌치 쇼트키 배리어 정류기 및 이들 디바이스를 형성하는 방법에 관한 것이다.
정류기는 순방향 전류 흐름에는 상대적으로 낮은 저항을 가지며, 역방향 전류 흐름에는 높은 저항을 가진다. 트렌치 쇼트키 배리어 정류기는 스위칭-모드 전원 및 모터 드라이브와 같은 기타 고속 전원 스위칭 응용에서 출력 정류기로서 사용되는 것으로 알려져 온 정류기 유형이다. 이들 디바이스는 큰 순방향 전류를 전달하고, 큰 역방향 차단 전압을 지원할 수 있다.
메로트라 등(Mehrotra et al)에게 허여된 "MOS 트렌치를 갖는 쇼트키 배리어 정류기"라는 명칭의 US 특허번호 제 5,365,102호는, 그 전체 개시물이 본 명세서에서 참조로써 병합되어 있으며, 이상적인 계단 평행-면 P-N 접합(ideal abrupt parallel-plane P-N junction)을 통해 이론적으로 얻을 수 있는 것 보다 더 높은 항복 전압(breakdown voltage)을 갖는 트렌치 쇼트키 배리어 정류기를 개시한다. 기술된 정류기의 일실시예에 대한 횡단면도가 도 1에 예시되어 있다. 이 도면에서, 정류기(10)는 제 1 전도성 유형, 전형적으로는 N-타입 전도성이며, 제 1 면(12a) 및 제 2 대향 면(12b)을 갖는 반도체 기판(12)을 포함한다. 기판(12)은 제 1 면(12a) 인접하게 상대적으로 높게 도핑된 캐쏘드 영역(12c)(N+로 도시됨)을 포함한다. 제 1 전도성 타입(N으로 도시됨)의 드리프트 영역(12d)은 캐쏘드 영역(12c)에서 제 2 면(12b)내로 확장한다. 따라서, 캐쏘드 영역(12c)의 도핑 농도는 드리프트 영역(12d)의 도핑 농도 보다 더 크다. 횡단면 폭("Wm")을 가지며, 대향 측면(14a 및 14b)에 의해 한정되는 메사(mesa)(14)가 드리프트 영역(12d)에 형성된다. 메사는 줄무늬(stripe), 직사각형, 원통형 또는 기타 유사한 기하학적 모양일 수 있다. 절연 영역(16a 및 16b)(SiO2로 기술됨)이 또한 메사 측면 상에 제공된다. 정류기는 또한 절연 영역(16a, 16b) 상에 애노드 전극(18)을 포함한다. 애노드 전극(18)은 제 2 면(12b)에서 메사(14)와 쇼트키 정류 접촉을 형성한다. 애노드 전극/메사 경계면에 형성된 쇼트키 배리어의 높이는 사용된 전극 금속 및 반도체(예컨대, Si, Ge, GaAs 및 SiC)의 타입에 따라 다르며, 또한 메사(14)에서의 도핑 농도에 따라 다르다. 마지막으로, 캐쏘드 전극(20)이 캐쏘드 영역(12c) 인접하게 제 1 면(12a)에서 제공된다. 캐쏘드 전극(20)은 캐쏘드 영역(12c)과 저항성 접촉을 한다.
US 특허번호 제 5,365,102호에 기술된 방법에서, 드리프트 영역(12d)은 기판(12c) 상의 에피택셜 성장에 의해 제공된다. 그런 다음, 트렌치는 포토레지스트-패턴화된 질화물 층(photoresist-patterned nitride layer)을 통해 에칭되어, 열 산화 저항성 질화물 캡(thermal oxidation resistant nitride cap)을 갖는 분리된 메사(14)를 형성한다. 바람직하게는 실리콘 이산화물(silicon dioxide)인 절연 영역(16)이 트렌치 측벽 및 바닥(22b) 상에 형성되지만, 질화물 영역이 존재하기 때문에 메사(14)의 윗면{제 2면(12b)} 상에는 형성되지 않는다. 질화물 영역( 및 만약 존재한다면 임의의 응력 완화 산화물 영역)이 제거되며, 애노드(18)와 캐쏘드(20)의 금속화가 제공된다. 더 많은 정보를 얻기 위한다면, US 특허번호 제 5,365,102호를 참조 바란다.
아래에서 좀더 충분히 논의될 바와 같이, 본 발명은 US 특허번호 제 5,365,102의 정류기와 관련된 트렌치 쇼트키 배리어 정류기의 개선에 관한 것이며, 이러한 트렌치 쇼트키 배리어 정류기를 제조하는 방법에 관한 것이다.
본 발명의 실시예에 따라, 트렌치 쇼트키 배리어 정류기를 형성하는 방법이 제공된다. 이 방법은:
(a) 제 1 및 제 2 대향 면을 갖는 반도체 영역을 형성하는 단계로서, 상기 반도체 영역은 상기 제 1 면에 인접한 제 1 전도성 타입의 드리프트 영역과 제 2 면에 인접한 제 1 전도성 타입의 캐쏘드 영역을 포함하며, 상기 드리프트 영역은 상기 캐쏘드 영역과 관련된 총 도핑 농도보다 더 낮은 총 도핑 농도를 갖는, 반도체 영역 형성 단계와,
(b) 상기 제 1 면으로부터 상기 반도체 영역으로 확장하는 복수의 트렌치를 형성하는 단계로서, 이들 트렌치는 상기 반도체 영역 내에서 복수의 메사를 한정하며, 복수의 위치에서 트렌치 교차부를 형성하는, 복수의 트렌치 형성 단계와,
(c) 트렌치 바닥 및 트렌치 측벽의 하부에 대응하는 위치에서 반도체 영역을 덮는 산화물 층을 제공하는 단계와,
(d) 트렌치 내에 위치한 폴리실리콘 영역을 산화물 층위에 제공하는 단계와,
(e) 절연 영역을 트렌치 교차부에서 산화물 층위에 제공하는 단계와,
(f) 드리프트 영역에 인접해 있으며 드리프트 영역과 쇼트키 정류 접촉을 형성하는 애노드 전극을 제공하는 단계를 포함한다.
원하는 경우, 정류기에는 반도체 영역의 제 2 면상에 캐쏘드 전극이 제공될 수 있다.
반도체는 바람직하게는 실리콘 반도체이며, n-타입 전도성을 갖는다. 바람직한 절연 영역은 보로포스퍼실리케이트(borophosphosilicate) 유리 영역이다.
반도체 영역을 형성하는 단계는 바람직하게는 캐쏘드 영역에 대응하는 반도체 기판을 제공하는 단계 및 후속적으로 드리프트 영역에 대응하는 에피택셜 반도체 층을 기판 상에 성장시키는 단계를 포함한다.
트렌치를 형성하는 단계는 바람직하게는 반도체 영역의 제 1 면 위에 패턴화된 마스킹 층을 형성하는 단계와 마스킹 층을 통해 트렌치를 에칭하는 단계를 포함한다. 일부 실시예에서, 트렌치는 드리프트 영역내로 에칭되지만, 캐쏘드 영역내로는 에칭되지 않는다. 기타 실시예에서, 트렌치는, 이들이 드리프트 영역을 통과하 여 캐쏘드 영역내로 확장하도록 충분히 깊게 에칭된다.
산화물 층, 폴리실리콘 영역 및 절연 영역을 형성하는 단계는 바람직하게는 다음의 단계, 즉 (a) 예컨대 열적 성장 또는 산화물 증착 방법을 통해 반도체 영역의 제 1 면상에서 및 트렌치 내에 산화물 층을 형성하는 단계와; (b) 산화물 층위에 폴리실리콘 층을 형성하는 단계와; (c) 산화물 층의 일부분이 제 1 면 위에서 노출되고, 산화물 층의 일부분이 트렌치 측벽의 상부 위에서 노출되도록 폴리실리콘 층을 에칭하는 단계와; (d) 산화물 층과 에칭된 폴리실리콘 층위에 절연 층을 형성하는 단계와; (e) 트렌치 교차부에서 절연 층위에서 패턴화된 에칭 저항성 층을 형성하는 단계와; (f) 패턴화된 에칭 저항성 층에 의해 덮이지 않은 절연 층 및 산화물 층을 에칭하는 단계를 더 포함한다.
본 발명의 또 다른 실시예에 따라, 트렌치 쇼트키 배리어 정류기가 제공된다. 이 정류기는,
(a) 제 1 및 제 2 대향 면을 가지고 있으며, 제 1 면에 인접한 제 1 전도성 타입의 드리프트 영역과 제 2 면에 인접한 제 1 전도성 타입의 캐쏘드 영역을 포함하는 반도체 영역으로서, 드리프트 영역은 캐쏘드 영역보다도 더 낮은 총 도핑 농도를 갖는, 반도체 영역과,
(b) 제 1 면으로부터 반도체 영역내로 확장하는 복수의 트렌치로서, 반도체 영역 내에 복수의 메사를 한정하며, 복수의 트렌치 교차부를 형성하는 복수의 트렌치와,
(c) 트렌치의 바닥과, 트렌치 측벽의 하부 상에서 반도체 영역을 덮는 산화 물 층과,
(d) 트렌치 내의 산화물 층위에 배치되는 폴리실리콘 영역과,
(e) 폴리실리콘 영역의 일부와 산화물 층의 일부를 덮는, 트렌치 교차부에서의 절연 영역과,
(f) 드리프트 영역에 인접해 있으며, 드리프트 영역과 쇼트키 정류 접촉을 형성하는 애노드 전극을 포함한다.
많은 트렌치 교차각이 가능하다. 하나의 바람직한 경우로, 트렌치는 서로 직각으로 교차한다. 많은 구성이 트렌치 교차부에서 절연 영역에 가능하다. 하나의 바람직한 경우로, 절연 영역은 트렌치 위에서 보았을 때 직사각형이다.
본 발명의 한가지 장점은, 셀이 트렌치를 교차시킴으로써 한정되는 트렌치 쇼트키 배리어 정류기가 트렌치 교차 영역에서 개선된 방법 제어로 인해 높은 수율(high yield)로 형성될 수 있다는 점이다.
본 발명의 또 다른 장점은, 이러한 트렌치 쇼트키 배리어 정류기가 트렌치 교차 영역에서 "핀치 오프(pinch off)"의 저하라는 상당한 위험 없이 형성될 수 있다는 점이다. 이러한 타입의 저하는 역방향 바이어스 항복 전압을 감소시키고 누설 전류를 증가시키는데 기여한다.
본 발명의 이들 및 다른 실시예와 장점은 다음의 개시물을 고찰할 때 이 기술 분야에서 숙련된 사람에게 쉽게 분명하게 될 것이다.
도 1은 종래기술에 따른 트렌치 쇼트키 배리어 정류기의 부분 횡단면도.
도 2는 본 발명에 관련된 트렌치 쇼트키 배리어 정류기의 부분 횡단면도.
도 3a 내지 도 3g는 도 5의 라인(A-A')을 따라 취해진 부분 횡단면도로서, 도 2의 트렌치 쇼트키 배리어 정류기를 제조할 수 있는 하나의 방법을 예시하는, 부분 횡단면도.
도 4a 내지 도 4g는 도 5의 라인(B-B')을 따라 취해진 부분 횡단면도로서, 도 2의 트렌치 쇼트키 배리어 정류기를 제조할 수 있는 하나의 방법을 예시하는, 부분 횡단면도.
도 5는 도 3a 내지 도 3g 및 도 4a 내지 도 4g의 횡단면의 상대적인 위치를 예시하는 트렌치 쇼트키 배리어 정류기의 부분 평면도.
도 6a 내지 도 6b는 트렌치 쇼트키 배리어 정류기의 부분 평면도로서, 정류기의 트렌치와 메사에 관한 본 발명의 일실시예의 보호 특성부(protective feature)의 위치를 예시하는, 부분 평면도.
도 7a 내지 도 7c는 도 6b의 라인(B-B')을 따라 취해진 부분 횡단면도로서, 본 발명의 실시예에 따라 트렌치 쇼트키 배리어 정류기를 제조할 수 있는 방법을 예시하는 부분 횡단면도.
도 8은 폴리실리콘 에칭 이후 폴리실리콘이 트렌치 벽과 접촉하는 영역에 대한 2차원 표현을 제공하는 트렌치 교차 영역에 대한 부분도.
이러한 도면에 있어서 흔히 있는 경우처럼, 위 도면은 실제 축척대로 되지 않았다.
본 발명은, 이제 본 발명의 바람직한 실시예가 도시되어 있는 첨부 도면을 참조하여 좀더 상세하게 이후에 기술될 것이다. 그러나, 본 발명은 다른 형태로 구현될 수 있으며, 여기에서 제시된 실시예로 제한되는 것으로 해석되지는 않아야 한다.
공동으로 양도된 공동 계류중인 US 일련번호 제 09/653,084호는 낮은 순방향 바이어스 전압 강하, 낮은 역방향 바이어스 누설 전류 및 높은 항복 전압을 제공하는 정류기 디자인을 기술한다. 도 2는 이러한 정류기(10)의 일실시예를 부분 횡단면도로 예시한다. 정류기(10)는 제 1 전도성 타입, 전형적으로는 N-타입 전도성이며, 제 1 면(12a) 및 제 2 대향 면(12b)을 갖는 반도체 영역(12)을 포함한다. 기판 반도체 영역(12)은 바람직하게는 제 1 면(12a)에 인접하게 상대적으로 높게 도핑된 캐쏘드 영역(12c)(N+로 도시됨)을 포함한다. 예시된 30V 실리콘 디바이스에서, 캐쏘드 영역(12c)은 대략 5x1019/cm3의 불순물 농도로 도핑된다. 제 1 전도성 타입(N으로 도시됨)의 드리프트 영역(12d)은 바람직하게는 캐쏘드 영역(12c)에서 제 2 면(12b)내로 확장한다. 드리프트 영역(12d)은 예시된 디바이스의 경우 대략 3.3x1016/cm3의 불순물 농도로 도핑된다. 드리프트 영역(12d)과 캐쏘드 영역(12c)은 비-정류 N+/N 접합을 형성한다.
(부분적으로만 예시된) 메사(14)는 종래기술에서 알려진 바와 같이 대향하는 트렌치에 의해 드리프트 영역(12d)에서 한정되어 있다. 메사 폭은 전형적으로는 대략 1㎛이며, 트렌치 깊이는 도시된 디바이스의 경우에는 전형적으로는 대략 3㎛이 다. 트렌치는 드리프트 영역(12d)내로 확장하는 것으로 도시되었지만, 또한 나아가 캐쏘드 영역(12c)내로 확장할 수 있다. 메사(14)는 3차원으로 확장하며(미도시) 줄무늬, 직사각형, 원통형 또는 기타 유사한 기하학적 모양일 수 있다. 절연 영역(16)은 트렌치 내에 형성되며, 반도체/트렌치 경계면의 하부(14b)를 따라서 반도체 영역(12)에 인접하게 있다. 이 경우, 절연 영역(16)은 산화물 층, 좀더 상세하게는 실리콘 산화물 층으로 도시되어 있으며, 이것은 열적으로 성장 또는 증착될 수 있다. 절연 영역(16)은 전형적으로는 대략 700 내지 2000Å의 두께를 갖는다. 폴리실리콘 전도성 영역(19)이 메사(14) 사이의 트렌치에서 절연 영역(16) 위에 위치되어 있다.
애노드 전극(18)은 면(12b) 및 반도체/트렌치 경계면의 상부(14a)를 따라 드리프트 영역(12d) 바로 인접하게 위치된다. 애노드 전극(18)은 또한 절연 영역(16)과 폴리실리콘 영역(19)의 상부에 바로 인접한 곳에 위치한다. 애노드 전극(18)은, 애노드 전극(18)이 반도체 드리프트 영역(12d)과 접촉하는 곳, 즉 상부(14a) 및 제 2 면(12b)을 따라서 쇼트키 배리어 정류 접합을 형성한다.
캐쏘드 전극(20)은 제 1 면(12a)에서 캐쏘드 영역(12c)에 인접하게 제공된다. 캐쏘드 전극은 바람직하게는 캐쏘드 영역(12c)과 저항성 접촉을 형성한다.
도 2에 도시된 디바이스는 개선된 전압 강하 특성, 역방향 바이어스 항복 전압 및 누설 전류를 제공한다. 이론에 의해 속박되기를 바라지 않고, 이러한 디자인은 도 1의 디자인에 비해 개선된 순방향 전압 강하 특성을 제공하는 것으로 믿어지며, 그 이유는 애노드 전극(18)과 드리프트 영역(12d) 사이의 쇼트키 정류 접촉의 표면적이 접촉 영역을 제 2 면(12b)을 넘어서 상부(14a)내로 확장함으로써 증가되기 때문이다. 동시에, 하부(14b)에 인접한 절연 영역(16)은 전하 커플링이 애노드 전극(18)과 메사(14) 사이에 발생하게 하며, 이로 인해 생기는 공핍은 바람직한 "핀치 오프" 효과를 생성한다. 이것은 메사 구조 내의 전압 프로파일에 유리하게 영향을 미치며, 높은 역방향 바이어스 항복 전압과 낮은 누설 전류를 제공한다.
도 2의 정류기와 같은 트렌치 쇼트키 배리어 정류기를 제조하기 위한 하나의 방식이 이제 도 3a 내지 도 3g 및 도 4a 내지 도 4g와 연계하여 기술된다. 메사(14) 사이에 위치한 두 개의 트렌치(21)의 교차부를 예시한 평면도가 도 5에 도시되어 있다. 도 3a 내지 도 3g와 관련된 횡단면의 위치는 이 도면에서 점선(A-A')에 의해 예시되어 있으며, 이것은 도시된 수평 트렌치와 그 다음 수평 트렌치(미도시) 사이의 중간에 있다. 도 4a 내지 도 4g와 관련된 횡단면의 위치는 일점쇄선(B-B')에 의해 예시되어 있으며, 트렌치 교차부 바로 인근에 있다.
이제 도 3a 내지 도 3g 및 도 4a 내지 도 4g를 참조하면, {드리프트 영역(12d)에 대응하는} N-도핑 에피택셜 층이 {캐쏘드 영역(12c)에 대응하는} 기존의 N+ 도핑 기판 상에서 성장한다. 에피택셜 층(12d)은 전형적으로 약 7㎛ 두께를 갖는다. 다음으로, 포토레지스트 마스킹 방법이 마스크 부분(미도시)을 형성하는데 사용되며, 이 부분은 트렌치(21)의 위치를 한정한다. 트렌치(21)는 바람직하게는 반응성 이온 에칭(reactive ion etching)에 의해 마스크 부분 사이에 전형적으로는 약 3㎛의 깊이까지 개구부를 통해 건식 에칭된다. 마스크 부분은 제거되고, 그 결과 (트렌치 교차부에서 멀리 떨어진 곳에서는) 도 3a 및 (트렌치 교차부 인근에서 는) 도 4a의 구조가 된다. 이들 구조는 방법의 이 시점에서는 본래 동일하다.
그런 다음, 절연 층, 바람직하게는 산화물 층(16)이 도 3b 및 도 4b에 도시된 바와 같이 구조의 표면 위에서 {예컨대, 열적 산화(thermal oxidation)에 의해} 형성된다. 대략 700 내지 2000Å 정도의 두께가 열적 산화물 층(16)에 대해 전형적이다. 도 3b 및 도 4b의 구조는 방법의 이 시점에서는 본래 동일하다.
디바이스는 후속적으로 CVD와 같은 이 기술분야에서 알려진 기법을 사용하여 폴리실리콘(즉, 다결정 실리콘) 층(19)으로 덮여서 도 3c 및 도 4c에 도시된 구조를 제공한다. 이들 도면으로부터 볼 수 있는 바와 같이, 폴리실리콘(19)은 트렌치 교차부에서 더 멀리 떨어져 있는 영역(도 3c) 보다 트렌치 교차부 영역 근처에서(도 4c) 더 얕다. 폴리실리콘 층(19)은 전형적으로는 N-타입으로 도핑되어 그 고유저항(resistivity)을 감소시킨다. N-타입 도핑이 예컨대 인 염화물(phosphorous chloride)로 CVD 동안에 또는 비소(arsenic)나 인을 주입함으로써 수행될 수 있다.
그런 다음, 폴리실리콘 층(19)은 도 3d 및 도 4d에 도시된 바와 같이 표면(12b)을 따라서 및 상부(14a)를 따라서 산화물 층(16) 부분을 노출시키기 위해 등방적으로 (예컨대, 반응성 이온 에칭에 의해) 에칭된다. 하부(14b)를 따라서 산화물 층(16) 부분은 폴리실리콘(19)으로 덮여져 있다. 폴리실리콘은 에칭 이전에는 트렌치 교차부 영역 근처에서 더 얕기 때문에(위의 도 4c 및 도 3c를 비교바람), 폴리실리콘은 또한 에칭 이후에도 이들 영역에서 더 얕다(도 4d 및 도 3d를 비교바람). 도 8은 트렌치(21)와 메사(14)를 예시한 트렌치 교차부 영역의 부분도이다. 또한 도 8에는 폴리실리콘(19)이 에칭 단계 이후에 트렌치 벽에 접촉하는 경우에 대한 2차원 예시가 도시되어 있다.
그런 다음, BPSG{borophosphosilicate glass: 보로포스퍼실리케이트 유리} 층(15)이 예컨대 PECVD에 의해 전체 구조 위에 형성되며, 말단 영역에 패턴화된 포토레지스트 층(17)이 제공된다. (편의상, BPSG 층을 말단 영역에 증착하는 단계가 이들 일련의 도면에서 도시되어 있다). 결과적인 구조가 도 3e 및 도 4e에 예시되어 있다.
이 구조는 전형적으로 반응성 이온 에칭에 의해 에칭되며, 결국 포토레지스트에 의해 보호되지 않는 BPSG를 제거시킨다. 에칭 이후에 그 다음에도 남아있는 BPSG 영역(15)은 외부 드리프트 영역(12d) 위에 부분적으로 놓인다(도 3f 참조). 이들 영역은 동작하는 동안 정류기에 의해 생성된 전계를 차단하는(terminate) 전계판(field plate)으로 작용한다. 그런 다음, 포토레지스트가 제거되어, 결국 도 3f 및 도 4f의 구조를 야기한다.
BPSG 외에, 특정한 양의 폴리실리콘이 또한 이러한 에칭 단계 동안에 구조에서 제거되어, 폴리실리콘 구조(19)를 식각시킨다(eroding). 그 결과, 트렌치 교차부 영역에서의 이미 얕은 상태인 폴리실리콘 영역(19)은(도 4e 참조) 이들 단계 이후에 더 얕아지게 된다(도 4f 참조).
BPSG 또는 폴리실리콘(19)에 의해 덮이지 않은 산화물은 또한 이러한 에칭 단계 동안에 제거된다. 그 결과, 산화물(16)은 드리프트 영역(12d)의 상부면(12b)의 일부분과 또한 이들 영역과 관련된 트렌치 벽의 상부(14a)로부터 제거된다. 트렌치 교차부 영역 근처에서, 이 영역에서 폴리실리콘(19)의 깊이가 얕기 때문에, 산화물(16)은 도 4f에 도시된 바와 같이 거의 트렌치 바닥까지 에칭될 수 있다.
그런 다음, 이 구조에는 금속 접촉 층(18)이 제공되어 디바이스를 위한 애노드 전극을 생성하며, 금속 접촉 층(20)이 제공되어 디바이스를 위한 캐쏘드 층을 생성한다.
산화물이 트렌치 교차부 영역 근처에서 심하게 에칭될 수 있기 때문에, 애노드는 거의 전체 트렌치 측벽( 및 많은 경우에는 트렌치 바닥의 일부분)을 따라서 드리프트 영역과 접촉한다. 이러한 형태의 한가지 결과로, 위에서 논의된 원하는 "핀치 오프" 효과가 상당히 저하된다는 것이 있다. 그 결과, 역방향 바이어스 항복 전압이 낮아지며, 누설 전류는 디바이스에 대해서 증가하며, 성능 및 수율은 손상된다.
본 발명의 실시예에 따라, 이러한 원치 않는 결과를 피하기 위한 보호 방법 및 구조가 제공된다. 보호 방법은, 트렌치 교차부 영역 위에 보호 영역을 형성함으로써 트렌치 교차부 영역 근처에서 위의 방법을 변경한다. 이러한 보호 영역은 바람직하게는 BPSG 영역과 같은 산화물-에칭-저항성 영역이지만, 기타 물질이 사용될 수 있다.
아래의 논의로부터 좀더 명백해질 바와 같이, 보호 방법을 통해, 도 5의 라인(A-A')의 위치에 대응하는 횡단면(도 3a 내지 도 3g)은 대부분 변경되지 않는다.
그러나, 라인(B-B')의 위치에 대응하는 횡단면은 보호 영역을 형성함으로 인해 변경된다. 좀더 상세하게, 보호 방법은 폴리실리콘 층이 에칭되는 시점까지는 위의 방법과 동일하다(도 4d 참조).
위의 방법에서, BPSG 층(15)은 이 시점에 형성되며, 구조에는 종단 영역에서 포토레지스트 특성부가 제공된다(도 4e 참조, 이들 포토레지스트 특성부는 이 도면에는 나타나있지 않고 오히려 도 3e에 나타나 있음을 상기하기 바람).
이와는 대조적으로, 본 발명의 보호 방법에서, BPSG 층(15)을 형성 한 후, 종단 영역에서 BPSG 층을 보호할 뿐만 아니라 트렌치가 교차하는 BPSG 층을 보호하는 패턴화된 포토레지스트 층(17)이 제공된다. 그 결과, 트렌치 교차부 영역이 도 4e에서와 같은 형태의 구조를 형성하는 대신, BPSG 층(15)이 도 7a에 도시된 바와 같이 포토레지스트 특성부(17)에 의해 보호되는 구조가 제공된다.
이들 포토레지스트 특성부를 예시한 부분 평면도가 도 6a 및 도 6b에 도시되어 있으며, 이때 도 6a는 도 6b보다 BPSG 특성부에 대한 더 큰 축척의 투시도를 제공한다. (도 6a 및 도 6b는 중심 근처의 디바이스 부분을 예시하며, 그리하여 종단 영역에서 볼 수 있는 BPSG 특성부를 예시하지 않는다.) 반도체 메사 영역(14)을 한정하는 트렌치(21)에 대한 포토레지스트 특성부(17)의 배치가 도시되어 있다. 직사각형 메사가 도시되어 있지만, 본 발명은 메사가 교차 트렌치에 의해 형성되는 임의의 디자인에 응용됨을 주목하기 바란다. 도시된 바와 같이, 이들 영역이 트렌치 교차부 영역을 약간 너머서 확장함을 또한 주목하기 바란다. 여기에 사용된 바와 같이, "트렌치 교차부 영역"(본 명세서에서 "트렌치 교차부"로도 지칭됨)은 둘 이상의 트렌치에 공통인 트렌치 영역이다. 특정한 예로서, 도 5의 트렌치 교차부 영역은, 일점쇄선에 의해 한정된 직사각형(11) 내의 포함된 그 영역이다.
이 방법을 계속하면, 위의 도 4f에서처럼, BPSG 에칭 단계가 수행되며 그 다 음에 포토레지스트가 제거된다. 이로 인해 결국 도 7b와 같은 구조가 된다. 이 도면에서 볼 수 있는 바와 같이, 트렌치 교차부 영역 근처의 BPSG 특성부(15)의 존재는 산화물(16)이 거의 트렌치 바닥까지 에칭되는 것을 막으며, 위에서 언급한 바람직하지 않은 "핀치-오프"의 저하를 피하게 한다. 비록 직사각형 BPSG 보호 특성부가 이 특정한 실시예에서 형성되지만, 트렌치 교차부 위치 근처에서 트렌치 내에 산화물의 과도한 에칭이 방지되는 한, 다른 기하학적 모양이 가능함이 이 기술 분야에서 숙련된 사람에게 즉시 분명해질 것이다.
이때, 이 구조에는 {위의 도 4g에서처럼) 금속 접촉 층(18 및 20)이 제공되며, 이것은 디바이스에 대한 애노드 및 캐쏘드 전극으로 동작한다. 결과적인 구조가 도 7c에 도시되어 있다.
다시, 이 보호 방법에서 제시된 주요한 변경은 트렌치 교차부 영역에서 볼 수 있다. 그러므로, 도 7a 내지 도 7c의 횡단면은 도 4e 내지 도 4g의 횡단면과 상당히 다르다. 그러나, 비-트렌치 교차부 영역에서, 횡단면(미도시)은 본래 도 3e 내지 도 3g의 횡단면과 본질적으로 동일하다.
비록 본 발명이 몇 개의 예시적인 실시예로 기술되었지만, 위에서 기술된 실시예에 대한 많은 다른 변형이 있음은 이 기술 분야에서 숙련된 사람에게는 분명할 것이다. 이들 변형이 여기에 첨부된 청구항에 의해서만 제한될 본 발명의 교훈 내에 있음이 이해되어야 한다.
상술한 바와 같이, 본 발명은 정류 디바이스, 좀더 상세하게는 트렌치 쇼트 키 배리어 정류기 및 이들 디바이스를 형성하는 방법에 이용된다.
Claims (26)
- 트렌치 쇼트키 배리어 정류기(trench Schottky barrier rectifier) 형성 방법으로서,제 1 및 제 2 대향 면을 갖는 반도체 영역을 형성하는 단계로서, 상기 반도체 영역은 상기 제 1 면에 인접한 제 1 전도성 타입의 드리프트 영역과 제 2 면에 인접한 상기 제 1 전도성 타입의 캐쏘드 영역을 포함하며, 상기 드리프트 영역은 상기 캐쏘드 영역의 총(net) 도핑 농도보다 더 낮은 총 도핑 농도를 갖는, 반도체 영역 형성 단계와;상기 제 1 면으로부터 상기 반도체 영역내로 확장하는 복수의 트렌치를 형성하는 단계로서, 상기 트렌치는 상기 반도체 영역 내에서 복수의 메사(mesa)를 한정하며, 복수의 위치에서 트렌치 교차부를 형성하는, 복수의 트렌치 형성 단계와;트렌치 바닥 및 트렌치 측벽의 하부에 대응하는 위치에서 상기 반도체 영역을 덮는 산화물 층을 형성하는 단계와;상기 트렌치 내에 위치한 폴리실리콘 영역을 상기 산화물 층위에 형성하는 단계와;절연 영역을 상기 트렌치 교차부에서 상기 산화물 층위에 형성하는 단계와;상기 드리프트 영역에 인접해 있으며 상기 드리프트 영역과 쇼트키 정류 접촉을 형성하는 애노드 전극을 형성하는 단계를,포함하는 트렌치 쇼트키 배리어 정류기 형성 방법.
- 제 1항에 있어서, 상기 반도체 영역의 상기 제 2 면상에 캐쏘드 전극을 제공하는 단계를 더 포함하는, 트렌치 쇼트키 배리어 정류기 형성 방법.
- 제 1항에 있어서, 상기 반도체 영역을 형성하는 단계는, 상기 캐쏘드 영역에 대응하는 반도체 기판을 제공하는 단계와, 상기 드리프트 영역에 대응하는 에피택셜 반도체 층을 상기 기판 상에 성장시키는 단계를 포함하는, 트렌치 쇼트키 배리어 정류기 형성 방법.
- 제 1항에 있어서, 상기 트렌치를 형성하는 단계는 반도체 영역의 제 1 면 위에 패턴화된 마스킹 층을 형성하는 단계와, 상기 마스킹 층을 통해 상기 트렌치를 에칭하는 단계를 포함하는, 트렌치 쇼트키 배리어 정류기 형성 방법.
- 제 4항에 있어서, 상기 트렌치는, 이들이 상기 드리프트 영역을 통해서 상기 캐쏘드 영역내로 확장하도록 충분히 깊게 에칭되는, 트렌치 쇼트키 배리어 정류기 형성 방법.
- 제 4항에 있어서, 상기 트렌치는 상기 드리프트 영역내로 에칭되지만, 상기 캐쏘드 영역내로는 에칭되지 않는, 트렌치 쇼트키 배리어 정류기 형성 방법.
- 제 1항에 있어서, 상기 산화물 층, 상기 폴리실리콘 영역 및 상기 절연 영역을 형성하는 단계는,상기 반도체 영역의 상기 제 1 면상에서 및 상기 트렌치 내부에서 산화물 층을 형성하는 단계와;상기 산화물 층위에 폴리실리콘 층을 형성하는 단계와;상기 산화물 층의 일부는 상기 제 1 면 위에서 노출되고, 상기 산화물 층의 일부는 상기 트렌치 측벽의 상부 위에서 노출되도록 상기 폴리실리콘 층을 에칭하는 단계와;상기 산화물 층과 상기 에칭된 폴리실리콘 층위에서 절연 층을 형성하는 단계와;상기 트렌치 교차부에서 상기 절연 층위에 패턴화된 에칭 저항 층을 형성하는 단계와;상기 패턴화된 에칭 저항 층에 의해 덮이지 않은 상기 산화물 층과 상기 절연 층을 에칭하는 단계를,더 포함하는, 트렌치 쇼트키 배리어 정류기 형성 방법.
- 제 7항에 있어서, 상기 산화물 층은 열적으로 성장되는(thermally grown), 트렌치 쇼트키 배리어 정류기 형성 방법.
- 제 7항에 있어서, 상기 산화물 층은 증착되는, 트렌치 쇼트키 배리어 정류기 형성 방법.
- 제 7항에 있어서, 상기 절연 층은 보로포스퍼실리케이트 유리(borophosphosilicate glass) 층인, 트렌치 쇼트키 배리어 정류기 형성 방법.
- 제 1항에 있어서, 상기 반도체는 실리콘 반도체인, 트렌치 쇼트키 배리어 정류기 형성 방법.
- 제 1항에 있어서, 상기 제 1 전도성 타입은 N-타입 전도성인, 트렌치 쇼트키 배리어 정류기 형성 방법.
- 제 1항에 있어서, 상기 절연 영역은 보로포스퍼실리케이트 유리 영역인, 트렌치 쇼트키 배리어 정류기 형성 방법.
- 트렌치 쇼트키 배리어 정류기 형성 방법으로서,N-타입 실리콘 기판 상에 N-타입 전도성의 실리콘 에피택셜 층을 성장시키는 단계로서, 상기 기판과 상기 에피택셜 층은 제 1 및 제 2 대향 면을 갖는 반도체 영역을 형성하며, 상기 에피택셜 층은 상기 제 1 면에 인접한 드리프트 영역에 대응하며, 상기 반도체 기판은 상기 제 2 면에 인접한 캐쏘드 영역에 대응하고 및 상기 드리프트 영역은 상기 캐쏘드 영역의 총 도핑 농도보다 더 낮은 총 도핑 농도를 갖는, 실리콘 에피택셜 층 성장 단계와;상기 제 1 면으로부터 상기 반도체 영역내로 확장하는 복수의 트렌치를 형성하는 단계로서, 상기 트렌치는 상기 반도체 영역 내에서 복수의 메사를 한정하며, 복수의 위치에서 트렌치 교차부를 형성하는, 복수의 트렌치 형성 단계와;상기 제 1 면과 상기 트렌치 내에서 상기 반도체 영역 상에 산화물 층을 형성하는 단계와;상기 산화물 층위에 폴리실리콘 층을 형성하는 단계와;상기 산화물 층의 일부분이 상기 제 1 면 위와 상기 트렌치 측벽의 상부 위에서 노출되도록 상기 폴리실리콘 층을 에칭하는 단계와;상기 산화물 층과 상기 에칭된 폴리실리콘 층위에 절연 층을 형성하는 단계와;상기 트렌치 교차부에서 상기 절연 층위에 패턴화된 에칭 저항 층을 형성하는 단계와;상기 패턴화된 에칭 저항 층에 의해 덮이지 않은 영역에서 상기 절연 층과 상기 산화물 층을 에칭하는 단계와;상기 반도체 영역의 상기 드리프트 영역에 인접해 있으며, 상기 드리프트 영역과 쇼트키 정류 접촉을 형성하는 애노드 전극을 형성하는 단계를,포함하는, 트렌치 쇼트키 배리어 정류기 형성 방법.
- 제 14항에 있어서, 상기 산화물 층은 열적으로 성장되는, 트렌치 쇼트키 배 리어 정류기 형성 방법.
- 제 14항에 있어서, 상기 산화물 층은 증착되는, 트렌치 쇼트키 배리어 정류기 형성 방법.
- 제 14항에 있어서, 상기 절연 영역은 보로포스퍼실리케이트 유리 영역인, 트렌치 쇼트키 배리어 정류기 형성 방법.
- 제 1 및 제 2 대향 면을 가지고 있으며, 상기 제 1 면에 인접한 제 1 전도성 타입의 드리프트 영역과 제 2 면에 인접한 상기 제 1 전도성 타입의 캐쏘드 영역을 포함하는 반도체 영역으로서, 상기 드리프트 영역은 상기 캐쏘드 영역의 총 도핑 농도보다도 더 낮은 총 도핑 농도를 갖는, 반도체 영역과;상기 제 1 면으로부터 상기 반도체 영역내로 확장하는 복수의 트렌치로서, 상기 트렌치는 상기 반도체 영역 내에 복수의 메사를 한정하며, 복수의 트렌치 교차부를 형성하는 복수의 트렌치와;상기 트렌치의 바닥과, 상기 트렌치 측벽의 하부 상에서 상기 반도체 영역을 덮는 산화물 층과;상기 트렌치 내의 상기 산화물 층위에 배치되는 폴리실리콘 영역과;상기 트렌치 교차부에서의 상기 폴리실리콘 영역의 일부와 상기 산화물 층의 일부를 덮는, 트렌치 교차부에서의 절연 영역과;상기 드리프트 영역에 인접해 있으며, 상기 드리프트 영역과 쇼트키 정류 접촉을 형성하는 애노드 전극을,포함하는, 트렌치 쇼트키 배리어 정류기.
- 제 18항에 있어서, 상기 제 1 전도성 타입은 N-타입 전도성인, 트렌치 쇼트키 배리어 정류기.
- 제 18항에 있어서, 상기 트렌치는 상기 드리프트 영역내로 에칭되지만, 상기 캐쏘드 영역내로는 에칭되지 않는, 트렌치 쇼트키 배리어 정류기.
- 제 18항에 있어서, 상기 트렌치는 상기 드리프트 영역을 통과하여 상기 캐쏘드 영역내로 확장하는, 트렌치 쇼트키 배리어 정류기.
- 제 18항에 있어서, 상기 반도체는 실리콘 반도체인, 트렌치 쇼트키 배리어 정류기.
- 제 18항에 있어서, 상기 산화물은 실리콘 이산화물인, 트렌치 쇼트키 배리어 정류기.
- 제 18항에 있어서, 상기 절연 영역은 보로포스퍼실리케이트 유리 영역인, 트 렌치 쇼트키 배리어 정류기.
- 제 18항에 있어서, 상기 트렌치는 서로 직각으로 교차하는, 트렌치 쇼트키 배리어 정류기.
- 제 25항에 있어서, 상기 트렌치 교차부에서의 상기 절연 영역은 상기 트렌치 위에서 볼 때 직사각형인, 트렌치 쇼트키 배리어 정류기.
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