KR100765924B1 - 트렌치 쇼트키 정류기 및 이 정류기를 형성하는 방법 - Google Patents

트렌치 쇼트키 정류기 및 이 정류기를 형성하는 방법 Download PDF

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Abstract

쇼트키 정류기(Schottky rectifier)가 제공된다. 쇼트키 정류기는, (a) 제 1 및 이에 대향하는 제 2 면을 가지며, 제 1 면에 인접한 제 1 전도체 타입의 캐쏘드 영역과, 캐쏘드 영역의 최종(net) 도핑 농도보다 더 낮은 최종 도핑 농도를 갖는 드리프트 영역을 포함하는 반도체 영역과; (b) 제 2 면으로부터 반도체 영역으로 연장하며, 반도체 영역 내의 하나 이상의 메사(mesa)를 한정하는 하나 이상의 트렌치(trench)와; (c) 트렌치의 하단부에서 반도체 영역에 인접한 절연 영역과; (d) 애노드 전극으로서, (i) 제 2 면에서 반도체에 인접해 있으며, 이 반도체와 접촉하는 쇼트키 정류 접촉을 형성하고, (ii) 트렌치의 상단부 내에서 반도체 영역에 인접해 있고 이 영역과 쇼트키 정류 접촉을 형성하며 및 (iii) 트렌치의 하단부 내에서 절연 영역에 인접해 있는 애노드 전극을 포함한다.

Description

트렌치 쇼트키 정류기 및 이 정류기를 형성하는 방법{TRENCH SCHOTTKY RECTIFIER AND METHOD OF FORMING THE SAME}
본 발명은, 정류기 및 좀더 상세하게는 쇼트키 배리어 정류 디바이스(Schottky barrier rectifying devices) 및 이들 디바이스를 형성하는 방법에 관한 것이다.
정류기는 순방향의 전류 흐름에 대해서는 비교적 낮은 저항을 나타내고, 역방향의 전류 흐름에 대해서는 높은 저항을 나타낸다. 쇼트키 배리어 정류기는, 모터 드라이브와 같이 스위칭-모드 전원 및 기타 고속 전원 스위칭 응용에서의 출력 정류기로 사용되어온 타입의 정류기이다. 이들 디바이스는 큰 순방향 전류를 운반할 수 있고 큰 역방향 차단 전압을 지원할 수 있다.
메로트라 등(Mehrotra et al)에게 허여되고 "MOS 트렌치를 갖는 쇼트키 배리어 정류기(Schottky Barrier Rectifier with MOS Trench)"라는 제목을 가지며, 개시물 전체가 본 명세서에서 참조로써 병합되는 US 특허(제 5,365,102호)는 이상적인 계단 평행-면 P-N 접합(ideal abrupt parallel-plane P-N junction)으로 이론적으로 얻을 수 있는 것보다 더 높은 브레이크다운(breakdown) 전압을 갖는 쇼트키 배리어 정류기를 개시하고 있다. 기술된 정류기의 일실시예에 대한 횡단면도가 도 1에 예시되어 있다. 이 도면에서, 정류기(10)는, 제 1 면(12a)과 이에 대향하는 제 2 면(12b)을 가지며 제 1 전도체 타입, 전형적으로는 N-타입 전도체인 반도체 기판(12)을 포함한다. 기판(12)은 제 1 면(12a)에 인접한 비교적 높게 도핑된 캐쏘드 영역(12c)(N+로 도시됨)을 포함한다. 제 1 전도체 타입의 드리프트 영역(12d)(N으로 도시됨)은 캐쏘드 영역(12c)에서 제 2 면(12b)으로 연장한다. 따라서, 캐쏘드 영역(12c)의 도핑 농도는 드리프트 영역(12d)의 농도보다 더 크다. 대향면(14a 및 14b)으로 한정된 횡단폭("Wm")을 갖는 메사(mesa)(14)가 드리프트 영역(12d)에 형성된다. 메사는 스트라이프(stripe), 직사각형, 원통형 또는 기타 유사한 기하학적 모형일 수 있다. (SiO2로 기술된) 절연 영역(16a 및 16b)이 또한 메사의 측면에 제공된다. 정류기는 또한 절연 영역(16a 및 16b) 상에 애노드 전극(18)을 포함한다. 애노드 전극(18)은 제 2 면(12b)에서 메사(14)와 쇼트키 정류 접촉(Schottky rectifying contact)을 형성한다. 애노드 전극/ 메사 경계면에서 형성된 쇼트키 배리어의 높이는 사용된 전극 금속 및 반도체의 타입(예컨대, Si, Ge, GaAs 및 SiC)에 의존하며, 또한 메사(14)의 도핑 농도에 의존한다. 마지막으로, 캐쏘드 전극(20)은 제 1 면(12a)에서 캐쏘드 영역(12c)에 인접한 곳에서 제공된다. 캐쏘드 전극(20)은 캐쏘드 영역(12c)에 저항성 접촉을 한다.
US 특허(제 5,612,567호)에 따라, 드리프트 영역의 메사-형태부(14)와 트렌치의 절연 측벽(16a 및 16b)에 마주보는 금속 애노드(18) 부분에서 다수의 전하 캐리어 사이에 전하 결합이 발생함으로 인해, 바람직한 효과가 도 1의 디바이스로 달성된다. 상세하게, 금속-반도체 접촉(쇼트키 접촉)의 중심에서의 전계가 이상적인 평행-면 정류기에 비해 상당히 감소된다. 쇼트키 접촉의 중심에서의 전계의 감소는 쇼트키 배리어 높이를 덜 감소시킴으로써 역방향 바이어스 누설 전류를 상당히 감소시킨다. 역방향 바이어스된 누설 전류는 역방향 바이어스(차단) 동작 모드 동안의 정류기의 전류이다. 게다가, 전계 프로파일의 피크는 금속-반도체 접촉에서 드리프트 영역으로 이동한다. 전계의 피크가 쇼트키 접촉으로부터 멀어짐에 따라, 메사는 좀더 높은 전압을 지원할 수 있고, 그에 따라 이상적인 평행-면 정류기의 브레이크다운 전압보다 더 높은 브레이크다운 전압(역방향 차단 전압)을 제공한다.
현대의 전원의 전압이 감소된 전력 소모 및 증가된 에너지 효율에 따라 계속 감소하기 때문에, 전력 정류기 양단의 순방향 바이어스 전압 강하를 감소시키는 것이 유리하게 되었다. 전력 소모가 감소될 필요가 있음으로 인해 또한 일반적으로 역방향 바이어스 누설 전류를 최소화하는 것이 유리하게 되었다. 그러므로, 전력 소모를 최소화하기 위해, 순방향 바이어스 전압 강하 및 역방향 바이어스 누설 전류가 최소화되어야 한다.
불행히도, US 특허(제 5,365,102호)의 트렌치 쇼트키 정류기가 높은 역방향 바이어스 브레이크다운 전압(차단 전압)과 낮은 역방향 바이어스 누설 전류를 결국 갖지만, 이러한 설계는 그럼에도 불구하고 많은 에너지-효율적인 응용에 불리하며, 이는 이것이 정류기 양단에 바람직하지 않게 높은 순방향 바이어스 전압 강하를 야기하기 때문이다.
바질라(Bagila)에게 허여되고, "쇼트키 배리어 정류기 및 이러한 정류기를 형성하는 방법(Schottky Barrier Rectifiers and Methods of Forming the Same)"이라는 제목을 가지며, 그 개시물 전체가 본 명세서에서 참조로써 병합되는 US 특허(제 5,612,567호)는, 낮은 순방향 바이어스 전압 강하, 낮은 역방향 바이어스 누설 전류 및 높은 브레이크다운 전압이 US 특허(제 5,365,102호)의 트렌치 쇼트키 정류기를 변경함으로써 동시에 달성될 수 있음을 개시한다. 상세하게는, 드리프트 영역의 메사-형태부는 균일하지 않은 도핑 농도로 제공되며, 이것은 높은 차단 전압 성능 및 낮은 역방향 바이어스 누설 전류와 함께 낮은 순방향 바이어스 전압 강하를 제공하는 것으로 알려져 있다. 드리프트 영역은 바람직하게는 균일하지 않게 도핑이 되어서, 도핑 농도가 애노드 전극과 드리프트 영역 사이에 형성된 쇼트키 정류 접합에서 멀어지는 방향으로 단조 증가한다. 이러한 균일하지 않은 도핑은, 좀더 높게 도핑된 캐쏘드 영역에 드리프트 영역을 에피택셜 성장시키는 동안에 컴퓨터로 제어되는 그 위치에서의(in-situ) 도핑을 수행함으로써 달성된다. 도핑 프로파일과 농도는 바람직하게는, 정류기가 브레이크다운의 개시부분(onset)에서 역바이어스가 걸릴 때, 드리프트 영역의 전계 프로파일이 대체로 균일하고 및/또는 네거티브하게 경사가 져서 쇼트키 정류 접합에서 캐쏘드 영역으로 가는 방향으로 단조 감소하는 프로파일을 갖게 되도록 선택된다.
불행히도, 단계적인(graded) 도핑 프로파일에 대한 필요는 상당한 복잡성을 야기하여 그에 따라 제조 공정에 상당한 비용을 야기한다. 따라서, 낮은 순방향 바이어스 전압 강하, 낮은 역방향 바이어스 누설 전류 및 높은 브레이크다운 전압을 동시에 제공하면서 쉽게 제조될 수 있는 쇼트키 배리어 정류기 디바이스를 제공할 필요가 종래 기술 내에서 남게 되었다.
상술한 필요와 기타 필요가 본 발명에 의해 충족된다. 특히, (a) 제 1 및 이에 대향하는 제 2 면을 가지며, 제 1 면에 인접한 제 1 전도체 타입의 캐쏘드 영역과, 제 2 면에 인접한 제 1 전도체 타입인 드리프트 영역으로서 캐쏘드 영역의 최종(net) 도핑 농도보다도 더 낮은 최종 도핑 농도를 갖는 드리프트 영역을 포함하는 반도체 영역과; (b) 제 2 면으로부터 반도체 영역으로 연장하며, 반도체 영역 내의 하나 이상의 메사(mesa)를 한정하는 하나 이상의 트렌치(trench)와; (c) 트렌치의 하단부에서 반도체 영역에 인접한 절연 영역과; (d) 애노드 전극으로서, (i) 제 2 면에서 반도체 영역에 인접해 있으며, 이 반도체 영역과 쇼트키 정류 접촉을 형성하고, (ii) 트렌치의 상단부 내에서 반도체 영역에 인접해 있고 이 영역과 쇼트키 정류 접촉을 형성하며 및 (iii) 트렌치의 하단부 내에서 절연 영역에 인접해 있는 애노드 전극을 포함하는 쇼트키 정류기가 제공된다.
바람직하게는, 반도체는 실리콘이며, 제 1 전도체 타입은 n-타입 전도체이며, 캐쏘드 전극은 제 1 면에 제공된다.
트렌치의 하단부는 바람직하게는 트렌치 깊이의 대략 25 내지 40%에 해당한다. 일부 실시예에서, 트렌치는 캐쏘드 영역으로 연장하며, 이때 트렌치의 절연된 하단부는 바람직하게는 캐쏘드 영역과 드리프트 영역 사이에서 연장한다.
절연 영역은 바람직하게는 실리콘 이산화물이며, 이것은 증착되거나 열적으로 성장(thermally grown)될 수 있다.
일부 실시예에서, 폴리실리콘 영역은 절연 영역 상에 배치되며 애노드 전극 의 일부를 형성한다.
본 발명은, 또한 트렌치 쇼트키 정류기를 형성하는 방법을 제공한다. 이 방법은 (a) 제 1 및 제 2 대향면을 갖는 반도체 영역을 형성하는 단계로서, 상기 반도체 영역이 제 1 면에 인접한 제 1 전도체 타입의 캐쏘드 영역과, 제 2 면에 인접한 제 1 전도체 타입의 드리프트 영역으로서 캐쏘드 영역의 최종 도핑 농도보다 더 낮은 최종 도핑 농도를 갖는 드리프트 영역을 포함하는, 반도체 영역 형성 단계와; (b) 제 2 면으로부터 반도체 영역으로 연장하는 하나 이상의 트렌치를 형성하는 단계로서, 상기 트렌치가 반도체 영역 내에서 하나 이상의 메사를 한정하는, 하나 이상의 트렌치 형성 단계와; (c) 트렌치의 하단부에서 반도체 영역에 인접한 절연 영역을 형성하는 단계와; (d) 애노드 전극을 형성하는 단계로서, 이 애노드 전극이, (i) 제 2 면에서 반도체 영역에 인접해 있으며, 이 반도체 영역과 쇼트키 정류 접촉을 형성하고, (ii) 트렌치의 상단부 내에서 반도체 영역에 인접해 있고 이 영역과 쇼트키 정류 접촉을 형성하며 및 (iii) 트렌치의 하단부 내에서 절연 영역에 인접해 있는, 애노드 전극 형성 단계를 포함한다.
반도체 영역 형성 단계는, 바람직하게는 캐쏘드 영역에 해당하는 반도체 기판을 제공하는 단계와, 이 기판 상에 드리프트 영역에 해당하는 에피택셜 반도체 층을 성장시키는 단계를 포함한다.
트렌치 형성 단계는, 바람직하게는 반도체 영역의 제 2 면 위에 패턴화된 마스킹 층(patterned masking layer)을 형성하는 단계와, 이 마스킹 층을 통해 트렌치를 에칭하는 단계를 포함한다.
절연 영역 형성 단계는, 제 2 면 위와 트렌치에 산화물 층을 제공하는 단계와, 이에 후속하여 이 산화물 층의 일부를 에칭하는 단계를 포함할 수 있다. 일부 실시예에서, 포토레지스트 패턴이 (열적으로 성장될 수 있는) 산화물 층상에 제공되며, 포토레지스트가 덮이지 않은 산화물 층 부분은 에칭되며 그 이후 포토레지스트가 제거된다. 다른 실시예에서, 폴리실리콘 층이 (열적으로 성장될 수 있는) 산화물 층상에 제공되며, 이 폴리실리콘 층은 에칭되어서, 제 2 면 및 트렌치의 상단부 위의 산화물 층 부분은 노광되며, 이들 노광된 부분은 후속적으로 에칭에 의해 제거된다.
절연 영역 형성 단계는 또한 산화물 층을 증착하는 단계를 포함할 수 있다. 예컨대, 테트라에틸오쏘실리케이트(tetraethylorthosilicate) 층이 제 2 면상에서 및 트렌치 내에 증착될 수 있다. 이 후, 테트라에틸오쏘실리케이트 층은 제 2 면 및 트렌치의 상단부에서 제거될 때까지 에칭될 수 있다. 후속적으로, 테트라에틸오쏘실리케이트는 고밀도 실리콘 이산화물 층으로 변환될 수 있다.
본 발명의 하나의 장점은, 낮은 순방향 바이어스 전압 강하, 낮은 역방향 바이어스 누설 전류 및 높은 브레이크다운 전압을 갖는 새로운 쇼트키 배리어 정류기가 제공된다는 점이다.
또 다른 장점은, 이러한 쇼트키 배리어 정류기가 간단하고 그에 따라 경제적인 제조 기법을 사용하여 제조될 수 있다는 점이다.
다른 실시예 및 장점은 이후에 제시된 상세한 설명, 예 및 청구항을 고찰하여 당업자에게 쉽게 이해될 것이다.
도 1은 종래기술에 따른 트렌치 MOS 배리어 쇼트키 정류기의 횡단면도.
도 2는 본 발명의 실시예에 따른 트렌치 쇼트키 정류기의 횡단면도.
도 3은 본 발명의 실시예에 따른 트렌치 쇼트키 정류기의 횡단면도.
도 4는 본 발명의 실시예에 따른 트렌치 쇼트키 정류기의 횡단면도.
도 5는 본 발명의 실시예에 따른 트렌치 쇼트키 정류기의 횡단면도.
도 6은 본 발명의 실시예에 따른 트렌치 쇼트키 정류기의 횡단면도.
도 7은 본 발명의 실시예에 따른 트렌치 쇼트키 정류기의 횡단면도.
도 8은 본 발명의 실시예에 따른 트렌치 쇼트키 정류기의 횡단면도.
도 9는 본 발명의 실시예에 따른 트렌치 쇼트키 정류기의 횡단면도.
도 10a 내지 10d는 본 발명의 실시예에 따른 도 2의 트렌치 쇼트키 정류기를 형성하는 방법을 예시한 횡단면도.
도 11a 내지 도 11d는 본 발명의 실시예에 따른 도 3의 트렌치 쇼트키 정류기를 형성하는 방법을 예시한 횡단면도.
도 12a 내지 도 12c는 본 발명의 실시예에 따른 도 6의 트렌치 쇼트키 정류기를 형성하는 방법을 예시한 횡단면도.
이제, 본 발명은, 본 발명의 바람직한 실시예가 도시된 수반하는 도면을 참조하여 좀더 충분히 이후에 기술될 것이다. 그러나, 본 발명은 다른 형태로 구현될 수 있으며, 여기서 제시된 실시예로 제한되는 것으로 해석되지 않아야 한다.
이제, 도 2를 참조하면, 본 발명에 따른 쇼트키 배리어 정류기의 횡단면도가 도시되어 있다. 정류기(10)는 제 1 면(12a) 및 이에 대향하는 제 2 면(12b)을 가지며 제 1 전도체 타입, 통상적으로 N-타입 전도체인 반도체 영역(12)을 포함한다. 바람직하게는, 기판 반도체 영역(12)은 제 1 면(12a)에 인접한 곳에서 매우 높게 도핑된 캐쏘드 영역(12c)(N+로 도시됨)을 포함한다. 예시된 대로, 캐쏘드 영역(12c)은 대략 5x1019/cm3의 제 1 전도체 타입의 불순물 농도로 도핑된다. (N으로 도시된) 제 1 전도체 타입의 드리프트 영역(12d)은 바람직하게는 캐쏘드 영역(12c)으로부터 제 2 면(12b)으로 연장한다. 예시된 대로, 드리프트 영역(12d)은 30V 디바이스에 대해 대략 3.3x1016/cm3의 제 1 전도체 타입의 불순물 농도로 도핑된다. 드리프트 영역(12d)과 캐쏘드 영역(12c)은 비-정류 N+/N 접합을 형성한다.
횡단면 폭("Wm")을 갖는 메사(mesa)(14)가 드리프트 영역(12d)에 형성된다. 메사는 대향하는 트렌치에 의해 한정된다. 절연 영역(16)(이 경우, 열적으로 성장한 산화물 층으로 도시됨)이 트렌치 내에 형성되며 반도체/트렌치 경계면의 하단부(14b)를 따라서 반도체 영역(12)에 인접해 있다. 절연 영역(16)은 전형적으로 대략 700Å 내지 2000Å의 두께를 갖는다. Wm은 전형적으로는 대략 1㎛이다. 트렌치 깊이("d")는 전형적으로는 대략 3㎛이다.
메사(14)는 3차원으로 연장하며(미도시), 스트라이프(stripe), 직사각형, 원통형 또는 기타 유사한 기하학적 모양일 수 있다. 그러므로, 당업자에게 이해될 바와 같이, 메사(14)는 많은 트렌치 구성을 사용하여 반도체 영역(12)에 형성될 수 있다.
예컨대, 메사(14)는 3차원으로 연장하는 인접한 직선 트렌치 쌍 사이에 형성될 수 있다. 또 다른 예로, 환상(annular-shaped) 트렌치가 메사(14)를 형성할 수 있다. 이들 예 모두에 대해, 횡방향 횡단면에서 볼 때, 트렌치가 도 2에 도시된 바와 같이 나타날 것이다.
애노드 전극(18)은 면(12b)과 반도체/트렌치 경계면의 상단부(14a)를 따라서 드레인 영역(12d)에 바로 인접해 있음을 알 수 있다. 애노드 전극(18)은 또한 절연 영역(16)에 바로 인접해 있음을 알 수 있다. 애노드 전극(18)은 쇼트키 배리어 정류 접합을 형성하며, 여기서 이것은 반도체 드레인 영역(12d), 즉 상단부(14a)와 제 2 면(12b)을 따라서 접촉한다.
마지막으로, 캐쏘드 전극(미도시)은 제 1 면(12a)에서 캐쏘드 영역(12c)에 인접하게 제공된다. 캐쏘드 전극은 바람직하게는 캐쏘드 영역(12c)과 저항성 접촉을 한다.
이러한 정류기는 낮은 순방향 바이어스 전압 강하, 낮은 역방향 바이어스 누설 전류 및 높은 브레이크다운 전압을 제공한다. 임의의 특정한 동작 이론으로 고수하려고 하지 않는다면, 본 디자인은 제 2 면(12b) 너머 상단부(14a)로 접촉 면적을 연장함으로써 애노드 전극(18)과 드리프트 영역(12d) 사이의 쇼트키 정류 접촉의 표면적을 증가시켜 개선된 순방향 전압 강하를 제공하는 것으로 믿어진다. 동시에, 하단부(14b)에 인접한 절연 영역(16)은 전하 결합이 애노드 전극(18)과 메사(14) 사이에 발생하게 하여, 유리하게는 메사 구조 내의 전압 프로파일에 영향 을 미치며 높은 역방향 바이어스 브레이크다운 전압과 낮은 누설 전류를 제공한다. 상단부(14a)와 관련된 트렌치 깊이(d)의 양과 하단부(14b)와 관련된 트렌치 깊이(d)의 양을 최적화하는 것은 충분히 당업자의 기술 범위 내에 있다. 전형적으로, 대략 3㎛의 트렌치 깊이가 사용되며 그중 대략 2㎛가 애노드 전극과 접촉한다.
본 발명의 또 다른 실시예가 도 3에 제공된다. 이 실시예는, 폴리실리콘 전도 영역(19)이 메사(14) 사이의 트렌치의 절연 영역(16) 위에 제공되는 점을 제외하고 도 2의 실시예와 유사하다.
본 발명의 다른 실시예는 도 4 및 도 5에 도시되어 있다. 이들 실시예는 각각 트렌치가 드리프트 영역(12d) 너머 캐쏘드 영역(12c)으로 연장한다는 점을 제외하고는 도 2 및 도 3의 실시예와 유사하다.
본 발명의 다른 실시예가 도 6 및 도 7에 예시되어 있다. 이들 실시예는, 각각 이들 도면에서 절연 영역(16)이 열적으로 성장된 층이 아닌 증착된 산화물 층을 포함한다는 점을 제외하고는 도 2 및 도 4의 실시예와 유사하다.
본 발명의 다른 실시예가 도 8 및 도 9에 도시되어 있다. 도 8에서, 애노드 전극과 드리프트 영역(12d) 사이의 접촉의 쇼트키 정류 특징은 다중 층 애노드 전극을 사용하여 개선되며, 이 다중층 애노드 전극은 티타늄 층(18a), 티타늄-텅스텐 층(18b) 및 텅스텐 층(18c)을 포함한다. 이 특정한 예에서, 티타늄-텅스텐 층(18b)은 대략 50%의 티타늄과 50%의 텅스텐을 포함한다. 순방향 바이어스 전압 강하의 추가적인 개선은 디바이스 내에 N+ 영역(12e)을 형성함으로써 이루어진다(도 9 참 조바람). 이 특정한 실시예에서, N+ 영역의 도핑 농도는 1x1019/cm3이다. 도 10a 내지 도 10d는 도 2에 도시된 트렌치 쇼트키 정류기(10)를 제공하기 위한 본 발명의 실시예를 예시한다.
이제, 이들 도면을 참조하면, N-도핑된 에피택셜 층{드리프트 영역(12d)에 해당함}이 종래의 N+도핑된 기판{캐쏘드 영역(12c)에 해당함} 상에 성장된다. 에피택셜 층(12d)은 전형적으로는 대략 7㎛ 두께이다. 그 다음으로, 포토레지스트 마스킹 공정이 트렌치(21)의 위치를 한정하는 마스크 부분(미도시)을 형성하는데 사용된다. 트렌치(21)는 바람직하게는 반응 이온 에칭(reactive ion etching)에 의해 마스크 부분 사이에서 개구부를 통해 전형적으로는 대략 3㎛의 깊이로 건식 에칭된다(dry etched). 마스크 부분은 제거되며 산화물 층(16)이 열적 산화(thermal oxidation)에 의해 전체 구조물 표면위에 형성된다. 대략 700Å 내지 2000Å 전후의 두께가 열적 산화물 층(16)에 대해 전형적인 두께이다. 후속적으로, 표면은 포토레지스트가 덮이며, 이 포토레지스트는, 예컨대 반응 이온 에칭에 의해 도 10a에 도시된 바와 같이 트렌치(21)의 바닥의 포토레지스트 부분(23)만이 남아 산화물 층(16)의 일부분만을 덮을 때까지 부분적으로 제거된다.
다음으로, 산화물 층(16)은 도 10b에 도시된 바와 같이 산화물 영역(16)을 제공하기 위해 예컨대 습식 에칭에 의해 에칭된다. 이러한 방식으로, 표면(12b) 및 상단부(14a)는 노광되는 반면, 하단부(14b)는 산화물로 덮여 있게 된다.
그런 다음 포토레지스트(23)는 도 10c의 구조를 제공하기 위해 예컨대 반응 이온 에칭에 의해 완전히 제거된다.
마지막으로, 애노드 전극(18)은 도 10d의 구조를 완성하기 위해 제공된다. 예컨대, 애노드 전극은, (a) Ti:W 층을 제공하고, 그런 다음 (b) Pt:Si 층을 제공하며, 그런 다음 (c) Al 층을 제공함으로써 얻어질 수 있다. 또 다른 예로서, 애노드 전극은 (a) Ti:N 층을 제공하고, 그런 다음 (b) Pt:Si 층을 제공하고, 그런 다음 (c) Al 층을 제공함으로써 얻어질 수 있다.
애노드 전극(18) 구조의 또 다른 예가 도 8에서 볼 수 있다(전술한 부분을 참조바람). 이 예에서, 애노드 전극은 (a) Ti 층을 제공하고, 그런 다음 (b) Ti:W 층을 제공하고, 그런 다음 (c) W 층을 제공함으로써 얻어진다.
도 9의 구조와 같은 구조가 제작될 때에, 에피택셜 층(12d)을 성장시킨 후 예컨대 이온 주입 및 확산에 의해 에피택셜 층(12d)의 상단부에 N+ 층(12e)이 형성된 다는 점을 제외하고, 전술한 단계가 연이어 올 수 있다.
도 11a 내지 도 11d는 도 3의 트렌치 쇼트키 정류기를 형성하기 위한 본 발명의 실시예를 예시한다. 도 11a를 위한 단계는 산화물 층(16)이 열적으로 성장되는 지점까지는 도 10a를 위한 단계와 동일하다. 그런 다음, 디바이스는 도 11a에 도시된 구조를 제공하기 위해 CVD와 같은 종래기술에서 알려져 있는 기법을 사용하여 폴리실리콘 층(19), 즉 다결정 실리콘으로 덮여진다( 및 트렌치가 이러한 폴리실리콘 층으로 채워진다). 폴리실리콘 층(19)은 전형적으로는 그 저항을 감소시키기 위해 N-타입으로 도핑된다. N-타입 도핑은 예컨대 CVD 동안에 인 염화물(phosphorous chloride)을 사용하여 또는 비소 또는 인을 주입함으로써 수행 될 수 있다.
이후, 폴리실리콘 층(19)은, 도 11b에 도시된 바와 같이 표면(12b)과 상단부(14a)위의 산화물 층(16) 부분을 노광하기 위해 예컨대 반응 이온 에칭에 의해 등방적으로 에칭된다(isotropically etched). 하단부(14b) 위의 산화물 층(16)은 여전히 폴리실리콘(19)으로 덮여져 있다.
그런 다음, 노광된 산화물 층은 예컨대 습식 에칭에 의해 우선적으로 에칭되어 폴리실리콘 영역(19)에 의해 보호되는 산화물 층(16) 영역, 이 경우에는 도 11c에 도시된 바와 같이 하단부(14b)에 인접한 산화물 층(16) 부분만 남아 있게 된다. 마지막으로, 애노드 전극(18)은 도 11d의 구조를 제공하기 위해 전술된 대로 제공된다.
도 12a 내지 도 12c는 본 발명의 추가적인 실시예를 예시한다. 도 12a와 관련된 단계는, 트렌치 형성 지점까지는 도 10a와 동일하다. 이 지점에서, 도 12a에서 보는 바와 같이, TEOS{테트라에틸오쏘실리케이트, 즉 Si(OC2H5)4} 층(25)이 도 12a의 구조를 제공하기 위해 예컨대 650과 800℃사이의 온도에서 LPCVD에 의해 증착된다. 예컨대 평행-전극(평면) 타입 건식 에칭제를 사용하여 다시 건식 등방성 에칭을 한 이후, 도 12b의 구조가 얻어진다. 이 지점에서, 하단부(14b)는 TEOS 층(25)으로 덮이는 반면, 상단부(14a)는 그렇지 않다. 고밀도 실리콘 이산화물 층(16)을 제공하기 위해 TEOS 층은 후속적으로 응집된다. 애노드 전극(18)이 전술한 바와 같이 제공되어 결국 도 12c의 구조가 된다.
따라서, 본 발명은 트렌치 쇼트키 정류기 및 이것을 만드는 방법을 제공한다. 정류기는, 드레인 영역이 절연 영역에 의해 반도체/트렌치 경계면의 하단부를 따라 정류기 애노드로부터 분리되면서 반도체/트렌치 경계면의 상단부를 따라 반도체 드레인 영역과 쇼트키 정류 접촉을 하는 애노드 전극을 갖는다. 정류기는 낮은 순방향 바이어스 전압 강하, 낮은 역방향 바이어스 누설 전류 및 높은 브레이크다운 전압을 제공한다. 비록, 본 발명이 몇 개의 예시적인 실시예에 관해 기술되어왔지만, 당업자에게 명백한 전술한 실시예에 대한 많은 다른 변형이 있다. 이들 변형은 여기에 첨부된 청구항에 의해서만 제한되는 본 발명의 가르침 내에 있다는 점이 이해되어야 한다.
상술한 바와 같이, 본 발명은 정류기 및 좀더 상세하게는 쇼트키 배리어 정류 디바이스 및 이들 디바이스를 형성하는 방법에 이용된다.

Claims (25)

  1. 쇼트키 정류기(Schottky rectifier)로서,
    제 1 및 이에 대향하는(opposing) 제 2 면을 갖는 반도체 영역으로서, 상기 제 1 면에 인접한 제 1 전도체 타입의 캐쏘드 영역과, 상기 캐쏘드 영역의 최종(net) 도핑 농도보다 더 낮은 최종 도핑 농도를 가지며 상기 제 2 면에 인접한 상기 제 1 전도체 타입의 드리프트 영역을 포함하는 반도체 영역과;
    상기 제 2 면으로부터 상기 반도체 영역으로 연장하며 상기 반도체 영역 내의 하나 이상의 메사(mesa)를 한정하는 하나 이상의 트렌치(trench)와;
    상기 트렌치의 하단부에서 상기 반도체 영역에 인접한 절연 영역과;
    애노드 전극으로서, (a) 상기 제 2 면에서 상기 반도체 영역에 인접해 있으며 상기 반도체 영역과 쇼트키 정류 접촉을 형성하며, (b) 상기 트렌치의 상단부에서 상기 반도체 영역에 인접해 있으며 상기 반도체 영역과 쇼트키 정류 접촉을 형성하며, (c) 상기 트렌치의 상기 하단부에서 상기 절연 영역에 인접해 있는
    애노드 전극을,
    포함하는 쇼트키 정류기.
  2. 제 1항에 있어서, 상기 반도체는 실리콘인, 쇼트키 정류기.
  3. 제 1항에 있어서, 상기 제 1 전도체 타입은 n-타입 전도체인, 쇼트키 정류 기.
  4. 제 1항에 있어서, 상기 트렌치는 상기 캐쏘드 영역으로 연장하는, 쇼트키 정류기.
  5. 제 4항에 있어서, 상기 트렌치의 상기 하단부는 상기 캐쏘드 영역과 상기 드리프트 영역 사이에서 연장하는, 쇼트키 정류기.
  6. 제 1항에 있어서, 상기 절연 영역은 실리콘 이산화물을 포함하는, 쇼트키 정류기.
  7. 제 6항에 있어서, 상기 실리콘 이산화물은 증착된 실리콘 이산화물인, 쇼트키 정류기.
  8. 제 6항에 있어서, 상기 실리콘 이산화물은 상기 반도체 영역에서부터 열적으로 성장되는(thermally grown), 쇼트키 정류기.
  9. 제 1항에 있어서, 폴리실리콘 영역은 상기 절연 영역 상에 위치하며, 상기 애노드 전극의 일부를 형성하는, 쇼트키 정류기.
  10. 트렌치 쇼트키 정류기를 형성하는 방법으로서,
    제 1 및 이에 대향하는 제 2 면을 갖는 반도체 영역을 형성하는 단계로서, 상기 반도체 영역이 상기 제 1 면에 인접한 제 1 전도체 타입의 캐쏘드 영역과, 상기 캐쏘드 영역의 최종(net) 도핑 농도보다 더 낮은 최종 도핑 농도를 가지며 상기 제 2 면에 인접한 상기 제 1 전도체 타입의 드리프트 영역을 포함하는, 반도체 영역 형성 단계와;
    상기 제 2 면으로부터 상기 반도체 영역으로 연장하는 하나 이상의 트렌치를 형성하는 단계로서, 상기 트렌치가 상기 반도체 영역 내의 하나 이상의 메사를 한정하는, 하나 이상의 트렌치 형성 단계와;
    상기 트렌치의 하단부에서 상기 반도체 영역에 인접한 절연 영역을 형성하는 단계와;
    애노드 전극을 형성하는 단계로서, 상기 애노드 전극이, (a) 상기 제 2 면에서 상기 반도체 영역에 인접해 있으며 상기 반도체 영역과 쇼트키 정류 접촉을 형성하며, (b) 상기 트렌치의 상단부에서 상기 반도체 영역에 인접해 있으며 상기 반도체 영역과 쇼트키 정류 접촉을 형성하며, (c) 상기 트렌치의 상기 하단부에서 상기 절연 영역에 인접해 있는, 애노드 전극 형성 단계를,
    포함하는, 트렌치 쇼트키 정류기 형성 방법.
  11. 제 10항에 있어서, 상기 반도체 영역의 상기 제 1 면상에 캐쏘드 전극을 제공하는 단계를 더 포함하는, 트렌치 쇼트키 정류기 형성 방법.
  12. 제 10항에 있어서, 상기 반도체 영역 형성 단계는, 상기 캐쏘드 영역에 해당하는 반도체 기판을 제공하는 단계와, 상기 드리프트 영역에 해당하는 에피택셜 반도체 층을 상기 기판 상에서 성장시키는 단계를 포함하는, 트렌치 쇼트키 정류기 형성 방법.
  13. 제 10항에 있어서, 상기 트렌치 형성 단계는, 상기 반도체 영역의 상기 제 2 면 위에 패턴화된 마스킹 층을 형성하는 단계와, 상기 마스킹 층을 통해 상기 트렌치를 에칭하는 단계를 포함하는, 트렌치 쇼트키 정류기 형성 방법.
  14. 제 10항에 있어서, 상기 트렌치는 상기 캐쏘드 영역으로 연장하도록 형성되는, 트렌치 쇼트키 정류기 형성 방법.
  15. 제 14항에 있어서, 상기 절연 영역은 상기 캐쏘드 영역으로부터 상기 드리프트 영역으로 연장하도록 형성되는, 트렌치 쇼트키 정류기 형성 방법.
  16. 제 10항에 있어서, 상기 절연 영역 형성 단계는, 상기 제 2 면 위에서 및 상기 트렌치에서 산화물 층을 제공하는 단계와, 상기 산화물 층의 일부분을 에칭하는 단계를 포함하는, 트렌치 쇼트키 정류기 형성 방법.
  17. 제 16항에 있어서, 상기 산화물 층상에 포토레지스트 패턴을 제공하는 단계와, 상기 포토레지스트가 덮이지 않은 산화물 층 부분을 에칭하는 단계와, 상기 포토레지스트를 제거하는 단계를 더 포함하는, 트렌치 쇼트키 정류기 형성 방법.
  18. 제 17항에 있어서, 상기 산화물 층은 열적으로 성장되는, 트렌치 쇼트키 정류기 형성 방법.
  19. 제 16항에 있어서, 상기 산화물 층위에 폴리실리콘 층을 제공하는 단계와, 상기 제 2 면 및 상기 트렌치의 상기 상단부 위의 상기 산화물 층 부분이 노광되도록 상기 폴리실리콘 층을 에칭하는 단계와, 상기 제 2 면 및 상기 트렌치의 상기 상단부 위의 상기 산화물 층 부분이 제거되도록 상기 산화물 층을 에칭하는 단계를 더 포함하는, 트렌치 쇼트키 정류기 형성 방법.
  20. 제 19항에 있어서, 상기 산화물 층은 열적으로 성장되는, 트렌치 쇼트키 정류기 형성 방법.
  21. 제 10항에 있어서, 상기 절연 영역 형성 단계는 산화물 층을 증착하는 단계를 포함하는, 트렌치 쇼트키 정류기 형성 방법.
  22. 제 21항에 있어서, 상기 제 2 면상에서 및 상기 트렌치 내에서 테트라에틸오 쏘실리케이트(tetraethylorthosilicate) 층을 증착하는 단계와, 상기 제 2 표면과 상기 트렌치의 상기 상단부에서 제거될 때까지 상기 테트라에틸오쏘실리케이트 층을 에칭하는 단계와, 상기 테트라에틸오쏘실리케이트 층을 고밀도(high density) 실리콘 이산화물 층으로 변환하는 단계를 더 포함하는, 트렌치 쇼트키 정류기 형성 방법.
  23. 제 1항에 있어서, 상기 트렌치의 상기 하단부는 상기 트렌치의 깊이의 대략 25 내지 40%에 해당하는, 쇼트키 정류기.
  24. 제 1항에 있어서, 상기 제 1 면상에 제공된 캐쏘드 전극을 더 포함하는, 쇼트키 정류기.
  25. 제 10항에 있어서, 상기 트렌치의 상기 하단부는 상기 트렌치 깊이의 대략 25 내지 40%에 해당하는, 트렌치 쇼트키 정류기 형성 방법.
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