KR100884078B1 - 쇼트키정류기 및 쇼트키정류기의 형성방법 - Google Patents
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Abstract
쇼트키 정류기는 제 1 면과 상기 제 1 면과 대향하는 제 2 면(각각, 12a와 12b인)을 가지는 반도체 구조물을 포함하고, 이러한 면들은 활성 반도체 영역(5)과 종단 반도체 영역(10)을 정하기 위해 각각 연장한다. 이러한 구조물은 제 1 및 제 2 면들과 이웃하는 제 1 도전율 형의 캐소드 영역(12c)과 드리프트 영역(12d)을 각각 포함한다. 드리프토 영역은 캐소드 영역의 것보다 낮은 순수 도핑 농도를 가진다. 복수의 트렌치(30)는 제 2 면으로부터 반도체 구조물내로 연장하고 그 안에 복수의 메사(14)를 정한다. 적어도 하나의 트렌치가 각각의 활성 및 종단 반도체 영역들에 있다. 제 1 절연 영역(16)이 복수의 트렌치에 있는 구조물과 이웃하게 있다. 제 2 절연 영역(45)은 활성 반도체 영역을 종단 반도체 영역으로부터 전기적으로 고립시킨다. 애노드 전극(18)은 제 2 면에서 상기 구조물과 이웃하여 쇼트키 정류 접점을 형성하고 트렌치들에 있는 제 1 절연 영역과 이웃한다. 애노드 전극은 복수의 트렌치들을 서로 전기적으로 연결시킨다.
Description
본 발명은 일반적으로 정류기, 특히 쇼트키 장벽(barrier) 정류 디바이스와 이들 디바이스의 형성 방법에 관한 것이다.
전력 디바이스는 통상 조기 전압 브레이크다운(premature voltage breakdown)을 방지하기 위해 활성 영역과, 그 활성 영역의 둘레에서의 종단 영역을 포함한다. 종래의 종단 구조는 실리콘의 국부 산화물(LOCOS; Local oxidation of silicon), 필드 플레이트(field plate), 가드 링(guard ring) 또는 그 결합물을 포함한다. 넓은 전계가 LOCOS의 근처에 생성될 수 있기 때문에, 상당한 누설 전류가 종단 영역에서의 누설 경로들을 통해 흐를 수 있다. 이러한 누설 전류를 감소시키는 종래 기술이 도 1에 도시되어 있다.
도 1은 트렌치 쇼트키 정류기가 그 위에 형성되는 기판(12)을 보여준다. 이 디바이스는 활성 영역(5)과 종단 영역(10)을 포함한다. 반도체 기판(12)은 제 1 도전율 타입, 통상 N형 도전율을 가지고, 그 위에 에피택셜 층(20)이 형성된다. 또한, 에피택셜 층(20)은 제 1 도전율형이고 기판(12)보다 더 얇게 도핑된다. 일련의 트렌치(30)들이 디바이스의 활성 영역(5)에 형성된다. 트렌치들은 내부가 게이트 산화물 층(25)으로 덮힌 후 도핑된 폴리실리콘으로 채워진다. 폴리실리콘으로 채워 진 트렌치(30)들은 구조물의 표면에 연속적으로 연결되어 있다. LOCOS 영역(40)은 종단 영역(10)에 형성되어 이러한 종단 영역(10)으로부터 활성 영역(5)을 고립시킨다. LOCOS 영역(40)은 활성 영역(5)과 종단 영역(10)을 정하는 경계선으로 연장한다.
p+ 도핑된 영역(50)은 이온 주입 및 확산에 의해 LOCOS 영역(40) 밑에 형성된다. 도핑된 영역(50)은 역 바이어스 전압을 강화시켜 종단 영역(10)에서 핀치오프(pinch-off)를 유지시키고, 이로 인해 누설 전류가 발생할 수 있는 경로를 제거한다. 금속 애노드 층(55)이 폴리실리콘으로 채워진 트렌치(30)들과 활성 영역(5)에 있는 에피택셜 층(20)의 노출된 표면 위에 및 종단 영역에 있는 LOCOS 영역(40) 위에 형성된다.
유감스럽게도, 도 1에 도시된 디바이스는 3개의 리토그래피(lithographic) 마스킹 단계들이 수반되기 때문에 비교적 복잡하고 제조 비용이 많이 든다. 특히, 트렌치들과 p+ 도핑된 영역, 및 접점들을 형성하기 위해선 개별 마스킹 단계가 요구된다.
따라서, 누설 전류로부터 발생하는 조기 전압 브레이크다운이 회피되고 3개의 리토그래피 단계들보다 적은 단계로 제작될 수 있는, 트렌치 쇼트키 다이오드용 구조물을 제공하는 것이 요청된다.
본 발명에 따라, 쇼트키 정류기가 제공된다. 이 정류기는 활성 반도체 영역과 종단 반도체 영역을 정하기 위해 각각 연장하는 제 1 면 및 상기 제 1 면과 대향하는 제 2 면을 가지는 반도체 구조물을 포함한다. 이 반도체 구조물은 제 1 면에 이웃하는 제 1 도전율 형의 캐소드 영역과 제 2 면에 이웃하는 제 1 도전율 형의 드리프트 영역을 포함한다. 이 드리프트 영역은 캐소드 영역의 순수 도핑 농도보다 낮은 순수 도핑 농도를 가진다. 복수의 트렌치들이 제 2 면으로부터 반도체 구조물내로 연장하여 반도체 구조물 내의 복수의 메사(mesa)들을 정한다. 적어도 하나의 트렌치가 각각의 활성 및 종단 반도체 영역들에 있게 된다. 제 1 절연 영역은 복수의 트렌치에서의 반도체 구조물과 이웃하고 있다. 제 2 절연 영역은 종단 반도체 영역으로부터 활성 반도체 영역을 전기적으로 고립시킨다. 애노드 전극은 (a) 제 2 면에서 반도체 구조물과 이웃하여 쇼트키 정류 접점을 형성하고, (b) 트렌치에 있는 제 1 절연 영역에 이웃하게 된다. 애노드 전극은 복수의 트렌치와 함께 전기적으로 연결된다.
본 발명의 일 양상에 따르면, 제 1 절연 영역은 산화물 또는 대안적으로 실리콘 산화물을 포함할 수 있다.
본 발명의 또다른 양상에 따르면, 트렌치는 캐소드 영역내로 연장한다.
본 발명의 또다른 양상에 따르면, 애노드 전극은 폴리실리콘이고 제 2 절연 영역은 LOCOS 영역이다.
도 1은 활성 및 종단 영역들 모두를 나타내는 종래의 트렌치 쇼트키 다이오드의 개략 단면도.
도 2는 본 발명의 원리에 따라 구성된 트렌치 쇼트키 다이오드의 개략 단면도.
도 3a 내지 도 3e는 도 2에 도시된 트렌치 쇼트키 다이오드를 제작하는데 사용될 수 있는 일련의 예시적인 공정 단계들을 보여주는 도면.
이제, 본 발명의 바람직한 실시예가 도시되는 첨부된 도면을 참조하여 본 발명을 좀더 상세히 설명한다. 하지만, 본 발명은 많은 다른 형태로 구현될 수 있으며, 여기에 기술된 실시예에 한정되는 것으로 해석되어서는 안된다; 오히려, 본 실시예는 그 기술이 철저하고 완전한 것으로, 당업자들에게 본 발명의 범위가 충분히 전달되도록 하기 위한 목적으로 제공된다.
도 2를 참조하면, 본 발명에 의한 쇼트기 장벽 정류기의 단면도가 도시되어 있다. 이 정류기는 하나의 제 1 면(12a)과 상기 제 1 면과 대향하는 제 2 면(12b)들을 가지는, 제 1 도전율 형, 통상 N형 도전율을 가지는 반도체 기판(12)을 포함한다. 활성 영역(5)과 종단 영역(10)이 기판(12) 상에 정해진다. 반도체 기판(12)은 제 1 면(12a)과 이웃하는, 비교적 높게 도핑된 캐소드 영역(12c)(N+로 도시됨)을 포함하는 것이 바람직하다. 도시된 바와 같이, 캐소드 영역(12c)은 제 1 도전율 형의 도핑제(dopant)의 농도가 약 5 ×1019/㎤이 되도록 도핑된다. 제 1 도전율 형(N으로 표시된)의 드리프트 영역(12d)은 캐소드 영역(12c)으로부터 제 2 면들(12b)로 연장하는 것이 바람직하다. 도시된 바와 같이, 드리프트 영역(12d)은 제 1 도전율 형의 도핑제의 농도가 30V 디바이스에 대해 약 3.3 ×1016/㎤이 되도록 도핑된다. 드리프트 영역(12d)과 캐소드 영역(12c)은 비정류(non-rectifying) N+/N 접합(junction)을 형성한다.
메사(14)들은 디바이스(10)의 활성 및 종단 영역(5) 모두에 형성된다. 단면 폭 "Wm"을 갖는 메사(14)들이 드리프트 영역(12d)에 형성된다. 메사들은 트렌치(30)들을 마주 보게 함으로써 정해진다. 절연 영역(16)들(이 경우, 열적으로 성장한 산화물 층들로 도시되어 있음)이 트렌치들(301 내지 304) 내에 형성되고 반도체 영역(12)과 이웃하고 있다. 절연 영역(16)들은 통상 약 700 내지 1200옹스트롬(angstorm) 크기의 총 두께를 가진다. Wm은 통상 1미크론(micron)의 크기이다. 트렌치 깊이 "d"는 통상 3미크론의 크기이다. 메사(14)들은 3차원으로 연장하고(미도시), 줄무니(stripe), 직사각형, 원통형 또는 기타 유사한 기하학적 구조가 될 수 있다. 그러므로, 당업자라면 알 수 있는 것처럼 메사(14)들은 여러가지 트렌치 구성을 사용하여 반도체에서 형성될 수 있다. 예컨대, 메사(14)는 3차원으로 연장하는 이웃하는 선형 트렌치들(301 내지 304)의 쌍들 사이에 형성될 수 있다. 또다른 예로, 고리 모양의 트렌치(30)가 메사(14)를 형성할 수 있다. 이들 예들 모두에 있어서, 횡단면도로 보았을 때, 트렌치들(301 내지 304)은 도 2에 도시된 바와 같이 나타난다. 이용되는 트렌치 구성에 무관하게, 트렌치(30)들은 모두 서로 연결되어 있다.
트렌치들(301 내지 304)은 도핑된 실리콘으로 채워진다. 트렌치들(301 내지 304)은 모두 폴리실리콘으로 단락된다(shorted). LOCOS 영역(45)은 종단 영역(10)에 형성되어 활성 영역(5)을 종단 영역(10)으로부터 고립시킨다. 이 LOCOS 영역(45)은 활성 영역(5)과 종단 영역(10)을 정하는 경계선으로 연장한다. 금속 애노드 층(18)은 폴리실리콘으로 채워진 트렌치들(301 내지 304)과 디바이스의 활성 영역(5)에 있는 드리프트 영역(12d)의 노출된 표면들 및 디바이스의 종단 영역에 있는 LOCOS 영역(45) 위에 형성된다. 애노드 전극(18)은 쇼트키 장벽 정류 접합을 형성하고, 그곳에서 제 2 면(12b)을 따라 반도체 드레인 영역(12d)과 접촉한다.
도 2에 도시된 바와 같이, 적어도 하나의 트렌치(304)가 디바이스의 종단 영역(10)에 형성된다. 즉, 트렌치(304)는 LOCOS 영역(45) 밑에 있고 접촉하고 있다. 본 발명에 의하면, 트렌치(304)는 금속 애노드 층(18)과 전기적으로 연결되어 있어, 디바이스의 활성 영역에 있는 트렌치들에 있는 폴리실리콘에 전기적으로 단락된다. 즉, 트렌치(304)는 디바이스의 활성 영역(5)에 있는 트렌치들(301 내지 303)이 서로 연속적으로 연결되어 있는 것처럼, 트렌치(303)에 연속적으로 연결된다(도 2 참조).
디바이스의 활성 영역에 있는 트렌치들에 단락되는 디바이스의 종단 영역에 트렌치를 제공함으로써, 도 1의 디바이스에서 도시된 p 도핑된 영역(50)과 같은 p 도핑된 영역에 대한 필요성 없이, 핀치오프가 종단 영역에서 유지된다. 공핍 영역이 활성 영역에 있는 트렌치들 주위에 형성될 때, 역시 공핍 영역이 종단 영역에 있는 트렌치 주위에도 형성되기 때문에, 핀치오프가 유지된다. 따라서, 본 발명의 쇼트기 정류기는 p 도핑된 영역을 형성하기 위해 마스킹 단계를 필요로 하지 않으 므로, 도 1에 도시된 디바이스보다 더 간단하고 제작 비용이 저렴하다.
본 발명의 일부 실시예에서는, 디바이스의 종단 영역에서 2개 이상의 트렌치를 제공하는 것이 유리할 수 있다. 추가적인 트렌치 또는 트렌치들은 공핍 영역이 디바이스의 종단 영역을 통해 확산되는 것을 보장하는데 있어 필수불가결한 것으로 사용될 것이다. 일반적으로, 고전압에서 동작하는 디바이스들은 더 많은 수의 트렌치들을 필요로 할 수 있다. 이러한 경우, 종단 영역에 있는 각 트렌치들은 디바이스의 활성 영역에 있는 트렌치들에 단락된다. 또한, 종단 영역에 있는 이웃하는 트렌치들 사이의 거리는 디바이스의 활성 영역에 있는 이웃하는 트렌치들 사이의 거리와는 다를 수 있다. 특히, 어떤 경우에는 핀치오프를 유지시키기 위해 종단 영역에 있는 이웃하는 트렌치들 사이의 거리를 감소시키는 것이 필요할 수 있다.
마지막으로, 캐소드 전극(20)이 제 1 면(12a)에서 캐소드 영역(12c)과 이웃하게 제공된다. 캐소드 전극(20)은 캐소드 영역(12c)과 옴접촉하는 것이 바람직하다.
도 3a 내지 도 3e를 참조하면, 도 2의 정류기 제작 기술이 설명된다. 우선 도 3a를 참조하면, 제 1 면 및 상기 제 1 면과 대향하는 제 2 면(12a, 12b)들을 가지는 기판(12)에는 면(12a)에서 비교적 높게 도핑된 캐소드 영역(12c)과, 제 2 면(12b)으로 연장하는, 캐소드 영역 위의 드리프트 영역(12d)이 제공된다. 당업자라면 알 수 있듯이, 두께 "Td"를 가지는 드리프트 영역(12d)이 종래 기술을 사용하여 에피택셜 성장에 의해 제공될 수 있다. 제 2 면(12b) 상에, 산화물(SiO2), 질화물(Si3N4) 및 포토레지스트(각각 영역 13, 15 및 17)의 다층 스택을 먼저 제공함으로써, 복수의 이웃하는 메사(14)들이 드리프트 영역(12d)에 형성될 수 있다. 산화물 영역(13)의 형성이 반드시 필요한 것은 아니지만, 반도체(12)와 질화물 영역(15) 사이의 층간 스트레스를 완화하기 위해, 산화물 영역(13)은 약 100옹스트롬으로 비교적 얇게 만들어지는 것이 바람직하다. 그 다음, 도 3b에 도시된 바와 같이, 열산화 저항 질화물 영역(15)을 가지는 분리된 메사(14)들을 형성하기 위해, 종래의 리소그래피 패턴 및 에칭 단계들이 수행될 수 있다. 또한, 영역(15)은 에칭에 의해 제거가능하게 선택되는데, 이러한 에칭은 이산화 실리콘을 에칭하는 것은 아니다.
당업자라면 알 수 있는 바와 같이, 에칭 단계는 드리프트 영역(12d)에서 트렌치 폭(Wt), 트렌치 깊이(d)를 가지는, 복수의 제 1, 제 2, 제 3 및 제 4의 이웃하는 트렌치들(22)을 정한다. 만약, 줄무늬 형태의 메사(14)들이 형성된다면, 각각의 제 1, 제 2, 제 3 및 제 4의 트렌치 측벽들(22a)이 단면도와 직교하는 제 3의 방향으로 서로 평행하게 연장할 것이다(미도시). 대안적으로, 패턴 및 에칭 단계들은 직사각형, 원통형 또는 기타 유사한 기하학적인 형태를 정하도록 수행될 수 있다. 하지만, 직사각형 또는 원통형 메사들은 동일한 폭을 가지는 메사 줄무늬보다 주어진 크기의 기판에 대해서 총 순방향 도전 영역중 비교적 더 작은 비율의 영역을 차지하기 때문에, 직사각형 또는 원통형 메사들을 가진 정류기들에 대한 순방향 전압 강하는 주어진 순방향 전류에 있어서 더 크게 될 것이다.
이제 도 3c를 참조하면, 이산화 실리콘(약 1000옹스트롬의)과 같은, 각각의 제 1 , 제 2, 제 3 및 제 4의 절연 영역(16)들이 종래의 열산화 성장을 사용하여, 질화물 영역들(15)의 존재로 인해, 면(12b) 위가 아니라, 트렌치 측벽(22a)들과 트렌치 바닥(22b)들 위에 형성될 수 있다. 그 다음, 트렌치(22)들은 폴리실리콘(40), 즉 다결정 실리콘으로 채워진다. 증착 전에, 폴리실리콘은 그것의 저항을 감소시키기 위해, 통상 염화인으로 도핑되거나 비소 또는 인이, 통상 20Ω/m 의 범위 내에서 주입된다.
그 다음, 도 3d를 참조하면, 질화물 영역(15)들과 스트레스 경감 산화물 영역(13)(존재시)이 제거되고, 그 후 유전체 층(45)이 디바이스의 종단 영역(10)을 정하기 위해 형성된다. LOCOS 영역(45)은 적어도 하나의 트렌치(22)가 종단 영역(10)에 있도록 위치한다. 유전체 층(45)은 통상 LPTEOS, PETEOS, O3-TEOS 또는 HTO층이고, 보통 약 0.2-1.0 미크론 사이의 두께를 가진다. 상부 금속화(23) 및 금속 패터닝 단계들이 도 3e에 도시된 바와 같이, 애노드 전극(18)을 정하기 위해 수행된다. 마지막으로, 후면 금속화 단계가 제 1 면(12a)에서 캐소드 전극(20)을 정하기 위해 수행된다.
본 발명은 정류기, 특히 쇼트키 장벽 정류 디바이스와 이들 디바이스들을 형성하는 것에 이용 가능하다.
Claims (26)
- 쇼트키 정류기로서,제 1 면 및 상기 제 1 면과 대향하는 제 2 면을 가지고, 각각 활성 반도체 영역과 종단 반도체 영역을 정하기 위해 연장하는 반도체 구조물로서, 상기 반도체 구조물은 제 1 면과 이웃하는 제 1 도전율 형의 캐소드 영역과, 상기 제 2 면과 이웃하는 상기 제 1 도전율 형의 드리프트 영역을 포함하고 상기 드리프트 영역은 상기 캐소드 영역의 것보다 낮은 순수 도핑 농도를 가지는, 반도체 구조물;상기 제 2 면으로부터 상기 반도체 구조물내로 연장하고, 상기 반도체 구조물 내의 복수의 메사를 정하며, 트렌치가 각각 상기 활성 및 상기 종단 반도체 영역들에 있는, 복수의 트렌치;상기 복수의 트렌치에 있는 상기 반도체 구조물과 이웃하는 제 1 절연 영역;상기 종단 반도체 영역으로부터 상기 활성 반도체 영역을 전기적으로 고립시키는 제 2 절연 영역; 및(a) 제 2 면에서 상기 반도체 구조물과 이웃하여 쇼트키 정류 접점을 형성하고, (b) 상기 복수의 트렌치에 있는 제 1 절연 영역에 이웃하는 애노드 전극으로서, 상기 복수의 트렌치들을 서로 전기적으로 연결하는 애노드 전극을 포함하는, 쇼트키 정류기.
- 제 1항에 있어서, 상기 제 1 절연 영역은 산화물을 포함하는, 쇼트키 정류 기.
- 제 2항에 있어서, 상기 제 1 절연 영역은 이산화 실리콘을 포함하는, 쇼트키 정류기.
- 제 1항에 있어서, 상기 반도체는 실리콘인, 쇼트키 정류기.
- 제 1항에 있어서, 상기 제 1 도전율 형은 n형 도전율인, 쇼트키 정류기.
- 제 1항에 있어서, 상기 트렌치는 상기 캐소드 영역내로 연장하는, 쇼트키 정류기.
- 제 1항에 있어서, 상기 애노드 전극은 폴리실리콘인, 쇼트키 정류기.
- 제 7항에 있어서, 상기 폴리실리콘은 상기 트렌치들을 채우는, 쇼트키 정류기.
- 제 1항에 있어서, 상기 제 2 절연 영역은 LOCOS 영역인, 쇼트키 정류기.
- 제 1항에 있어서, 상기 반도체 구조물은 기판과, 그 위에 성장한 에피택셜 반도체 층을 포함하는, 쇼트키 정류기.
- 쇼트키 정류기의 형성 방법으로서, 상기 방법은각각 활성 반도체 영역과 종단 반도체 영역을 정하기 위해 연장하는 제 1 면 및 상기 제 1 면과 대향하는 제 2 면을 갖는 반도체 구조물로서, 상기 반도체 구조물은 제 1 면과 이웃하는 제 1 도전율 형의 캐소드 영역과, 상기 제 2 면과 이웃하는 상기 제 1 도전율 형의 드리프트 영역을 포함하고 상기 드리프트 영역은 상기 캐소드 영역의 것보다 낮은 순수 도핑 농도를 가지는, 반도체 구조물을 형성하는 단계;상기 제 2 면으로부터 상기 반도체 구조물내로 연장하고, 상기 반도체 구조물 내의 복수의 메사를 정하며, 트렌치가 각각 상기 활성 및 상기 종단 반도체 영역들에 있는, 복수의 트렌치를 형성하는 단계;상기 복수의 트렌치에 있는 상기 반도체 구조물과 이웃하는 제 1 절연 영역을 형성하는 단계;상기 종단 반도체 영역으로부터 상기 활성 반도체 영역을 전기적으로 고립시키는 제 2 절연 영역을 형성하는 단계; 및(a) 제 2 면에서 상기 반도체 구조물과 이웃하여 쇼트키 정류 접점을 형성하고, (b) 상기 복수의 트렌치에 있는 제 1 절연 영역에 이웃하는 애노드 전극으로서, 복수의 트렌치들을 서로 전기적으로 연결하는 애노드 전극을 형성하는 단계를 포함하는, 쇼트키 정류기의 형성 방법.
- 제 11항에 있어서, 상기 반도체 구조물의 상기 제 1 면 상에 캐소드 전극을 제공하는 단계를 더 포함하는, 쇼트키 정류기의 형성 방법.
- 제 11항에 있어서, 상기 반도체 구조물을 형성하는 상기 단계는 상기 캐소드 영역에 해당하는 반도체 기판을 제공하는 단계와; 상기 기판 상에 상기 드리프트 영역에 해당하는 에피택셜 반도체 층을 성장시키는 단계를 포함하는, 쇼트키 정류기의 형성 방법.
- 제 11항에 있어서, 상기 트렌치들을 형성하는 상기 단계는 하나의 패터닝된 마스킹 층을 반도체 구조물의 제 2 면 위에 형성하고 상기 마스킹 층을 통해 상기 트렌치들을 에칭하는 단계를 포함하는, 쇼트키 정류기의 형성 방법.
- 제 11항에 있어서, 상기 애노드 전극을 형성하는 상기 단계는 제 1 절연 층 위에 폴리실리콘을 증착하는 단계를 포함하는, 쇼트키 정류기의 형성 방법.
- 제 14항에 있어서, 상기 애노드 전극을 형성하는 상기 단계는 제 1 절연 층 위에 폴리실리콘을 증착하는 단계를 포함하는, 쇼트키 정류기의 형성 방법.
- 제 11항에 있어서, 상기 트렌치들은 그들이 상기 캐소드 영역내로 연장하도록 형성되는, 쇼트키 정류기의 형성 방법.
- 제 11항에 있어서, 상기 제 1 절연 영역은 산화물을 포함하는, 쇼트키 정류기의 형성 방법.
- 제 18항에 있어서, 상기 제 2 절연 영역은 이산화 실리콘을 포함하는, 쇼트키 정류기의 형성 방법.
- 제 11항에 있어서, 상기 반도체는 실리콘인, 쇼트키 정류기의 형성 방법.
- 제 11항에 있어서, 상기 제 1 도전율 타입은 n형 도전율인, 쇼트키 정류기의 형성 방법.
- 제 11항에 있어서, 상기 트렌치는 상기 캐소드 영역으로 연장하는, 쇼트키 정류기의 형성 방법.
- 제 11항에 있어서, 상기 애노드 전극은 폴리실리콘인, 쇼트키 정류기의 형성 방법.
- 제 23항에 있어서, 상기 폴리실리콘은 상기 트렌치들을 채우는, 쇼트키 정류기의 형성 방법.
- 제 11항에 있어서, 상기 제 2 절연 영역은 LOCOS 영역인, 쇼트키 정류기의 형성 방법.
- 제 11항에 있어서, 상기 반도체 구조는 기판을 포함하고, 상기 기판 위에 에피택셜 반도체 층을 성장시키는 단계를 더 포함하는, 쇼트키 정류기의 형성 방법.
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