JP2001284604A - 半導体装置 - Google Patents
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/6609—Diodes
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- H01L29/063—Reduced surface field [RESURF] pn-junction structures
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Abstract
(57)【要約】 （修正有）
【課題】逆方向漏れ電流を小さくし、順方向特性を改善
したショットキ−ダイオード構造を提供する。 【解決手段】カソード９に接続したＮ型基板Ｉ上にＮ型
低濃度層２を成膜した表面に間隔Ｗｍで溝４を形成し多
結晶ＳｉのＰ領域５を充填した両上面６・７にアノード
８の構造で下式１・２を満足させるものをショットキ接
合する。
したショットキ−ダイオード構造を提供する。 【解決手段】カソード９に接続したＮ型基板Ｉ上にＮ型
低濃度層２を成膜した表面に間隔Ｗｍで溝４を形成し多
結晶ＳｉのＰ領域５を充填した両上面６・７にアノード
８の構造で下式１・２を満足させるものをショットキ接
合する。
Description
【０００１】
【発明の属する分野】本発明は半導体装置、特にショッ
トキーバリアダイオードの構造に関する物である。
トキーバリアダイオードの構造に関する物である。
【０００２】
【従来の技術】ショットキーバリアダイオードSBDは順
方向電圧が低くスイッチング速度が速い反面、逆方向漏
れ電流が大きく、逆方向降伏電圧が低いと言う欠点が有
る。また、特に100V以上の中高耐圧品においては熱暴走
を抑える為に逆方向漏れ電流を小さくする必要が有り、
ショットキーバリアを高くしつつ空乏層が広がるように
ドリフト領域の不純物濃度を低くしなければならず、順
方向特性が悪化する。
方向電圧が低くスイッチング速度が速い反面、逆方向漏
れ電流が大きく、逆方向降伏電圧が低いと言う欠点が有
る。また、特に100V以上の中高耐圧品においては熱暴走
を抑える為に逆方向漏れ電流を小さくする必要が有り、
ショットキーバリアを高くしつつ空乏層が広がるように
ドリフト領域の不純物濃度を低くしなければならず、順
方向特性が悪化する。
【０００３】低耐圧品で使われるジャンクションによる
ピンチオフ効果を利用して漏れ電流を小さくする構造を
図１０に示す。同図において高不純物濃度のN型半導体
基板１（以降N型基板１と称す）の上に低不純物濃度のN
型半導体層２がエピタキシャル成長法により形成される
（以降、Nエピ層２と称す）。Nエピ層２の主表面に高不
純物濃度のP型半導体領域１９（以降、P＋領域１９と称
す）が所定の間隔を置いて（拡散又は溝への多結晶シリ
コンの埋め込みにより）配置される。Nエピ層２の主表
面６とP＋領域１９の表面２０とに接続されるアノード
電極膜８が形成され、該アノード電極膜８はNエピ層2の
主表面６とはショットキー接続をしている。N型基板１
の他方表面にはN型基板1とオーミック接続するカソード
電極膜９が形成されている。
ピンチオフ効果を利用して漏れ電流を小さくする構造を
図１０に示す。同図において高不純物濃度のN型半導体
基板１（以降N型基板１と称す）の上に低不純物濃度のN
型半導体層２がエピタキシャル成長法により形成される
（以降、Nエピ層２と称す）。Nエピ層２の主表面に高不
純物濃度のP型半導体領域１９（以降、P＋領域１９と称
す）が所定の間隔を置いて（拡散又は溝への多結晶シリ
コンの埋め込みにより）配置される。Nエピ層２の主表
面６とP＋領域１９の表面２０とに接続されるアノード
電極膜８が形成され、該アノード電極膜８はNエピ層2の
主表面６とはショットキー接続をしている。N型基板１
の他方表面にはN型基板1とオーミック接続するカソード
電極膜９が形成されている。
【０００４】図１０のSBDにおいて逆方向に電圧を印加
していくと、図１１の様に隣り合ったP＋領域１９の側
面２１、２２からP＋領域１９に挟まれたNエピ層２の領
域２ａに空乏層２３−１が伸びて来る。更に逆方向電圧
を印加して行くとP＋領域１９の側面２１、２２から伸
びてきた空乏層端が接触し（ピンチオフ）、一つの幅の
広い空乏層２３−２になることでNエピ層2の主表面６と
アノード電極膜８の界面にかかる電界が緩和され、逆方
向漏れ電流を低減することが出来る。図１２にピンチオ
フ状態に有る図１０の半導体装置に逆方向降伏電圧まで
印加した時のP ＋領域１９とP＋領域１９で挟まれたＮエ
ピ領域２ａの中央Ａ、Ｂ縦方向の電界強度分布を示す。
先にも述べた通り、Nエピ層2の主表面６とアノード電極
膜８の界面にかかる電界が緩和されていることが図１２
より判る。
していくと、図１１の様に隣り合ったP＋領域１９の側
面２１、２２からP＋領域１９に挟まれたNエピ層２の領
域２ａに空乏層２３−１が伸びて来る。更に逆方向電圧
を印加して行くとP＋領域１９の側面２１、２２から伸
びてきた空乏層端が接触し（ピンチオフ）、一つの幅の
広い空乏層２３−２になることでNエピ層2の主表面６と
アノード電極膜８の界面にかかる電界が緩和され、逆方
向漏れ電流を低減することが出来る。図１２にピンチオ
フ状態に有る図１０の半導体装置に逆方向降伏電圧まで
印加した時のP ＋領域１９とP＋領域１９で挟まれたＮエ
ピ領域２ａの中央Ａ、Ｂ縦方向の電界強度分布を示す。
先にも述べた通り、Nエピ層2の主表面６とアノード電極
膜８の界面にかかる電界が緩和されていることが図１２
より判る。
【０００５】しかし、図１０の構造を100V以上の中高耐
圧品に適用するとP＋領域１９の底部２４とNエピ層２と
のPN接合部での電界が高くなり、逆方向耐圧劣化に繋が
る。逆方向耐圧を保つ為には、Nエピ層２の不純物濃度
を低くしなければならず順方向特性が悪化する。
圧品に適用するとP＋領域１９の底部２４とNエピ層２と
のPN接合部での電界が高くなり、逆方向耐圧劣化に繋が
る。逆方向耐圧を保つ為には、Nエピ層２の不純物濃度
を低くしなければならず順方向特性が悪化する。
【０００６】また、P＋領域１９の底部の電界を緩和す
る為に図１３の様に図１０のP＋領域１９の底の領域の
みを低不純物濃度のP型半導体領域２５で形成する構造
がある。しかし、該P型半導体領域２５の不純物濃度が
所望の濃度より低くなるとP＋領域１９底部に電界が集
中して逆方向耐圧の劣化を招き、また、該P型半導体領
域２５の不純物濃度が所望の濃度より高くなると該P型
半導体領域２５の底部で電界が集中し、逆方向耐圧が劣
化する。また、前記構造の場合、底の不純物濃度の低い
領域を大きく取らないと充分な電界緩和が出来ないが、
低不純物濃度領域を該Ｐ型半導体領域２５の下方へ更に
伸ばすとNエピ層２の厚さを増やさねばならず、順方向
特性が悪化するというトレードオフの関係に有る。
る為に図１３の様に図１０のP＋領域１９の底の領域の
みを低不純物濃度のP型半導体領域２５で形成する構造
がある。しかし、該P型半導体領域２５の不純物濃度が
所望の濃度より低くなるとP＋領域１９底部に電界が集
中して逆方向耐圧の劣化を招き、また、該P型半導体領
域２５の不純物濃度が所望の濃度より高くなると該P型
半導体領域２５の底部で電界が集中し、逆方向耐圧が劣
化する。また、前記構造の場合、底の不純物濃度の低い
領域を大きく取らないと充分な電界緩和が出来ないが、
低不純物濃度領域を該Ｐ型半導体領域２５の下方へ更に
伸ばすとNエピ層２の厚さを増やさねばならず、順方向
特性が悪化するというトレードオフの関係に有る。
【０００７】
【発明が解決しようとする課題】100V以上の中高耐圧の
ショットキーバリアダイオードにおいて、熱暴走を防ぐ
為に逆方向漏れ電流を小さくして、且つ逆方向耐圧を確
保しようととするとNエピ層の不純物濃度を低くする
か、ジャンクションによるピンチオフ効果を利用する
為、順方向特性が悪化するというトレードオフの関係に
有る。本発明は逆方向漏れ電流を従来のレベルに維持し
たまま順方向特性を大きく改善したショットキーバリア
ダイオード等の半導体装置を提供する。
ショットキーバリアダイオードにおいて、熱暴走を防ぐ
為に逆方向漏れ電流を小さくして、且つ逆方向耐圧を確
保しようととするとNエピ層の不純物濃度を低くする
か、ジャンクションによるピンチオフ効果を利用する
為、順方向特性が悪化するというトレードオフの関係に
有る。本発明は逆方向漏れ電流を従来のレベルに維持し
たまま順方向特性を大きく改善したショットキーバリア
ダイオード等の半導体装置を提供する。
【０００８】
【課題を解決する手段】上記課題を解決するため請求項
１の発明は、一導電型の第１半導体層と、該第１半導体
層より低不純物濃度の一導電型の第２半導体層とを積層
して成る半導体基板と、該第２半導体層表面に所定の幅
と間隔を持って形成されたトレンチ部と、該トレンチ部
に充填形成された他の導電型の半導体層と、該第２半導
体層表面と該半導体層表面に連接して形成されたショッ
トキー金属電極と、該第１半導体層表面に形成されたオ
ーミック金属電極を備えた半導体装置において、該半導
体層の幅をＷｔ、不純物濃度をＮａ、該第２半導体層の
不純物濃度をＮｄ、隣接する該半導体層間の該第２半導
体層の間隔をＷｍ、該Ｎｄに対する降伏電圧をBVAKと
し、該Wt、Na、Nd、Wm及びBVAKが下記の（１）式及び
（２）式を満足する関係に設定したことを特徴とする。
１の発明は、一導電型の第１半導体層と、該第１半導体
層より低不純物濃度の一導電型の第２半導体層とを積層
して成る半導体基板と、該第２半導体層表面に所定の幅
と間隔を持って形成されたトレンチ部と、該トレンチ部
に充填形成された他の導電型の半導体層と、該第２半導
体層表面と該半導体層表面に連接して形成されたショッ
トキー金属電極と、該第１半導体層表面に形成されたオ
ーミック金属電極を備えた半導体装置において、該半導
体層の幅をＷｔ、不純物濃度をＮａ、該第２半導体層の
不純物濃度をＮｄ、隣接する該半導体層間の該第２半導
体層の間隔をＷｍ、該Ｎｄに対する降伏電圧をBVAKと
し、該Wt、Na、Nd、Wm及びBVAKが下記の（１）式及び
（２）式を満足する関係に設定したことを特徴とする。
【数１】
【数２】 但し、BVAK＝60×(Eg／1.1)1.5×(Nd／1016)-3/4 Eg該半導体材料のエネルギーバンドギャップ値、ε0真
空の誘電率、εS該半導体材料の比誘電率、q素電荷量
空の誘電率、εS該半導体材料の比誘電率、q素電荷量
【０００９】上記課題を解決するための請求項２の発明
は、トレンチ部の側壁及び底面の全面に予め絶縁膜を形
成したことを特徴とする。
は、トレンチ部の側壁及び底面の全面に予め絶縁膜を形
成したことを特徴とする。
【００１０】又、上記課題を解決するための請求項３の
発明は、トレンチ部に充填形成された半導体層の表面部
に該半導体層と反対導電型の高不純物濃度層を設け、該
高不純物濃度層がショットキー金属電極とオーミック接
続されたことを特徴とする。
発明は、トレンチ部に充填形成された半導体層の表面部
に該半導体層と反対導電型の高不純物濃度層を設け、該
高不純物濃度層がショットキー金属電極とオーミック接
続されたことを特徴とする。
【００１１】
【実施の態様】図１は本発明の一実施例を示す模式的断
面図で、第１導電型の第1半導体層（N型基板）１と該第
1層より低不純物濃度の第1導電型の第2半導体層（Nエピ
層）２とを積層して成る半導体基板３と、この半導体基
板３の一方の主表面側（上方）のNエピ層２の表面に所
定の間隔を持って所定の幅で形成された溝４の中に第2
導電型の多結晶シリコンをNエピ層２の表面まで充填し
た第3半導体領域（P−領域）５と、Nエピ層２の表面６
とP−領域５の表面７の両方に接触し、且つ、Nエピ層の
表面６とはショットキー接続する金属で出来た第1電極
膜（アノード電極膜）８と、半導体基板３の他方の主面
（下方）にN型基板１とオーミック接続する第2電極膜
（カソード電極膜）９を具備した構造において、P−領
域５の不純物濃度が、Nエピ層２とP−領域５とから成る
PN接合に逆方向に電圧が印加された時にP−領域５が全
て空乏化されるような低濃度とした構造の半導体装置で
ある。
面図で、第１導電型の第1半導体層（N型基板）１と該第
1層より低不純物濃度の第1導電型の第2半導体層（Nエピ
層）２とを積層して成る半導体基板３と、この半導体基
板３の一方の主表面側（上方）のNエピ層２の表面に所
定の間隔を持って所定の幅で形成された溝４の中に第2
導電型の多結晶シリコンをNエピ層２の表面まで充填し
た第3半導体領域（P−領域）５と、Nエピ層２の表面６
とP−領域５の表面７の両方に接触し、且つ、Nエピ層の
表面６とはショットキー接続する金属で出来た第1電極
膜（アノード電極膜）８と、半導体基板３の他方の主面
（下方）にN型基板１とオーミック接続する第2電極膜
（カソード電極膜）９を具備した構造において、P−領
域５の不純物濃度が、Nエピ層２とP−領域５とから成る
PN接合に逆方向に電圧が印加された時にP−領域５が全
て空乏化されるような低濃度とした構造の半導体装置で
ある。
【００１２】以下図２、図３を参照して説明する。図
２、図３は本発明実施例の動作説明図で、先ず半導体装
置に逆方向電圧が加わり始めた時、図２に示すように隣
り合った溝４の向かい合った側壁１１、１２から溝4に
挟まれたNエピ領域２ａとP−領域５に空乏層１３、１４
が横方向へ伸びて来る。更に逆方向電圧が加わった時に
Nエピ層２の表面に形成した溝４の間隔Ｗｍは、隣り合
った溝４の向かい合った側壁１１、１２から伸びて来る
空乏層同士が繋がるような距離Ｗｍにした方がよい。隣
り合った溝４から伸びてきた空乏層同士が繋がるような
距離Ｗｍとは、P −領域５が全て空乏化した時に溝４に
挟まれたNエピ領域２ａも全て空乏化する距離Ｗｍを意
味し、この距離Ｗｍは溝４に形成されたP−領域５の幅
Ｗｔと濃度Ｎａと、Ｎエピ層２の濃度Ｎｄとに関係し、
おおよそ以下の（１）式で表せる。
２、図３は本発明実施例の動作説明図で、先ず半導体装
置に逆方向電圧が加わり始めた時、図２に示すように隣
り合った溝４の向かい合った側壁１１、１２から溝4に
挟まれたNエピ領域２ａとP−領域５に空乏層１３、１４
が横方向へ伸びて来る。更に逆方向電圧が加わった時に
Nエピ層２の表面に形成した溝４の間隔Ｗｍは、隣り合
った溝４の向かい合った側壁１１、１２から伸びて来る
空乏層同士が繋がるような距離Ｗｍにした方がよい。隣
り合った溝４から伸びてきた空乏層同士が繋がるような
距離Ｗｍとは、P −領域５が全て空乏化した時に溝４に
挟まれたNエピ領域２ａも全て空乏化する距離Ｗｍを意
味し、この距離Ｗｍは溝４に形成されたP−領域５の幅
Ｗｔと濃度Ｎａと、Ｎエピ層２の濃度Ｎｄとに関係し、
おおよそ以下の（１）式で表せる。
【００１３】
【数１】 またこの時、Nエピ領域２ａにおいて隣り合った溝４か
ら伸びてきた空乏層同士が繋がる前にNエピ層２とP−領
域５とから成るPN接合部の電界が降伏限界まで達するこ
との無い様に次の（２）式を満たす必要が有る。この
時、Nエピ層２の濃度Ndにおける逆方向降伏電圧はBVAK
は次式の様になる。BVAK＝60×(Eg／1.1)1.5×(Nd／10
16)-3/4 但し、Egは該半導体材料のエネルギーバンドギ
ャップ値
ら伸びてきた空乏層同士が繋がる前にNエピ層２とP−領
域５とから成るPN接合部の電界が降伏限界まで達するこ
との無い様に次の（２）式を満たす必要が有る。この
時、Nエピ層２の濃度Ndにおける逆方向降伏電圧はBVAK
は次式の様になる。BVAK＝60×(Eg／1.1)1.5×(Nd／10
16)-3/4 但し、Egは該半導体材料のエネルギーバンドギ
ャップ値
【数２】 （２）式において、ε0は真空の誘電率、εは半導体材
料の比誘電率、BVAKは逆方向降伏電圧、qは素電荷量、N
dはNエピ層２の不純物濃度である。
料の比誘電率、BVAKは逆方向降伏電圧、qは素電荷量、N
dはNエピ層２の不純物濃度である。
【００１４】この（１）式、（２）式が成立する条件下
でのみP−領域５が全て空乏化した時にＮエピ領域２ａ
も全て空乏化する。即ち、P−領域５もＮエピ領域２ａ
も空乏化することで図３に示すようにアノード電極膜８
から溝４の底部までの幅の広い１つの繋がった空乏層１
５が出来る。更に逆方向電圧をかけて行った時、この幅
の広い空乏層１５が出来た後にかかった電圧は、ほぼこ
の幅の広い空乏層１５中にかかる。この幅の広い空乏層
１５は溝４の側壁１１、１２から横方向へ伸びた空乏層
が繋がったことにより出来た物である。溝４から横方向
に伸びた空乏層１３が繋がった時点ではまだ空乏層１５
中の電界は小さい。更に逆方向電圧を印加して行くと空
乏層１５中の電界強度が全体的に上がって来る。前記電
界強度が臨界値に達した時、降伏が始まる。PN接合の逆
方向耐圧の場合、降伏は電界強度が一番高くなるPN接合
部付近で起こるが、本発明の半導体装置の構造の場合
は、PN接合部付近で降伏が起こるとは一概には言えな
い。前記空乏層１５を作ることでPN接合の電界強度を十
分緩和することが出来、PN接合部付近で降伏を起こすよ
りも早く、P−領域５に挟まれたＮエピ領域２ａの隣り
合う溝４間の中央部が降伏電圧に達することもある。
でのみP−領域５が全て空乏化した時にＮエピ領域２ａ
も全て空乏化する。即ち、P−領域５もＮエピ領域２ａ
も空乏化することで図３に示すようにアノード電極膜８
から溝４の底部までの幅の広い１つの繋がった空乏層１
５が出来る。更に逆方向電圧をかけて行った時、この幅
の広い空乏層１５が出来た後にかかった電圧は、ほぼこ
の幅の広い空乏層１５中にかかる。この幅の広い空乏層
１５は溝４の側壁１１、１２から横方向へ伸びた空乏層
が繋がったことにより出来た物である。溝４から横方向
に伸びた空乏層１３が繋がった時点ではまだ空乏層１５
中の電界は小さい。更に逆方向電圧を印加して行くと空
乏層１５中の電界強度が全体的に上がって来る。前記電
界強度が臨界値に達した時、降伏が始まる。PN接合の逆
方向耐圧の場合、降伏は電界強度が一番高くなるPN接合
部付近で起こるが、本発明の半導体装置の構造の場合
は、PN接合部付近で降伏が起こるとは一概には言えな
い。前記空乏層１５を作ることでPN接合の電界強度を十
分緩和することが出来、PN接合部付近で降伏を起こすよ
りも早く、P−領域５に挟まれたＮエピ領域２ａの隣り
合う溝４間の中央部が降伏電圧に達することもある。
【００１５】図１の半導体装置に逆方向降伏電圧まで印
加した時のP−領域５と溝４で挟まれたＮエピ領域２ａ
の中央Ａ、Ｂ縦方向の電界強度分布を図４に示す。前述
の通り、前記空乏層１５中の電界強度は全体的に上がっ
て来る。空乏層中の電界強度は溝４の側壁１１、１２か
ら横方向に伸びた空乏層１３が繋がって空乏化した時と
同じ傾きで大きくなり、空乏層１５中でほぼ一様にな
り、電界強度が特に高くなる所が無い。この為、溝４の
側壁１１、１２から横方向に伸びた空乏層１３が繋がる
様なＮエピ層２の不純物濃度Ｎｄであれば、従来構造品
の様にＮエピ層２の不純物濃度を低くしなくても溝４の
深さを深くするだけで空乏層１５の幅を更に大きくする
ことが出来、逆方向耐圧を上げることが出来る。よっ
て、Nエピ層2の主表面６とアノード電極膜８の界面にか
かる電界強度を従来構造品のレベルに維持したまま、順
方向特性を大きく改善することが出来る。
加した時のP−領域５と溝４で挟まれたＮエピ領域２ａ
の中央Ａ、Ｂ縦方向の電界強度分布を図４に示す。前述
の通り、前記空乏層１５中の電界強度は全体的に上がっ
て来る。空乏層中の電界強度は溝４の側壁１１、１２か
ら横方向に伸びた空乏層１３が繋がって空乏化した時と
同じ傾きで大きくなり、空乏層１５中でほぼ一様にな
り、電界強度が特に高くなる所が無い。この為、溝４の
側壁１１、１２から横方向に伸びた空乏層１３が繋がる
様なＮエピ層２の不純物濃度Ｎｄであれば、従来構造品
の様にＮエピ層２の不純物濃度を低くしなくても溝４の
深さを深くするだけで空乏層１５の幅を更に大きくする
ことが出来、逆方向耐圧を上げることが出来る。よっ
て、Nエピ層2の主表面６とアノード電極膜８の界面にか
かる電界強度を従来構造品のレベルに維持したまま、順
方向特性を大きく改善することが出来る。
【００１６】本発明の構造ではアノード電極膜８から下
方に伸びた空乏層１５の幅を変えることのみで逆方向耐
圧を決めることが出来る。言い換えるとP−領域５のあ
る溝４の深さで逆方向耐圧は決まってくる。よって、溝
４で挟まれたＮエピ領域２ａの幅ＷｍとＮエピ層２の不
純物濃度を溝４から横方向に伸びて来る空乏層１３が繋
がるように設定すれば、従来構造品の様に逆方向耐圧を
出す為にＮエピ層２の不純物濃度を低くしなくても中高
耐圧を出すことが出来る。即ち、逆方向電圧を印加した
時の漏れ電流の増加無く、順方向特性を大幅に改善する
ことが出来る。
方に伸びた空乏層１５の幅を変えることのみで逆方向耐
圧を決めることが出来る。言い換えるとP−領域５のあ
る溝４の深さで逆方向耐圧は決まってくる。よって、溝
４で挟まれたＮエピ領域２ａの幅ＷｍとＮエピ層２の不
純物濃度を溝４から横方向に伸びて来る空乏層１３が繋
がるように設定すれば、従来構造品の様に逆方向耐圧を
出す為にＮエピ層２の不純物濃度を低くしなくても中高
耐圧を出すことが出来る。即ち、逆方向電圧を印加した
時の漏れ電流の増加無く、順方向特性を大幅に改善する
ことが出来る。
【００１７】次に本発明装置（ショットキーバリアダイ
オード）の製法について図８を参照して説明する。図８
は該SBDの製造工程を示す断面図である。先ず図８
（ａ）に示すようにＮ型基板１（砒素濃度2×1019 atom
s/cm3）の上にNエピ層２（燐濃度Nd=1×1016 atoms/c
m3）をエピタキシャル成長法により厚さ10μm程度積層
した半導体基板３を形成する。次に同図（ｂ）に示すよ
うにNエピ層２の表面に熱酸化により酸化珪素膜１８を5
000Å程度形成した後、光蝕刻法により溝４を形成する
為の部分の酸化珪素膜１８を幅Ｗｔ=0.6μm程度、間隔
Ｗｍ=2.4μｍ程度でストライプ状に部分的に除去し、こ
れをマスクとしてNエピ層２のシリコンをガスでエッチ
ングし、Nエピ層表面から深さ方向で6μm程度の溝４を
掘る。この時、前述の（２）式のｎはn=1.42となる。次
に同図（ｃ）に示すように溝４の内部とNエピ層２の表
面に硼素がＮa=4×10 16 atoms/cm3程度ドープされた多
結晶シリコンを1μm程度積層し、Nエピ層２の表面とほ
ぼ同じ高さに成るまでエッチバックする。次に同図
（ｄ）に示すように溝４を掘る時のマスクとして使用し
た酸化珪素膜１８をエッチングで取り除き、Nエピ層２
の表面６と溝４に埋め込んだ多結晶シリコン表面７とに
ショットキーバリアメタルを蒸着してアノード電極膜８
を形成し、裏面となるもう一方のN型基板面にカソード
電極膜９を形成することで、本発明の実施例は完成す
る。（周辺構造の実施例については省略する）
オード）の製法について図８を参照して説明する。図８
は該SBDの製造工程を示す断面図である。先ず図８
（ａ）に示すようにＮ型基板１（砒素濃度2×1019 atom
s/cm3）の上にNエピ層２（燐濃度Nd=1×1016 atoms/c
m3）をエピタキシャル成長法により厚さ10μm程度積層
した半導体基板３を形成する。次に同図（ｂ）に示すよ
うにNエピ層２の表面に熱酸化により酸化珪素膜１８を5
000Å程度形成した後、光蝕刻法により溝４を形成する
為の部分の酸化珪素膜１８を幅Ｗｔ=0.6μm程度、間隔
Ｗｍ=2.4μｍ程度でストライプ状に部分的に除去し、こ
れをマスクとしてNエピ層２のシリコンをガスでエッチ
ングし、Nエピ層表面から深さ方向で6μm程度の溝４を
掘る。この時、前述の（２）式のｎはn=1.42となる。次
に同図（ｃ）に示すように溝４の内部とNエピ層２の表
面に硼素がＮa=4×10 16 atoms/cm3程度ドープされた多
結晶シリコンを1μm程度積層し、Nエピ層２の表面とほ
ぼ同じ高さに成るまでエッチバックする。次に同図
（ｄ）に示すように溝４を掘る時のマスクとして使用し
た酸化珪素膜１８をエッチングで取り除き、Nエピ層２
の表面６と溝４に埋め込んだ多結晶シリコン表面７とに
ショットキーバリアメタルを蒸着してアノード電極膜８
を形成し、裏面となるもう一方のN型基板面にカソード
電極膜９を形成することで、本発明の実施例は完成す
る。（周辺構造の実施例については省略する）
【００１８】図５、図６及び図７は本発明の他の実施例
構造を示す。断面図で図５は、低不純物濃度の多結晶シ
リコン（P−領域５）を溝４の中に充填する際、溝４の
側壁１１、１２及び底面１０に予め絶縁膜１６を形成し
た後にP−領域５を設けた例を示す。この絶縁膜１６
は、多結晶シリコンとNエピ層２の間に逆方向電圧が印
加された時の漏れ電流をほぼ0にする働きをする。ま
た、図６は逆方向電圧を印加した時にP−領域５に伸び
る空乏層１４がP−領域５の表面７に達しない様に高不
純物濃度の第2導電型の第4半導体領域（P＋＋領域）１
７を設けた例を示す。このP＋＋領域１７は逆方向電圧
が印加された時の空乏層１４がP−領域５の表面７で接
触するアノード電極膜８に達すること（パンチスルー）
による漏れ電流を抑えると共にP−領域５の表面７で接
触するアノード電極膜８とオーミック接続することによ
りP−領域５の電位をアノード電極膜８の電位と同じに
することが出来る。
構造を示す。断面図で図５は、低不純物濃度の多結晶シ
リコン（P−領域５）を溝４の中に充填する際、溝４の
側壁１１、１２及び底面１０に予め絶縁膜１６を形成し
た後にP−領域５を設けた例を示す。この絶縁膜１６
は、多結晶シリコンとNエピ層２の間に逆方向電圧が印
加された時の漏れ電流をほぼ0にする働きをする。ま
た、図６は逆方向電圧を印加した時にP−領域５に伸び
る空乏層１４がP−領域５の表面７に達しない様に高不
純物濃度の第2導電型の第4半導体領域（P＋＋領域）１
７を設けた例を示す。このP＋＋領域１７は逆方向電圧
が印加された時の空乏層１４がP−領域５の表面７で接
触するアノード電極膜８に達すること（パンチスルー）
による漏れ電流を抑えると共にP−領域５の表面７で接
触するアノード電極膜８とオーミック接続することによ
りP−領域５の電位をアノード電極膜８の電位と同じに
することが出来る。
【００１９】更に図７は、前述の構造を組み合わせた構
造を示し、溝４の中に絶縁膜１６を付けた構造のP−領
域５の表面にP＋＋領域１７を設けた例を示す。また、P
−領域５を形成する際、多結晶シリコンではなくエピタ
キシャル成長によりP−領域を形成しても良い。エピタ
キシャル成長でP−領域を形成することで、多結晶シリ
コンでP−領域５を形成した時に起こる逆方向漏れ電流
を低減する事が出来る。この構造も前述の構造全てに適
用できる。
造を示し、溝４の中に絶縁膜１６を付けた構造のP−領
域５の表面にP＋＋領域１７を設けた例を示す。また、P
−領域５を形成する際、多結晶シリコンではなくエピタ
キシャル成長によりP−領域を形成しても良い。エピタ
キシャル成長でP−領域を形成することで、多結晶シリ
コンでP−領域５を形成した時に起こる逆方向漏れ電流
を低減する事が出来る。この構造も前述の構造全てに適
用できる。
【００２０】
【発明の効果】以上のように本発明ではＮエピ層表面に
掘った溝の中にP−領域を設け、このP −領域と溝に挟ま
れたNエピ層の領域とに溝の側面のPN接合から伸びた空
乏層同士が繋がることにより、表面から溝の底部までの
幅の広い空乏層を作り出すことで、逆方向耐圧を出すこ
とが出来る。この為、Nエピ層の不純物濃度を低くしな
くても溝の深さを変えるだけで逆方向耐圧を上げること
が出来、逆方向特性を変えないで、順方向特性を大幅に
改善することが出来るショットキーバリアダイオード等
の半導体装置を提供することが出来る。
掘った溝の中にP−領域を設け、このP −領域と溝に挟ま
れたNエピ層の領域とに溝の側面のPN接合から伸びた空
乏層同士が繋がることにより、表面から溝の底部までの
幅の広い空乏層を作り出すことで、逆方向耐圧を出すこ
とが出来る。この為、Nエピ層の不純物濃度を低くしな
くても溝の深さを変えるだけで逆方向耐圧を上げること
が出来、逆方向特性を変えないで、順方向特性を大幅に
改善することが出来るショットキーバリアダイオード等
の半導体装置を提供することが出来る。
【図１】 本発明の一実施例を示す概略断面図
【図２】 本発明実施例の動作説明図
【図３】 本発明実施例の動作説明図
【図４】 本発明実施例の電界強度分布特性図
【図５】 本発明の他の実施例を示す概略断面図
【図６】 本発明の他の実施例を示す概略断面図
【図７】 本発明の他の実施例を示す概略断面図
【図８】 本発明の一実施例装置の製法を示す工程断面
図
図
【図９】 本発明の実施例装置の概略平面図
【図１０】 従来装置の概略断面図
【図１１】 従来装置の動作説明図
【図１２】 従来装置の電界強度分布特性図
【図１３】 従来装置の概略断面図
１：半導体層 ２：N型半導体層（エピ層） ３：半導体基板（N） ４：トレンチ部 ５：半導体層（P） ８：アノード電極膜 ９：カソード電極膜
Claims (3)
- 【請求項１】一導電型の第１半導体層と、該第１半導体
層より低不純物濃度の一導電型の第２半導体層とを積層
して成る半導体基板と、該第２半導体層表面に所定の幅
と間隔を持って形成されたトレンチ部と、該トレンチ部
に充填形成された他の導電型の半導体層と、該第２半導
体層表面と該半導体層表面に連接して形成されたショッ
トキー金属電極と、該第１半導体層表面に形成されたオ
ーミック金属電極を備えた半導体装置において、該半導
体層の幅をＷｔ、不純物濃度をＮａ、該第２半導体層の
不純物濃度をＮｄ、隣接する該半導体層間の該第２半導
体層の間隔をＷｍ、該Ｎｄに対する降伏電圧をBVAKと
し、該Wt、Na、Nd、Wm及びBVAKが下記の（１）式及び
（２）式を満足する関係に設定したことを特徴とする半
導体装置。 【数１】 【数２】 但し、BVAK＝60×(Eg／1.1)1.5×(Nd／1016)-3/4 Eg該半導体材料のエネルギーバンドギャップ値、ε0真
空の誘電率、εS該半導体材料の比誘電率、q素電荷量 - 【請求項２】トレンチ部の側壁及び底面の全面に予め絶
縁膜を形成したことを特徴とする請求項１の半導体装
置。 - 【請求項３】トレンチ部に充填形成された半導体層の表
面部に該半導体層と反対導電型の高不純物濃度層を設
け、該高不純物濃度層がショットキー金属電極とオーミ
ック接続されたことを特徴とする請求項１又は請求項２
の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000097554A JP3860705B2 (ja) | 2000-03-31 | 2000-03-31 | 半導体装置 |
| EP01108152A EP1139433B1 (en) | 2000-03-31 | 2001-03-30 | Semiconductor device having a Schottky barrier diode structure |
| US09/820,837 US6404032B1 (en) | 2000-03-31 | 2001-03-30 | Semiconductor device |
| DE60144263T DE60144263D1 (de) | 2000-03-31 | 2001-03-30 | Halbleiterbauelement mit einer Schottky-Barrieren-Diodenstruktur |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000097554A JP3860705B2 (ja) | 2000-03-31 | 2000-03-31 | 半導体装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2001284604A true JP2001284604A (ja) | 2001-10-12 |
| JP2001284604A5 JP2001284604A5 (ja) | 2005-12-15 |
| JP3860705B2 JP3860705B2 (ja) | 2006-12-20 |
Family
ID=18612164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000097554A Expired - Fee Related JP3860705B2 (ja) | 2000-03-31 | 2000-03-31 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6404032B1 (ja) |
| EP (1) | EP1139433B1 (ja) |
| JP (1) | JP3860705B2 (ja) |
| DE (1) | DE60144263D1 (ja) |
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| US6876034B2 (en) | 2002-06-28 | 2005-04-05 | Shindengen Electric Manufacturing Co., Ltd. | Semiconductor device having active grooves |
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| JP2008519447A (ja) * | 2004-11-08 | 2008-06-05 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 半導体装置及びその使用乃至製造方法 |
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| JP2008523596A (ja) * | 2004-12-10 | 2008-07-03 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 半導体デバイスおよび半導体デバイスの製造方法 |
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| JP2010539719A (ja) * | 2007-09-21 | 2010-12-16 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 半導体装置 |
| JP2013501366A (ja) * | 2009-08-05 | 2013-01-10 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 半導体装置 |
| JP2015504610A (ja) * | 2011-12-01 | 2015-02-12 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツングＲｏｂｅｒｔ Ｂｏｓｃｈ Ｇｍｂｈ | 高電圧トレンチ接合ショットキーバリアダイオード |
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| WO2004066391A1 (ja) * | 2003-01-20 | 2004-08-05 | Mitsubishi Denki Kabushiki Kaisha | 半導体装置 |
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| JP2006165013A (ja) | 2004-12-02 | 2006-06-22 | Nissan Motor Co Ltd | 半導体装置及びその製造方法 |
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