JP2667477B2 - ショットキーバリアダイオード - Google Patents
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、ショットキーバリアダイオードのバリア金
属膜下の半導体面に選択的にPN接合を形成したショット
キーバリアダイオードに関するもので、特に順方向電流
特性を改善する構造に係るものである。
属膜下の半導体面に選択的にPN接合を形成したショット
キーバリアダイオードに関するもので、特に順方向電流
特性を改善する構造に係るものである。
（従来の技術） 近年、電子機器のIC化い伴い、これに使用する電源機
器は、小型軽量化及び高効率化の可能なスイッチングレ
ギュレータ方式の電源回路が一般に使用されるようにな
っている。この電源回路の出力用整流素子として、素子
内の順方向電圧効果VFが小さく、逆回復時間の短いショ
ットキーバイアダイオードが広く使用されている。しか
し一般のショットキーバリアダイオードは逆方向のリー
ク電流が比較的大きく、又逆方向の降伏電圧が低いとい
う欠点がある。
器は、小型軽量化及び高効率化の可能なスイッチングレ
ギュレータ方式の電源回路が一般に使用されるようにな
っている。この電源回路の出力用整流素子として、素子
内の順方向電圧効果VFが小さく、逆回復時間の短いショ
ットキーバイアダイオードが広く使用されている。しか
し一般のショットキーバリアダイオードは逆方向のリー
ク電流が比較的大きく、又逆方向の降伏電圧が低いとい
う欠点がある。
この欠点を改善するため、例えば第13図に示すショッ
トキーバリアダイオードが提案されている（特公昭59−
35183号参照）。同図においてN+シリコン層１の上に、
エピタキシャル成長で形成したN-型シリコン層２を有す
るシリコン基板３を用意し、ここに複数のP+型シリコン
層４を形成する。酸化膜５の開口を利用して、ショット
キー バリア用のクロムから成る金属膜６を設ける。P+
型シリコン層４の相互間の距離は、金属膜６に負、下部
の金属電極膜７に正の電圧を印加したとき生じる空乏層
（空間電荷領域とも呼ぶ）８によって、第14図に示すよ
うに相互間が結ばれる大きさとする。
トキーバリアダイオードが提案されている（特公昭59−
35183号参照）。同図においてN+シリコン層１の上に、
エピタキシャル成長で形成したN-型シリコン層２を有す
るシリコン基板３を用意し、ここに複数のP+型シリコン
層４を形成する。酸化膜５の開口を利用して、ショット
キー バリア用のクロムから成る金属膜６を設ける。P+
型シリコン層４の相互間の距離は、金属膜６に負、下部
の金属電極膜７に正の電圧を印加したとき生じる空乏層
（空間電荷領域とも呼ぶ）８によって、第14図に示すよ
うに相互間が結ばれる大きさとする。
上記のショットキーバリアダイオードに順方向電圧を
印加すれば、第13図の矢印９で示すように順電流の大部
分は電圧降下の小さい金属膜６とN-型シリコン層２とか
ら成るショットキーバリアを通って流れる。従って順方
向の電圧降下はP+型シリコン層４を設けない一般のショ
ットキーダイオードに類似した低い値となる。次に上記
ショットキーバリアダイオードに逆方向電圧を加えると
P+型シリコン層４とN-型シリコン層２とから成るPN接合
に空乏層８が生成し、その逆電圧を更に増加すると第14
図に示すようにP+型シリコン層４は相互に空乏層８によ
って結ばれる。逆方向のリーク電流は連結された空乏層
８により抑制されたPN接合ダイオードの逆特性に近づ
き、降伏電圧も改善される。
印加すれば、第13図の矢印９で示すように順電流の大部
分は電圧降下の小さい金属膜６とN-型シリコン層２とか
ら成るショットキーバリアを通って流れる。従って順方
向の電圧降下はP+型シリコン層４を設けない一般のショ
ットキーダイオードに類似した低い値となる。次に上記
ショットキーバリアダイオードに逆方向電圧を加えると
P+型シリコン層４とN-型シリコン層２とから成るPN接合
に空乏層８が生成し、その逆電圧を更に増加すると第14
図に示すようにP+型シリコン層４は相互に空乏層８によ
って結ばれる。逆方向のリーク電流は連結された空乏層
８により抑制されたPN接合ダイオードの逆特性に近づ
き、降伏電圧も改善される。
しかしながら上記のショットキーバリアダイオードで
は低い逆電圧を印加した場合には、隣接するP+型シリコ
ン層４は空乏層により相互間が連結されないので、金属
膜６とN-型シリコン層２とのショットキーバリアを流れ
る逆方向のリーク電流値は大きな影響を受けない。従っ
て逆電圧が更に増加して相互のP+型シリコン層４が空乏
層により連結されるまでは、逆方向特性の大きな改善は
得られない。
は低い逆電圧を印加した場合には、隣接するP+型シリコ
ン層４は空乏層により相互間が連結されないので、金属
膜６とN-型シリコン層２とのショットキーバリアを流れ
る逆方向のリーク電流値は大きな影響を受けない。従っ
て逆電圧が更に増加して相互のP+型シリコン層４が空乏
層により連結されるまでは、逆方向特性の大きな改善は
得られない。
第15図は、B.J.BALIGA,IEEE,ElectronDeviceLetter,v
ol EDL−5,No.6（1984,P194〜196）によって提案された
バリア金属膜下の半導体面に選択的にPN接合を形成した
ショットキーバリアダイオード（以後JunctionBarrier
−ControlledSchottkyRectifierをJBSと略記）の断面図
である（特開昭60−74582号参照）。なお第13図と同符
号はそれぞれ対応する部分を示し、説明を省略すること
もある。半導体基板３はN+型シリコ層１とN-型シリコン
層２とから成る。金属膜（Al）６とN-型シリコン層２と
の接触により形成されるショットキー障壁の高さを低下
させるために、N-シリコン層２の極めて浅い表面にN+型
シリコン層がイオン注入により形成されている。このN+
型シリコン層はショットキーバリア金属としてショット
キー障壁の低い金属を用いれば不要の層で、第15図には
この層は図示されていない。このような基板３上にＰ型
シリコン層４が選択的に形成される。この形成に当たっ
ては、順方向バイアス時に近接のPN接合による空乏層８
が、第16図に示すように互いに連接しないで隙間10が形
成され、順方向電流が遮断されないように、又逆方向バ
イアス時には近隣のPN接合の空乏層８が、第17図に示す
ように互いに連結し、逆方向電流を遮断するように配置
されている。
ol EDL−5,No.6（1984,P194〜196）によって提案された
バリア金属膜下の半導体面に選択的にPN接合を形成した
ショットキーバリアダイオード（以後JunctionBarrier
−ControlledSchottkyRectifierをJBSと略記）の断面図
である（特開昭60−74582号参照）。なお第13図と同符
号はそれぞれ対応する部分を示し、説明を省略すること
もある。半導体基板３はN+型シリコ層１とN-型シリコン
層２とから成る。金属膜（Al）６とN-型シリコン層２と
の接触により形成されるショットキー障壁の高さを低下
させるために、N-シリコン層２の極めて浅い表面にN+型
シリコン層がイオン注入により形成されている。このN+
型シリコン層はショットキーバリア金属としてショット
キー障壁の低い金属を用いれば不要の層で、第15図には
この層は図示されていない。このような基板３上にＰ型
シリコン層４が選択的に形成される。この形成に当たっ
ては、順方向バイアス時に近接のPN接合による空乏層８
が、第16図に示すように互いに連接しないで隙間10が形
成され、順方向電流が遮断されないように、又逆方向バ
イアス時には近隣のPN接合の空乏層８が、第17図に示す
ように互いに連結し、逆方向電流を遮断するように配置
されている。
第15図に示すJBSの構成及び作用は第13図のJBSと基本
的には等しいが、このJBSでは隣り合うＰ型シリコン層
４の間隔を狭くして、逆方向バイアス電圧が小さな値例
えば数Ｖを超えると、Ｐ型シリコン層は空乏層により相
互に連結されるようにして、逆方向リーク電流の減少を
計っている。
的には等しいが、このJBSでは隣り合うＰ型シリコン層
４の間隔を狭くして、逆方向バイアス電圧が小さな値例
えば数Ｖを超えると、Ｐ型シリコン層は空乏層により相
互に連結されるようにして、逆方向リーク電流の減少を
計っている。
しかしながら上記構造のJBSでは、バリア金属膜と半
導体基板との接触面積が同じ素子の場合、バリア金属と
ショットキー接合を形成するN-型シリコン層の総接触面
積は、Ｐ型シリコン層の面積だけ小さくなり、ペレット
サイズに対する電流効率が低下する。この電流効率を改
善する一つの方法としては、各々のＰ型シリコン層を小
さくすればよい。しかし所定の逆方向降伏電圧VBを得る
ためには、PN接合の曲率による降伏電圧の低下を防ぐた
め、ある程度の深さまで、Ｐ型シリコン層を拡散する必
要がある。即ちＰ型シリコン層を形成する際、横方向に
も拡散するのでＰ型シリコン層の面積を小さくするには
限度がある。又高耐圧にすればする程Ｐ型シリコン層の
拡散深さを深くしなければならず、ますます効率が悪く
なる。
導体基板との接触面積が同じ素子の場合、バリア金属と
ショットキー接合を形成するN-型シリコン層の総接触面
積は、Ｐ型シリコン層の面積だけ小さくなり、ペレット
サイズに対する電流効率が低下する。この電流効率を改
善する一つの方法としては、各々のＰ型シリコン層を小
さくすればよい。しかし所定の逆方向降伏電圧VBを得る
ためには、PN接合の曲率による降伏電圧の低下を防ぐた
め、ある程度の深さまで、Ｐ型シリコン層を拡散する必
要がある。即ちＰ型シリコン層を形成する際、横方向に
も拡散するのでＰ型シリコン層の面積を小さくするには
限度がある。又高耐圧にすればする程Ｐ型シリコン層の
拡散深さを深くしなければならず、ますます効率が悪く
なる。
（発明が解決しようとする課題） 前述の通り低い順方向電圧と高速動作に適した一般の
ショットキーバリアダイオードの欠点は、逆方向の降伏
電圧が低く且つ逆方向のリーク電流が大きいことであ
る。この欠点を改善するために提案されたバリア金属に
接してPN接合を選択的に形成したJBSにおいては、Ｐ型
シリコン層を設けた面積だけN-型シリコン層のショット
キーバリア接合部の面積が小さくなり、バリア金属と基
板との総接触面に対する電流効率が低下する。電流効率
を改善するため、Ｐ型シリコン層とバリア金属との接触
面積を小さくするのは、逆耐電圧を考慮すると、ある程
度の限度がある。又Ｐ型シリコン層の相互の間隔を拡
げ、N-型シリコン層の占める割合を大きくすると、空乏
層が連結するときの逆方向電圧値が高く、結果として実
効的な逆方向のリーク電流が増加し、問題となる。
ショットキーバリアダイオードの欠点は、逆方向の降伏
電圧が低く且つ逆方向のリーク電流が大きいことであ
る。この欠点を改善するために提案されたバリア金属に
接してPN接合を選択的に形成したJBSにおいては、Ｐ型
シリコン層を設けた面積だけN-型シリコン層のショット
キーバリア接合部の面積が小さくなり、バリア金属と基
板との総接触面に対する電流効率が低下する。電流効率
を改善するため、Ｐ型シリコン層とバリア金属との接触
面積を小さくするのは、逆耐電圧を考慮すると、ある程
度の限度がある。又Ｐ型シリコン層の相互の間隔を拡
げ、N-型シリコン層の占める割合を大きくすると、空乏
層が連結するときの逆方向電圧値が高く、結果として実
効的な逆方向のリーク電流が増加し、問題となる。
本発明の目的は、バリア金属と基板面との接触領域に
選択的にPN接合を形成したJBSにおいて、N-型シリコン
層のショットキー接合部の面積の割合を著しく増加し、
ペレットの大きさに対して電流効率の良いJBSを得るこ
とを主とし、併せて逆方向電流特性を改善できる半導体
装置を提供することである。
選択的にPN接合を形成したJBSにおいて、N-型シリコン
層のショットキー接合部の面積の割合を著しく増加し、
ペレットの大きさに対して電流効率の良いJBSを得るこ
とを主とし、併せて逆方向電流特性を改善できる半導体
装置を提供することである。
［発明の構成］ （課題を解決するための手段） 本発明のショットキーバリアダイオード（以下、半導
体装置と呼ぶこともある。）は、半導体基板の一方の主
面上に形成されるショットキーバリア金属から成る第１
金属膜と、該第１金属膜とショットキー接触をする一導
電型の第１半導体層と、前記半導体基板の他方の主面上
に形成される第２金属膜と、該第２金属膜と接する一導
電型の第２半導体層と、第１半導体層と第２半導体層と
の間に形成され、第１半導体層の不純物濃度より低い不
純物濃度を有する一導電型の第３半導体層と、前記半導
体基板の前記一方の主面側に選択的に形成され、第１金
属膜に接し第１半導体層を貫通して少なくとも第３半導
体層に達する単一又は複数の反対導電型半導体層とを有
し、第１金属膜と第２金属膜との間に零を含む逆バイア
ス電圧を印加したとき第３半導体層に生ずる空乏層が互
いに連結することを特徴とするショットキーバリアダイ
オード（JBS）を具備する半導体装置である。なお第１
半導体層と第２半導体層との間には第３半導体層以外の
その他の所定濃度の一導電型半導体層が介在しても差支
えない。又単一の反対導電型半導体層とは、例えば基板
主面を見たとき、即ち平面図では、複数のすじ状の反対
導電型半導体層が形成され、その長手方向の端部が互い
に結合され一体化された場合等をいう。
体装置と呼ぶこともある。）は、半導体基板の一方の主
面上に形成されるショットキーバリア金属から成る第１
金属膜と、該第１金属膜とショットキー接触をする一導
電型の第１半導体層と、前記半導体基板の他方の主面上
に形成される第２金属膜と、該第２金属膜と接する一導
電型の第２半導体層と、第１半導体層と第２半導体層と
の間に形成され、第１半導体層の不純物濃度より低い不
純物濃度を有する一導電型の第３半導体層と、前記半導
体基板の前記一方の主面側に選択的に形成され、第１金
属膜に接し第１半導体層を貫通して少なくとも第３半導
体層に達する単一又は複数の反対導電型半導体層とを有
し、第１金属膜と第２金属膜との間に零を含む逆バイア
ス電圧を印加したとき第３半導体層に生ずる空乏層が互
いに連結することを特徴とするショットキーバリアダイ
オード（JBS）を具備する半導体装置である。なお第１
半導体層と第２半導体層との間には第３半導体層以外の
その他の所定濃度の一導電型半導体層が介在しても差支
えない。又単一の反対導電型半導体層とは、例えば基板
主面を見たとき、即ち平面図では、複数のすじ状の反対
導電型半導体層が形成され、その長手方向の端部が互い
に結合され一体化された場合等をいう。
（作用） 上記構成のJBSの第１金属膜（アノード電極膜）と第
２金属膜（カソード電極膜）との間に順バイアス電圧を
印加すると、電流はアノードからバリア（障壁）電圧の
低いショットキー接触をする第１半導体層（N-層）を通
り、第３半導体層（N--層）、第２半導体層（N+層）を
経てカソードから流出し、通電路を形成する。このため
順方向電圧降下も小さく、一般のショットキーバリアダ
イオードに近似した順方向特性を示す。
２金属膜（カソード電極膜）との間に順バイアス電圧を
印加すると、電流はアノードからバリア（障壁）電圧の
低いショットキー接触をする第１半導体層（N-層）を通
り、第３半導体層（N--層）、第２半導体層（N+層）を
経てカソードから流出し、通電路を形成する。このため
順方向電圧降下も小さく、一般のショットキーバリアダ
イオードに近似した順方向特性を示す。
次にアノード・カソード間に逆バイアス電圧を印加す
ると、反対導電型半導体（P+層）と第１、第３半導体層
との接合は逆バイアスされ、低不純物濃度の第３半導体
層内の空乏層の拡がりは特に大きくなる。これに近接す
るP+N--接合による第３半導体層内の空乏層は互いに連
結し前記通電路をピンチオフし、逆方向リーク電流は抑
制され、通常のPN接合ダイオードに近似した逆方向特性
に移行する。
ると、反対導電型半導体（P+層）と第１、第３半導体層
との接合は逆バイアスされ、低不純物濃度の第３半導体
層内の空乏層の拡がりは特に大きくなる。これに近接す
るP+N--接合による第３半導体層内の空乏層は互いに連
結し前記通電路をピンチオフし、逆方向リーク電流は抑
制され、通常のPN接合ダイオードに近似した逆方向特性
に移行する。
このピンチオフする逆バイアス電圧値は低いほど逆方
向特性に対しては好ましく、本発明の上記JBSでは、主
として第３半導体層の不純物濃度を低く調整して、零を
含む低い逆バイアス電圧値で通電路がピンチオフされる
ように形成される。これに対し第１半導体層は、その不
純物濃度を第３半導体層より高くして、望ましいショッ
トキーバリア即ち低い順方向電圧値が得られるように形
成される。即ち通電路をピンチオフする機能は低不純物
濃度の第３半導体層に負担させ、第１半導体は望ましい
ショットキーバリアが得られることを主眼として形成さ
れる。従って反対導電型半導体層（P+層）の相互間隔
は、通電路のピンチオフを優先的に考慮する必要がない
ので、従来のJBSに比しその間隔を大幅に大きくし、第
１半導体層のショットキー接触する接触面の面積の割合
を著しく増加することができる。又併せて逆方向電流特
性も改善される。
向特性に対しては好ましく、本発明の上記JBSでは、主
として第３半導体層の不純物濃度を低く調整して、零を
含む低い逆バイアス電圧値で通電路がピンチオフされる
ように形成される。これに対し第１半導体層は、その不
純物濃度を第３半導体層より高くして、望ましいショッ
トキーバリア即ち低い順方向電圧値が得られるように形
成される。即ち通電路をピンチオフする機能は低不純物
濃度の第３半導体層に負担させ、第１半導体は望ましい
ショットキーバリアが得られることを主眼として形成さ
れる。従って反対導電型半導体層（P+層）の相互間隔
は、通電路のピンチオフを優先的に考慮する必要がない
ので、従来のJBSに比しその間隔を大幅に大きくし、第
１半導体層のショットキー接触する接触面の面積の割合
を著しく増加することができる。又併せて逆方向電流特
性も改善される。
（実施例） 第１図は、本発明のショットキーバリアダイオード
（JBS）の一実施例の断面図である。このJBSは、半導体
基板13の一方の主面（図では上方）上に形成されるショ
ットキーバリア金属（Ti）から成る第１金属膜（アノー
ド電極膜）16と、このアノード電極膜とショットキー接
触をする一導電型（Ｎ）の第１半導体層（不純物濃度10
16atom/cm3、以下N-層の略記）12Aと、前記基板13の他
方の主面（図では下方）に形成される第２金属膜（カソ
ード電極膜）17と、このカソード電極膜と接する一導電
型の第２半導体層（N+層）11と、N-層12AとN+層11との
間にあって、N-層12Aに接して形成され、この層より不
純物濃度の低い一導電型の第３半導体層（不純物濃度10
14atoms/cm3、以下N--層と略記）19と、N--層19とN+層1
1とに挟まれる一導電型半導体層（不純物濃度1016atoms
/cm3、以下N-層と略記）12Bと、基板13の上方の主面側
に選択的に形成され、アノード電極膜16に接しN-層12A
を貫通し、N--層19に達し、更にN-層12Bに至る複数（図
面では模式的に４つ）の反対導電型半導体層（P+層）14
と具備している。なお、本実施例における半導体基板13
は、上方からN-層12A、N--層19、N--層12B、N+層11の４
層を積層したシリコン単結晶基板である。符号21は耐圧
を良くするために設けられるガードリングP+層で、符号
22は横方向の空乏層の拡がりを制限するためのチャネル
ストッパーN+層である。必要な耐圧に応じて、ガードリ
ングP+層21とチャネルストッパーN+層22との間に更にP+
層（High Voltage Termination）を形成することもあ
る。
（JBS）の一実施例の断面図である。このJBSは、半導体
基板13の一方の主面（図では上方）上に形成されるショ
ットキーバリア金属（Ti）から成る第１金属膜（アノー
ド電極膜）16と、このアノード電極膜とショットキー接
触をする一導電型（Ｎ）の第１半導体層（不純物濃度10
16atom/cm3、以下N-層の略記）12Aと、前記基板13の他
方の主面（図では下方）に形成される第２金属膜（カソ
ード電極膜）17と、このカソード電極膜と接する一導電
型の第２半導体層（N+層）11と、N-層12AとN+層11との
間にあって、N-層12Aに接して形成され、この層より不
純物濃度の低い一導電型の第３半導体層（不純物濃度10
14atoms/cm3、以下N--層と略記）19と、N--層19とN+層1
1とに挟まれる一導電型半導体層（不純物濃度1016atoms
/cm3、以下N-層と略記）12Bと、基板13の上方の主面側
に選択的に形成され、アノード電極膜16に接しN-層12A
を貫通し、N--層19に達し、更にN-層12Bに至る複数（図
面では模式的に４つ）の反対導電型半導体層（P+層）14
と具備している。なお、本実施例における半導体基板13
は、上方からN-層12A、N--層19、N--層12B、N+層11の４
層を積層したシリコン単結晶基板である。符号21は耐圧
を良くするために設けられるガードリングP+層で、符号
22は横方向の空乏層の拡がりを制限するためのチャネル
ストッパーN+層である。必要な耐圧に応じて、ガードリ
ングP+層21とチャネルストッパーN+層22との間に更にP+
層（High Voltage Termination）を形成することもあ
る。
上記構成のJBSは、公知の製造技術により形成され
る。即ちN+層（ウエーハ）11の一方の主面側からN-層12
B（厚さ３〜４μｍ）、N--層19（厚さ１μｍ）、N-層12
A（厚さ１μｍ）の３層をそれぞれ前記不純物濃度とな
るようエピタキシャル成長により形成する（第４図参
照）。次に表面に酸化膜15を形成し、所定の方向でN
+（不純物リン）層22、P+（不純物ボロン）層14及び21
をイオン注入法により形成する。次にショートキーバリ
ア金属としてTi金属をスパッタ又は蒸着により基板面に
被着し、アノード電極膜16を形成する。
る。即ちN+層（ウエーハ）11の一方の主面側からN-層12
B（厚さ３〜４μｍ）、N--層19（厚さ１μｍ）、N-層12
A（厚さ１μｍ）の３層をそれぞれ前記不純物濃度とな
るようエピタキシャル成長により形成する（第４図参
照）。次に表面に酸化膜15を形成し、所定の方向でN
+（不純物リン）層22、P+（不純物ボロン）層14及び21
をイオン注入法により形成する。次にショートキーバリ
ア金属としてTi金属をスパッタ又は蒸着により基板面に
被着し、アノード電極膜16を形成する。
次に上記の本発明のJBSの構成と作用について詳述す
る。
る。
このJBSの構成の要点は、N-層12A、N--層19、N-層12
B、N+層11から成る４層構造の半導体基板を用意し、そ
の後適当な間隔でP+層14を、N-層12A、N--層19を貫通し
てN-層12Bの一部まで形成したことである。但し形成に
際しては、順バイアス時に近隣のPN接合による空乏層が
互いに連結し順電流を遮断することがないように、又逆
バイアス時には、近隣のPN接合の空乏層が互いに連結
し、逆方向リーク電流を遮断するように配設されてい
る。
B、N+層11から成る４層構造の半導体基板を用意し、そ
の後適当な間隔でP+層14を、N-層12A、N--層19を貫通し
てN-層12Bの一部まで形成したことである。但し形成に
際しては、順バイアス時に近隣のPN接合による空乏層が
互いに連結し順電流を遮断することがないように、又逆
バイアス時には、近隣のPN接合の空乏層が互いに連結
し、逆方向リーク電流を遮断するように配設されてい
る。
アノード電極膜16とカソード電極膜17との間に順バイ
アス電圧を印加する。一般にPN接合ダイオードの順電流
の立上がり電圧は、ショットキーダイオードのそれに比
し大きいので、電流は主としてショットキー接触をする
N-層12A、及びN--層19、N-層12B、N+層11内を流れる。
第１図において、斜線の領域23は空乏層を遠慮しない模
式的な上記の通電路を示す。
アス電圧を印加する。一般にPN接合ダイオードの順電流
の立上がり電圧は、ショットキーダイオードのそれに比
し大きいので、電流は主としてショットキー接触をする
N-層12A、及びN--層19、N-層12B、N+層11内を流れる。
第１図において、斜線の領域23は空乏層を遠慮しない模
式的な上記の通電路を示す。
一般にPN接合部分には空乏層が存在する。第１表は、
Ｐ領域が高不純物濃度のP+層でＮ層と階段接合する場
合、Ｎ層の濃度とＮ層内の空乏層幅の関係とを示すもの
で、公知の資料（Siデータブック）から得られたもので
ある。Ｎ層濃度としてはN-層12A、12Bの濃度（1016atom
s/cm3）及びN--層19の濃度（1014atoms/cm3）の２種
類、又逆バイアす電圧VRは０と10［Ｖ］の２つとし、そ
れぞれの場合の空乏層幅を示している。この表では、N
--層中の空乏層の伸びはN-層中の伸びの約10倍となって
いる。
Ｐ領域が高不純物濃度のP+層でＮ層と階段接合する場
合、Ｎ層の濃度とＮ層内の空乏層幅の関係とを示すもの
で、公知の資料（Siデータブック）から得られたもので
ある。Ｎ層濃度としてはN-層12A、12Bの濃度（1016atom
s/cm3）及びN--層19の濃度（1014atoms/cm3）の２種
類、又逆バイアす電圧VRは０と10［Ｖ］の２つとし、そ
れぞれの場合の空乏層幅を示している。この表では、N
--層中の空乏層の伸びはN-層中の伸びの約10倍となって
いる。
この空乏層の伸びのデータを参照し、０を含む低い逆
バイアス電圧でN--層19に形成される空乏層により通電
路がピンチオフされること、順バイアス電圧では空乏層
により通電路のピンチオフされないこと、及びアノード
電極膜とショットキー接触をするN-層12Aの基板との接
触面積が、P+層14の接触面積よりできるだけ大きくなる
こと等を考慮してP+層14の配置を決定する。
バイアス電圧でN--層19に形成される空乏層により通電
路がピンチオフされること、順バイアス電圧では空乏層
により通電路のピンチオフされないこと、及びアノード
電極膜とショットキー接触をするN-層12Aの基板との接
触面積が、P+層14の接触面積よりできるだけ大きくなる
こと等を考慮してP+層14の配置を決定する。
第５図及び第６図は、その配置の一例を示す断面図及
び平面図である。比較のため、第15図に示す従来のJBS
においてN-層２の不純物濃度をN-層12Aと同じ1016atoms
/cm3とし、且つ上記諸点を考慮した場合のP+層４の配置
の一例を第７図及び第８図に示す。第５図ないし第８図
において、l1及び、m1はそれぞれ本実施例及び従来例に
おけるP+層14及び４のピッチを示し、l1＝10μｍ、m1＝
６μｍ、又l2及びm2はいずれもアノード電極膜に接する
P+層14及び４の接触面（正方形と仮定）の一辺の長さを
表わし、l2＝m2＝５μｍ、又P+層14及び４の深さは約２
μｍとする。逆バイアス電圧VR＝０とすると、本実施例
の場合、N--層19の片側の空乏層の伸びは3.5μｍで、基
板表面におけるP+層に挟まれるN-層12Aの幅は５μｍ、
従来例の場合、N-層２の片側の空乏層の伸びは0.35μ
ｍ、P+層に狭まれるN-層２の幅は１μｍとなる。次にシ
ョットキー接触をするN-層の接触面の割合を、第６図及
び第８図の波線で囲まれる単位領域24、25について求め
る。第６図の本実施例の場合は、全面積10×10μm2、P+
層の表面積＝５×５μm2で、N-層の接触面の割合は75％
であり、第８図の従来例の場合は同様の計算により30.6
％で、本実施例においてはその割合が大幅に増加し、基
板面に対する電流効率が著しく改善される。
び平面図である。比較のため、第15図に示す従来のJBS
においてN-層２の不純物濃度をN-層12Aと同じ1016atoms
/cm3とし、且つ上記諸点を考慮した場合のP+層４の配置
の一例を第７図及び第８図に示す。第５図ないし第８図
において、l1及び、m1はそれぞれ本実施例及び従来例に
おけるP+層14及び４のピッチを示し、l1＝10μｍ、m1＝
６μｍ、又l2及びm2はいずれもアノード電極膜に接する
P+層14及び４の接触面（正方形と仮定）の一辺の長さを
表わし、l2＝m2＝５μｍ、又P+層14及び４の深さは約２
μｍとする。逆バイアス電圧VR＝０とすると、本実施例
の場合、N--層19の片側の空乏層の伸びは3.5μｍで、基
板表面におけるP+層に挟まれるN-層12Aの幅は５μｍ、
従来例の場合、N-層２の片側の空乏層の伸びは0.35μ
ｍ、P+層に狭まれるN-層２の幅は１μｍとなる。次にシ
ョットキー接触をするN-層の接触面の割合を、第６図及
び第８図の波線で囲まれる単位領域24、25について求め
る。第６図の本実施例の場合は、全面積10×10μm2、P+
層の表面積＝５×５μm2で、N-層の接触面の割合は75％
であり、第８図の従来例の場合は同様の計算により30.6
％で、本実施例においてはその割合が大幅に増加し、基
板面に対する電流効率が著しく改善される。
第２図及び第３図は、本実施例においてそれぞれ逆バ
イアス電圧VR＝０及びVR＞０［Ｖ］としたときの空乏層
18の形状を模式的に示す断面図である。第２図において
符号20は通電路となる隙間であって、順バイアスを加え
て順電流を流すことにより間隙20は拡がり、前記電流効
率も大きいので一般ショットキーバリアダイオードの順
方向特性に類似した特性が得られる。第３図は低い逆バ
イアス電圧により隣接する空乏層18が互いに結合し、通
電路を遮断した状態を示すものである。このためショッ
トキー接合に起因する逆方向リーク電流は抑制され、一
般のPN接合ダイオードにおける逆方向リーク電流特性に
近づき、逆方向電流特性が改善される。
イアス電圧VR＝０及びVR＞０［Ｖ］としたときの空乏層
18の形状を模式的に示す断面図である。第２図において
符号20は通電路となる隙間であって、順バイアスを加え
て順電流を流すことにより間隙20は拡がり、前記電流効
率も大きいので一般ショットキーバリアダイオードの順
方向特性に類似した特性が得られる。第３図は低い逆バ
イアス電圧により隣接する空乏層18が互いに結合し、通
電路を遮断した状態を示すものである。このためショッ
トキー接合に起因する逆方向リーク電流は抑制され、一
般のPN接合ダイオードにおける逆方向リーク電流特性に
近づき、逆方向電流特性が改善される。
上記実施例ではN-N--N-N+の４層構造の基板を使用し
たが、N--N-N+の３層構造を使用すると、N--層で空乏層
が伸び、互いに結合し、通電路をピンチオフすることが
でき、逆方向リーク電流を遮断するのであるが、次の次
点がある。即ち一般にショットキーバリア金属と接触す
る半導体層のショットキー障壁は、半導体層の不純物濃
度の減少に伴い高くなる。従ってバリア金属とN--層と
を接触したときのショットキー障壁は、本実施例のN-層
の時と比べると高くなり、順方向の電圧降下が大きくな
るという欠点である。又N--N-N+構造とすると基板の深
さ方向の空乏層幅が浅くなり、空乏層内の電界の勾配が
急になるので、逆耐圧を負担する空乏層の能力が低下
し、いわゆる空乏層のバリア効果が弱くなるという欠点
がある。
たが、N--N-N+の３層構造を使用すると、N--層で空乏層
が伸び、互いに結合し、通電路をピンチオフすることが
でき、逆方向リーク電流を遮断するのであるが、次の次
点がある。即ち一般にショットキーバリア金属と接触す
る半導体層のショットキー障壁は、半導体層の不純物濃
度の減少に伴い高くなる。従ってバリア金属とN--層と
を接触したときのショットキー障壁は、本実施例のN-層
の時と比べると高くなり、順方向の電圧降下が大きくな
るという欠点である。又N--N-N+構造とすると基板の深
さ方向の空乏層幅が浅くなり、空乏層内の電界の勾配が
急になるので、逆耐圧を負担する空乏層の能力が低下
し、いわゆる空乏層のバリア効果が弱くなるという欠点
がある。
又N-N--N+の３層をこの順で積層した半導体基板を準
備し、P+層をN-層を貫通してN--層の一部に達する深さ
まで形成しても、本発明の作用と効果は得られる。又前
記実施例において、P+層14はN--層19の一部まで形成
し、N-層12Bに達しない深さとしても差支えないし、又P
+層14の形状は、第５図及び第６図に示す形状に限定さ
れないことは勿論である。
備し、P+層をN-層を貫通してN--層の一部に達する深さ
まで形成しても、本発明の作用と効果は得られる。又前
記実施例において、P+層14はN--層19の一部まで形成
し、N-層12Bに達しない深さとしても差支えないし、又P
+層14の形状は、第５図及び第６図に示す形状に限定さ
れないことは勿論である。
次に第９図及び第10図は、本発明の実施例のJBSに、
又第11図及び第12図は、従来例のJBSに、それぞれ０
［Ｖ］及び３［Ｖ］の逆バイアスを印加した場合の空乏
層の形状、電荷分布ρ、電界分布Ｅ、ポテンサル分布φ
を概念的に示すものである。なお本発明の実施例では、
P+層をN--層の一部まで形成するほかは第１図に示す実
施例とほぼ同一で、空乏層の形状を示す断面図におい
て、第１図及び第15図と同じ符号は対応部分を表わす。
又符号Ｍはショットキーバリア金属膜を表わす。第９図
ないし第12図における電荷分布ρ等を示す横軸ｘは、基
板主面に垂直で、互いに近接する２つのP+層間の２等分
線に沿った基板の厚さ方向の深さを示す。第12図の電界
及び電位の最大値Em及びVdは次式で表わされる。
又第11図及び第12図は、従来例のJBSに、それぞれ０
［Ｖ］及び３［Ｖ］の逆バイアスを印加した場合の空乏
層の形状、電荷分布ρ、電界分布Ｅ、ポテンサル分布φ
を概念的に示すものである。なお本発明の実施例では、
P+層をN--層の一部まで形成するほかは第１図に示す実
施例とほぼ同一で、空乏層の形状を示す断面図におい
て、第１図及び第15図と同じ符号は対応部分を表わす。
又符号Ｍはショットキーバリア金属膜を表わす。第９図
ないし第12図における電荷分布ρ等を示す横軸ｘは、基
板主面に垂直で、互いに近接する２つのP+層間の２等分
線に沿った基板の厚さ方向の深さを示す。第12図の電界
及び電位の最大値Em及びVdは次式で表わされる。
Em＝−（qNdW）／εｓ Vd＝−（qNdW2）／（２εｓ） ただしNdはN-層の不純物濃度、Ｗは空乏層の幅、εｓ
はシリコンの誘電率である。
はシリコンの誘電率である。
第10図及び第12図を比較すると分るように、電界分布
の勾配が本発明の実施例では従来例に比し、著しく弱く
なっているため、P+層からの空乏層バリアの効果を十分
得ることができ、逆方向電流特性を改善することができ
る。
の勾配が本発明の実施例では従来例に比し、著しく弱く
なっているため、P+層からの空乏層バリアの効果を十分
得ることができ、逆方向電流特性を改善することができ
る。
［発明の効果］ これまで詳述したように、本発明のJBSでは、ショッ
トキー接触をする第１半導体層は望ましいショートキー
バリア高が得られるようにし、逆バイアス時、通電路を
ピンチオフする機能を基板内部の低不純物濃度の第３半
導体層に行なわせるようにしたため、第１半導体層のシ
ョットキー接合部の面積の割合を著しく増加することが
可能となった。これによりペレットの大きさに対して電
流効率の良いJBSが得られ、併せてその逆方向電流特性
を改善することができた。
トキー接触をする第１半導体層は望ましいショートキー
バリア高が得られるようにし、逆バイアス時、通電路を
ピンチオフする機能を基板内部の低不純物濃度の第３半
導体層に行なわせるようにしたため、第１半導体層のシ
ョットキー接合部の面積の割合を著しく増加することが
可能となった。これによりペレットの大きさに対して電
流効率の良いJBSが得られ、併せてその逆方向電流特性
を改善することができた。
【図面の簡単な説明】 第１図は本発明の半導体装置の一実施例を示す断面図、
第２図及び第３図は第１図の半導体装置の逆バイアス時
の空乏層の形状を示す断面図、第４図は第１図の半導体
装置に使用する基板断面図、第５図及び第６図は第１図
の半導体装置におけるP+層の配置例を示す断面図及び平
面図、第７図及び第８図は従来例のP+層の配置を示す断
面図及び平面図、第９図及び第10図は本発明の半導体装
置の実施例について、又第11図及び第12図は従来例につ
いて、空乏層の形状、電荷分布ρ、電界分布Ｅ、及びポ
テンシャル分布φを示す概念図、第13図及び第14図は従
来の半導体装置の断面図及びその空乏層の形状を示す断
面図、第15図は他の従来の半導体装置の断面図、第16図
及び第17図は第15図に示す半導体装置の逆バイアス時の
空乏層の形状を示す断面図である。 11……第２半導体層（N+層）、12A……第１半導体層（N
-層）、12B……（N-層）、13……半導体基板、14……反
対導電型半導体層（P+層）、16……ショットキーバリア
金属から成る第１金属膜（アノード電極膜）、17……第
２金属膜（カソード電極膜）、18……空乏層、19……第
３半導体層（N--層）。
第２図及び第３図は第１図の半導体装置の逆バイアス時
の空乏層の形状を示す断面図、第４図は第１図の半導体
装置に使用する基板断面図、第５図及び第６図は第１図
の半導体装置におけるP+層の配置例を示す断面図及び平
面図、第７図及び第８図は従来例のP+層の配置を示す断
面図及び平面図、第９図及び第10図は本発明の半導体装
置の実施例について、又第11図及び第12図は従来例につ
いて、空乏層の形状、電荷分布ρ、電界分布Ｅ、及びポ
テンシャル分布φを示す概念図、第13図及び第14図は従
来の半導体装置の断面図及びその空乏層の形状を示す断
面図、第15図は他の従来の半導体装置の断面図、第16図
及び第17図は第15図に示す半導体装置の逆バイアス時の
空乏層の形状を示す断面図である。 11……第２半導体層（N+層）、12A……第１半導体層（N
-層）、12B……（N-層）、13……半導体基板、14……反
対導電型半導体層（P+層）、16……ショットキーバリア
金属から成る第１金属膜（アノード電極膜）、17……第
２金属膜（カソード電極膜）、18……空乏層、19……第
３半導体層（N--層）。
Claims (1)
- 【請求項１】半導体基板の一方の主面上に形成されるシ
ョットキーバリア金属の第１金属膜と、該第１金属膜と
ショットキー接触をする一導電型の第１半導体層と、前
記半導体基板の他方の主面上に形成される第２金属膜
と、該第２金属膜と接する一導電型の第２半導体層と、
第１半導体層と第２半導体層との間に形成され、第１半
導体層の不純物濃度より低い不純物濃度を有する一導電
型の第３半導体層と、前記半導体基板の前記一方の主面
側に選択的に形成され、第１金属膜に接し第１半導体層
を貫通して少なくとも第３半導体層に達する反対導電型
半導体層とを、具備することを特徴とするショットキー
バリアダイオード。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63305767A JP2667477B2 (ja) | 1988-12-02 | 1988-12-02 | ショットキーバリアダイオード |
| US07/443,333 US5017976A (en) | 1988-12-02 | 1989-11-30 | Semiconductor device having intermediate layer for pinching off conductive path during reverse bias application |
| KR1019890017748A KR920010677B1 (ko) | 1988-12-02 | 1989-12-01 | 반도체장치 |
| DE68918062T DE68918062T2 (de) | 1988-12-02 | 1989-12-01 | Halbleitervorrichtung mit einer Zwischenschicht zur Einschnürung eines Strompfades während umgekehrter Vorspannung. |
| EP89122233A EP0372428B1 (en) | 1988-12-02 | 1989-12-01 | Semiconductor device having intermediate layer for pinching off conductive path during reverse bias application |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63305767A JP2667477B2 (ja) | 1988-12-02 | 1988-12-02 | ショットキーバリアダイオード |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02151067A JPH02151067A (ja) | 1990-06-11 |
| JP2667477B2 true JP2667477B2 (ja) | 1997-10-27 |
Family
ID=17949103
Family Applications (1)
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