JP3080561B2 - パワースイッチングデバイス - Google Patents
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
- H01L29/7804—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode
- H01L29/7805—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode in antiparallel, e.g. freewheel diode
-
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0873—Drain regions
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Description
【０００１】
【産業上の利用分野】本発明は、フリーホイリングダイ
オードを内蔵するＭＯＳＦＥＴ及びバイポーラトランジ
スタ等のパワースイッチングデバイスに関する。
オードを内蔵するＭＯＳＦＥＴ及びバイポーラトランジ
スタ等のパワースイッチングデバイスに関する。
【０００２】
【従来の技術】スイッチングレギュレ−タ等の高周波さ
れた機器には、高周波スイッチングできるＭＯＳＦＥＴ
又はバイポ−ラトランジスタ等のパワ−スイッチングデ
バイスが用いられる。このパワ−スイッチングデバイス
は図４に示すように小さなセルが複数個並列に設けら
れ、セルとセルとの間にフリ−ホイリングダイオ−ドを
構成している。
れた機器には、高周波スイッチングできるＭＯＳＦＥＴ
又はバイポ−ラトランジスタ等のパワ−スイッチングデ
バイスが用いられる。このパワ−スイッチングデバイス
は図４に示すように小さなセルが複数個並列に設けら
れ、セルとセルとの間にフリ−ホイリングダイオ−ドを
構成している。
【０００３】すなわち、高濃度のＮ形半導体層１の上に
エピタキシャル成長又は熱拡散により形成した低濃度
（例えば１立方センチメ−トル当たり１０の１５乗アト
ム）のＮ形層２の所望個所に、ボロン、ガリウム等の高
濃度のＰ形不純物を熱拡散し、図４のＡ−Ａ断面を示す
図５に示すように高濃度（例えば１立方センチメ−トル
当たり１０の１８乗アトム）で深いＰ形半導体層３を形
成する。次に上記高濃度のＰ形半導体層３を含めＰ形半
導体層３より広い領域にボロン、ガリウムなどの低濃度
のＰ形不純物を熱拡散し、低濃度（例えば１立方センチ
メ−トル当たり１０の１５乗アトム）で浅いＰ形半導体
層１４を形成する。この低濃度のＰ形半導体層１４の領
域にリン等の高濃度のＮ形不純物を熱処理拡散し、高濃
度（例えば１立方センチメ−トル当たり１０の１８乗ア
トム）で浅いＮ形半導体層５を形成する。この後、１つ
の低濃度のＰ形半導体層１４と、その隣のセルの低濃度
のＰ形半導体層１４とをシリコン酸化膜６で覆い、その
上にアルミニウムによるゲ−ト電極７を形成し、さらに
酸化膜６に同じ酸化膜を形成して、酸化膜６によりゲ−
ト電極７を封止する。次に表面をアルミニウムによるソ
−ス電極８を形成し、また、高濃度のＮ形半導体層１側
表面にドレイン電極９を形成してフリ−ホイリングダイ
オ−ドを内蔵したＭＯＳＦＥＴが得られる。
エピタキシャル成長又は熱拡散により形成した低濃度
（例えば１立方センチメ−トル当たり１０の１５乗アト
ム）のＮ形層２の所望個所に、ボロン、ガリウム等の高
濃度のＰ形不純物を熱拡散し、図４のＡ−Ａ断面を示す
図５に示すように高濃度（例えば１立方センチメ−トル
当たり１０の１８乗アトム）で深いＰ形半導体層３を形
成する。次に上記高濃度のＰ形半導体層３を含めＰ形半
導体層３より広い領域にボロン、ガリウムなどの低濃度
のＰ形不純物を熱拡散し、低濃度（例えば１立方センチ
メ−トル当たり１０の１５乗アトム）で浅いＰ形半導体
層１４を形成する。この低濃度のＰ形半導体層１４の領
域にリン等の高濃度のＮ形不純物を熱処理拡散し、高濃
度（例えば１立方センチメ−トル当たり１０の１８乗ア
トム）で浅いＮ形半導体層５を形成する。この後、１つ
の低濃度のＰ形半導体層１４と、その隣のセルの低濃度
のＰ形半導体層１４とをシリコン酸化膜６で覆い、その
上にアルミニウムによるゲ−ト電極７を形成し、さらに
酸化膜６に同じ酸化膜を形成して、酸化膜６によりゲ−
ト電極７を封止する。次に表面をアルミニウムによるソ
−ス電極８を形成し、また、高濃度のＮ形半導体層１側
表面にドレイン電極９を形成してフリ−ホイリングダイ
オ−ドを内蔵したＭＯＳＦＥＴが得られる。
【０００４】ゲ−ト電極７とソ−ス電極８間及びソ−ス
電極８とドレイン９間に電圧を印加すると、ドレイン電
極９、高濃度のＮ形半導体層１、低濃度のＮ形半導体層
２、Ｐ形半導体層１４、Ｎ形半導体層５、ソ−ス電極８
により構成されるＭＯＳＦＥＴ部を介して負荷（図示し
ない）側に電流が流れる。そしてゲ−ト電極７とソ−ス
電極８に印加した電圧を遮断すると、負荷に流れていた
電流も遮断する。ところが、負荷側にインダクタンス分
を有していると、負荷側に流れていた電流は、ソ−ス電
極８、高濃度のＰ形半導体層３、低濃度のＮ形半導体層
２、高濃度のＮ形半導体層１、ドレイン９により構成す
るフリ−ホイリングダイオ−ド部を介して図６に示すよ
うにダイオ−ドの順電流として流れる。
電極８とドレイン９間に電圧を印加すると、ドレイン電
極９、高濃度のＮ形半導体層１、低濃度のＮ形半導体層
２、Ｐ形半導体層１４、Ｎ形半導体層５、ソ−ス電極８
により構成されるＭＯＳＦＥＴ部を介して負荷（図示し
ない）側に電流が流れる。そしてゲ−ト電極７とソ−ス
電極８に印加した電圧を遮断すると、負荷に流れていた
電流も遮断する。ところが、負荷側にインダクタンス分
を有していると、負荷側に流れていた電流は、ソ−ス電
極８、高濃度のＰ形半導体層３、低濃度のＮ形半導体層
２、高濃度のＮ形半導体層１、ドレイン９により構成す
るフリ−ホイリングダイオ−ド部を介して図６に示すよ
うにダイオ−ドの順電流として流れる。
【０００５】次に上記のダイオードの順電流を遮断する
と、ダイオードの順電流は図に示すように減少し、つい
に負電流が流れ、Ｎ形半導体層２及び１の残留キャリア
の減少とともに０となる。
と、ダイオードの順電流は図に示すように減少し、つい
に負電流が流れ、Ｎ形半導体層２及び１の残留キャリア
の減少とともに０となる。
【０００６】
【発明が解決しようとする課題】ところが上記従来のパ
ワースイッチングデバイスは、ダイオードの逆回復後横
広がり抵抗による損失を少なくするために、図４に示す
ように高濃度のＰ形半導体層３が設けられている。この
ため、低濃度のＮ形半導体層２に置ける残留キャリアが
多く、高濃度のＰ形半導体層３付近の残留キャリアの減
少とともに高濃度のＮ形半導体層１付近の残留キャリア
も引き込まれる。これにより、残留キャリアの減少が急
激に行われ、図６に示すように逆回復時間ｔｒｒが短
く、電流の変化が大きい逆回復電流が流れる。そして、
パワースイッチングデバイスの順方向にスパイク状の電
圧が発生する。このスパイク状の電圧を制御するため
に、パワースイッチングデバイスと並列に大きなスナバ
回路を設けなければならなかった。
ワースイッチングデバイスは、ダイオードの逆回復後横
広がり抵抗による損失を少なくするために、図４に示す
ように高濃度のＰ形半導体層３が設けられている。この
ため、低濃度のＮ形半導体層２に置ける残留キャリアが
多く、高濃度のＰ形半導体層３付近の残留キャリアの減
少とともに高濃度のＮ形半導体層１付近の残留キャリア
も引き込まれる。これにより、残留キャリアの減少が急
激に行われ、図６に示すように逆回復時間ｔｒｒが短
く、電流の変化が大きい逆回復電流が流れる。そして、
パワースイッチングデバイスの順方向にスパイク状の電
圧が発生する。このスパイク状の電圧を制御するため
に、パワースイッチングデバイスと並列に大きなスナバ
回路を設けなければならなかった。
【０００７】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明のパワースイッチングデバイスは、第１の
導電形で高濃度の第１の半導体層と、上記第１の半導体
層上に形成された第１の導電形で低濃度の第２の半導体
層と、上記第２の半導体層の表面からその内部に選択的
に形成された第２の導電形で高濃度の第３の半導体層
と、上記第２の半導体層の表面から上記第３の半導体層
を表面において囲む領域及び上記第３の半導体を除く領
域に形成された第２の導電形で低濃度の浅い第４の半導
体層及び第５の半導体層と、上記第４及び第５の半導体
層の表面から選択的に形成された第１の導電形で高濃度
の第６の半導体層と、上記第３の半導体層の表面と上記
第５の半導体層の表面と上記第６の半導体層の表面とを
接続している金属層とを有するものである。
めに、本発明のパワースイッチングデバイスは、第１の
導電形で高濃度の第１の半導体層と、上記第１の半導体
層上に形成された第１の導電形で低濃度の第２の半導体
層と、上記第２の半導体層の表面からその内部に選択的
に形成された第２の導電形で高濃度の第３の半導体層
と、上記第２の半導体層の表面から上記第３の半導体層
を表面において囲む領域及び上記第３の半導体を除く領
域に形成された第２の導電形で低濃度の浅い第４の半導
体層及び第５の半導体層と、上記第４及び第５の半導体
層の表面から選択的に形成された第１の導電形で高濃度
の第６の半導体層と、上記第３の半導体層の表面と上記
第５の半導体層の表面と上記第６の半導体層の表面とを
接続している金属層とを有するものである。
【０００８】また、第４の半導体層と、第５の半導体層
とが交互に配置されている。
とが交互に配置されている。
【０００９】また、上記第３の半導体層に対する上記第
５の半導体層の比率を０．５以上に選択されている。
５の半導体層の比率を０．５以上に選択されている。
【００１０】
【００１１】
【００１２】
【００１３】
【００１４】
【００１５】
【作用】第１の導電形で高濃度の第１の半導体層の上に
第１の導電形の低濃度の第２の半導体層を形成する。こ
の第２の半導体層の表面からその内部に第２の導電形で
高濃度の第３の半導体層を形成し、さらに第２の半導体
層の表面から第３の半導体層を囲む領域及び第３の半導
体層を除く領域に第２の導電形で低濃度で浅い第４の半
導体層及び第５の半導体層を形成する。第４及び第５の
半導体層の表面から第１の導電形で高濃度の第６の半導
体層を形成し、第３の半導体層の表面と第５の半導体層
の表面と、第６の半導体層の表面とを金属層で接続し、
パワースイッチングデバイスを形成させる。これによ
り、第１の半導体層と第２の半導体層と第５の半導体層
により構成されるフリーホイリングダイオードの逆回復
時には、第４の半導体層付近の低濃度の第２の半導体層
の残留キャリアが少なく、この残留キャリアの減少によ
って第１の半導体層付近の残留キャリアの引き込まれる
数が少なくなる。これにより残留キャリアの減少が緩慢
に行われ、単位時間当たりの逆回復電流の変化は小さく
なる。
第１の導電形の低濃度の第２の半導体層を形成する。こ
の第２の半導体層の表面からその内部に第２の導電形で
高濃度の第３の半導体層を形成し、さらに第２の半導体
層の表面から第３の半導体層を囲む領域及び第３の半導
体層を除く領域に第２の導電形で低濃度で浅い第４の半
導体層及び第５の半導体層を形成する。第４及び第５の
半導体層の表面から第１の導電形で高濃度の第６の半導
体層を形成し、第３の半導体層の表面と第５の半導体層
の表面と、第６の半導体層の表面とを金属層で接続し、
パワースイッチングデバイスを形成させる。これによ
り、第１の半導体層と第２の半導体層と第５の半導体層
により構成されるフリーホイリングダイオードの逆回復
時には、第４の半導体層付近の低濃度の第２の半導体層
の残留キャリアが少なく、この残留キャリアの減少によ
って第１の半導体層付近の残留キャリアの引き込まれる
数が少なくなる。これにより残留キャリアの減少が緩慢
に行われ、単位時間当たりの逆回復電流の変化は小さく
なる。
【００１６】第４の半導体層と第５の半導体層とを交互
に配置することにより、パワースイッチングデバイスに
は均等に電流が流れる。
に配置することにより、パワースイッチングデバイスに
は均等に電流が流れる。
【００１７】第３の半導体層に対する第５の半導体層の
比率を大きくすることにより、残留キャリアの減少がさ
らに緩やかになる。逆に第３の半導体層に対する第５の
半導体層の比率を小さくすると、残留キャリア減少は速
くなる。
比率を大きくすることにより、残留キャリアの減少がさ
らに緩やかになる。逆に第３の半導体層に対する第５の
半導体層の比率を小さくすると、残留キャリア減少は速
くなる。
【００１８】
【００１９】
【００２０】
【００２１】
【実施例】本発明の実施例について、図１ないし図３に
基づき説明する。図１中において、図４と同じ符号は同
一のものを示す。本発明のものは高濃度のＰ形半導体３
を有さないフリーホイリングダイオード部すなわち、低
濃度のＰ形半導体層４、低濃度のＮ形半導体層２、高濃
度のＮ形半導体層１により構成されるフリーホイリング
ダイオード部を設け、低濃度のＰ形半導体層４を有する
フリーホイリングダイオード部と高濃度のＰ形半導体層
１４を有するフリーホイリングダイオード部を交互に配
置したものである。
基づき説明する。図１中において、図４と同じ符号は同
一のものを示す。本発明のものは高濃度のＰ形半導体３
を有さないフリーホイリングダイオード部すなわち、低
濃度のＰ形半導体層４、低濃度のＮ形半導体層２、高濃
度のＮ形半導体層１により構成されるフリーホイリング
ダイオード部を設け、低濃度のＰ形半導体層４を有する
フリーホイリングダイオード部と高濃度のＰ形半導体層
１４を有するフリーホイリングダイオード部を交互に配
置したものである。
【００２２】すなわち、低濃度のＰ形半導体層４を有す
るフリーホイリングダイオード部の逆回復時では、図２
に示すように低濃度のＰ形半導体層４付近の低濃度のＮ
形半導体層２の残留キャリアが少なく、この残留キャリ
アの減少によって高濃度のＮ形半導体層１付近の残留キ
ャリアの引き込まれる数が少ない。これにより、残留キ
ャリアの減少が緩慢に行われ、図３に示すように逆回復
時間ｔｒｒが長くなり、フリーホイリングダイオードに
は電流の変化の小さい逆回復電流が流れる。このため、
パワースイッチングデバイスの順方向に発生するスパイ
ク状の電圧が小さく、パワースイッチングデバイスと並
列に設けていたスナバ回路を小さく又は無くすことがで
きる。
るフリーホイリングダイオード部の逆回復時では、図２
に示すように低濃度のＰ形半導体層４付近の低濃度のＮ
形半導体層２の残留キャリアが少なく、この残留キャリ
アの減少によって高濃度のＮ形半導体層１付近の残留キ
ャリアの引き込まれる数が少ない。これにより、残留キ
ャリアの減少が緩慢に行われ、図３に示すように逆回復
時間ｔｒｒが長くなり、フリーホイリングダイオードに
は電流の変化の小さい逆回復電流が流れる。このため、
パワースイッチングデバイスの順方向に発生するスパイ
ク状の電圧が小さく、パワースイッチングデバイスと並
列に設けていたスナバ回路を小さく又は無くすことがで
きる。
【００２３】上記実施例では、低濃度のＰ形半導体層４
を有するフリーホイリングダイオード部と高濃度のＰ形
半導体層３を有するフリーホイリングダイオード部とを
交互に設けていたが、高濃度のＰ形半導体層３に対する
低濃度のＰ形半導体層４を有するフリーホイリングダイ
オード部を多くすると、例えば、高濃度のＰ形半導体層
３に対する低濃度のＰ形半導体層４の比率を０．５以上
に選択すれば、残留キャリアの減少をさら緩やかにする
ことができる。逆に低濃度のＰ形半導体層４を有するフ
リーホイリングダイオード部を少なくすると、残留キャ
リアの減少を速くすることができる。
を有するフリーホイリングダイオード部と高濃度のＰ形
半導体層３を有するフリーホイリングダイオード部とを
交互に設けていたが、高濃度のＰ形半導体層３に対する
低濃度のＰ形半導体層４を有するフリーホイリングダイ
オード部を多くすると、例えば、高濃度のＰ形半導体層
３に対する低濃度のＰ形半導体層４の比率を０．５以上
に選択すれば、残留キャリアの減少をさら緩やかにする
ことができる。逆に低濃度のＰ形半導体層４を有するフ
リーホイリングダイオード部を少なくすると、残留キャ
リアの減少を速くすることができる。
【００２４】
【００２５】
【００２６】
【００２７】
【００２８】
【００２９】
【００３０】上記実施例では、ＭＯＳＦＥＴについて説
明したが、バイポーラトランジスタにも適用することが
できる。この場合、ゲート電極にかえてベース電極にす
ることにより行うことができる。また、上記実施例で
は、Ｎ形半導体層１を基板にしたパワースイッチングデ
バイスについて説明しているが、Ｐ形半導体層を基板に
したものについても適用できる。また、上記実施例で
は、パワースイッチングデバイスは縦形のものに適用さ
れているが、横方向のパワースイッチングデバイスにも
適用することもできる。
明したが、バイポーラトランジスタにも適用することが
できる。この場合、ゲート電極にかえてベース電極にす
ることにより行うことができる。また、上記実施例で
は、Ｎ形半導体層１を基板にしたパワースイッチングデ
バイスについて説明しているが、Ｐ形半導体層を基板に
したものについても適用できる。また、上記実施例で
は、パワースイッチングデバイスは縦形のものに適用さ
れているが、横方向のパワースイッチングデバイスにも
適用することもできる。
【００３１】
【発明の効果】以上のように、本発明のパワースイッチ
ングデバイスは、内蔵するフライホイールダイオードの
逆回復時、Ｐ形半導体層の残留キャリアの減少に対し
て、Ｎ形半導体層側の残留キャリアの減少を緩慢にし、
単位時間当りの電流の変化の小さい逆回復電流が流れ
る。これにより、パワースイッチングデバイスの順方向
に発生するスパイク状の電流が小さく、パワースイッチ
ングデバイスと並列に設けていたスナバ回路を小さくで
き、さらになくするともできる。
ングデバイスは、内蔵するフライホイールダイオードの
逆回復時、Ｐ形半導体層の残留キャリアの減少に対し
て、Ｎ形半導体層側の残留キャリアの減少を緩慢にし、
単位時間当りの電流の変化の小さい逆回復電流が流れ
る。これにより、パワースイッチングデバイスの順方向
に発生するスパイク状の電流が小さく、パワースイッチ
ングデバイスと並列に設けていたスナバ回路を小さくで
き、さらになくするともできる。
【図１】本発明のパワースイッチングデバイスの一実施
例の断面図である。
例の断面図である。
【図２】図１のパワースイッチングデバイスの濃度分布
図である。
図である。
【図３】図１のパワースイッチングデバイスの出力電流
のタイムチャート図である。
のタイムチャート図である。
【図４】従来のパワースイッチングデバイスの実施例の
断面図である。
断面図である。
【図５】図４のパワースイッチングデバイスの濃度分布
図である。
図である。
【図６】図４のパワースイッチングデバイスの出力電流
のタイムチャート図である。
のタイムチャート図である。
１ （高濃度の）Ｎ形半導体層（第１の半導体層） ２ （低濃度の）Ｎ形半導体層（第２の半導体層） ３ （高濃度の）Ｐ形半導体層（第３の半導体層） ４ （低濃度の）Ｐ形半導体層（第５の半導体層） ５ （高濃度の）Ｎ形半導体層（第６の半導体層） ６ シリコン酸化膜 ７ ゲート電極 ８ ソース電極 ９ ドレイン電極 １４ （低濃度の）Ｐ形半導体層（第４の半導体層）
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−128576（ＪＰ，Ａ) 特開 平１−164048（ＪＰ，Ａ) 特開 昭62−176168（ＪＰ，Ａ) 特開 平５−82791（ＪＰ，Ａ) 特開 平４−171769（ＪＰ，Ａ) 特開 平３−110867（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336
Claims (3)
- 【請求項１】 第１の導電形で高濃度の第１の半導体層
と、上記第１の半導体層上に形成された第１の導電形で
低濃度の第２の半導体層と、上記第２の半導体層の表面
からその内部に選択的に形成された第２の導電形で高濃
度の第３の半導体層と、上記第２の半導体層の表面から
上記第３の半導体層を表面において囲む領域及び上記第
３の半導体層を除く領域に形成された第２の導電形で低
濃度で浅い第４の半導体層及び第５の半導体層と、上記
第４及び第５の半導体層の表面から選択的に形成された
第１の導電形で高濃度の第６の半導体層と、上記第３の
半導体層の表面と上記第５の半導体層の表面と上記第６
の半導体層の表面とを接続している金属層とを設けたパ
ワ−スイッチングデバイス。 - 【請求項２】 上記第４の半導体層と、上記第５の半導
体層とが交互に配置された請求項１記載のパワ−スイッ
チングデバイス。 - 【請求項３】 上記第３の半導体層に対する上記第５の
半導体層の比率を０．５以上に選択された請求項１記載
のパワ−スイッチングデバイス。
Priority Applications (1)
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|---|---|---|---|
| JP07070700A JP3080561B2 (ja) | 1995-03-03 | 1995-03-03 | パワースイッチングデバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07070700A JP3080561B2 (ja) | 1995-03-03 | 1995-03-03 | パワースイッチングデバイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08241993A JPH08241993A (ja) | 1996-09-17 |
| JP3080561B2 true JP3080561B2 (ja) | 2000-08-28 |
Family
ID=13439158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07070700A Expired - Fee Related JP3080561B2 (ja) | 1995-03-03 | 1995-03-03 | パワースイッチングデバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3080561B2 (ja) |
Families Citing this family (4)
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-
1995
- 1995-03-03 JP JP07070700A patent/JP3080561B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
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| JPH08241993A (ja) | 1996-09-17 |
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