CN112216746B - 碳化硅半导体器件 - Google Patents
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Abstract
一种碳化硅半导体器件包括漂移层、多个第一掺杂区、多个第二掺杂区和金属层。漂移层具有第一导电性以及表面，主动区被定义在表面中。第一掺杂区具有第二导电性，并且规则布置在主动区中。第一掺杂区具有第一最小宽度和第一面积，并且彼此之间以第一最小间距相互隔开。第二掺杂区具有第二导电性，并且规则布置在主动区之中。第二掺杂区具有大于第一最小宽度的第二最小宽度以及大于第一面积的第二面积，且第二掺杂区与第一掺杂区之间以小于第一最小间距的第二最小间距相互隔开。金属层设置在漂移层的表面上，且与漂移层形成肖特基势垒接触。
Description
技术领域
本发明是有关于一种碳化硅半导体器件，特别是有关于一种具有肖特基势垒(Schottky barrier)的碳化硅半导体器件。
背景技术
肖特基势垒二极管(Schottky barrier diodes，SBDs)是利用金属层和掺杂半导体层之间产生的金属-半导体结(metal-semiconductor junction)所形成的二极管，具有两个比传统PiN二极管(PiN diodes)更优异的特性。第一，肖特基势垒二极管的肖特基势垒小于PiN二极管的内建电位(built-in potential)，具有较低的顺向压降。因此，只需要较小的顺向电压即可开启肖特基势垒二极管，并允许电流沿顺向偏压方向流动。第二，肖特基势垒二极管是单载子器件，只有一种载子(通常是电子)参与器件的导通电流；而PiN二极管则有两种载子(电子和空穴)参与器件的导通过程。这使得PiN二极管的反向恢复时间较长，且使PiN二极管在能够阻断反向电压之前，产生较大的反向恢复电流，因此限制了PiN二极管的开关速度并增加了开关损耗。由于硅的能隙较小(1.1eV)，由硅制成的肖特基势垒二极管仅可用于阻断低于300V的电压。采用碳化硅(SiC)制成的肖特基势垒二极管可以承受高达3300V的偏压，并且已有额定电压从650V至1700V的商用化产品且广泛用于电力电子领域。然而，在高反向偏压下，由于施加在半导体-金属界面上的电场所引起的势垒降低效应(barrier lowering effect)，会降低使得肖特基势垒降低，造成单纯的肖特基势垒二极管反向漏电流增加，甚至导致提早崩溃。
为了减少漏电流，目前经常使用例如结势垒肖特基(junction barrierSchottky，JBS)二极管或整并PiN肖特基(merged PiN Schottky，MPS)二极管等结构，来屏蔽反向偏压下施加在势垒结上的电场。其中，肖特基势垒接触形成在两个p型重掺杂(p+)区域之间的n型漂移层的表面上。由于，这些p型重掺杂区和n型漂移层形成的pn结随反向偏压形成空乏区的速度比肖特基势垒接触更快。因此，如果搭配n型漂移层的掺杂浓度和设定的额定电压来适当设计这些p型重掺杂区之间的间距，则可以提供良好的屏蔽。一般而言，如果p型重掺杂区之间的间距越小，在反向偏压下夹止电场(pinch-off)的效果更好，因此可以有效地降低漏电流。但是，p型重掺杂区之间的间距较小时，也会因为结型场效晶体管通道(JFET channel)电阻增加，而提高结势垒肖特基二极管/整并PiN肖特基二极管(JBS/MPS)的整体微分电阻(differential resistance)。
与简单的肖特基二极管相比，结势垒肖特基二极管/整并PiN肖特基二极管的另一个优势，是能够承受较高的顺向浪涌电流(surge currents)。例如，在电源启动的瞬间，可能会产生很高的瞬态顺向涌浪电流(inrush currents)，并且必须将其导走。结势垒肖特基二极管/整并PiN肖特基二极管中在这种状态下，其中的pn结会开始导通並植入少数载子(空穴)，而产生漂移层的电导率调变(conductivity modulation)效应，降低电阻并减少热量的产生，从而避免器件发生热失控(thermal run-away)而失效。
理想情况下，结势垒肖特基二极管/整并PiN肖特基二极管的特定的比微分电阻(specific differential resistance)(即微分电阻乘上主动区面积R x A，单位为mΩ.cm2)越小越好。较小的比微分电阻，可在相同的额定电流下拥有更高的顺向电流密度，并可实现更小的芯片尺寸。这不仅可降低成本，也可降低碳化硅肖特基势垒二极管中主要影响切换损耗的电容电荷(capacitive charge，Qc)。结势垒肖特基二极管/整并PiN肖特基二极管中，肖特基势垒接触区域所占的比例高，可降低器件的比微分电阻，但是增加p型重掺杂区的面积比例，则会提高器件承受浪涌电流的能力，如美国专利第US 6,861,723号和第US 8,232,558号中所述。有时候p型重掺杂区占主动区的比例甚至会超过50％，例如论文Mater.Sci.Forum,717,pp.929-932,2012所载。降低器件的比微分电阻R×A和维持良好的顺向浪涌电流承受能力之间存在着一取舍(trade-off)关系。
发明内容
本说明书的一实施例公开一种碳化硅半导体器件，其中碳化硅半导体器件包括一个漂移层、多个第一掺杂区、多个第二掺杂区和一个金属层。漂移层具有第一导电性以及一表面，主动区被定义在此表面中。此多个第一掺杂区具有第二导电性，并且规则地布置在主动区之中。其中，每一个第一掺杂区具有第一最小宽度和第一面积，并且彼此之间以第一最小间距(spacing)相互隔开。此多个第二掺杂区具有第二导电性，并且规则地布置在主动区之中。其中，每一个第二掺杂区具有大于第一最小宽度的第二最小宽度以及大于第一面积的第二面积，且第二掺杂区与第一掺杂区之间以小于第一最小间距的第二最小间距相互隔开。金属层设置在漂移层的表面上，并且与漂移层形成肖特基势垒接触。
本说明书的另一实施例公开一种碳化硅半导体器件，其中碳化硅半导体器件包括一个漂移层、多个第一掺杂区、多个第二掺杂区、至少一个第三掺杂区和一个金属层。漂移层具有第一导电性以及一表面，主动区被定义在此表面中。此多个第一掺杂区具有第二导电性，并且规则地布置在主动区之中。其中，每一个第一掺杂区具有第一最小宽度和第一面积，并且彼此之间以第一最小间距相互隔开。此多个第二掺杂区具有第二导电性，并且规则地布置在主动区之中。其中，每一个第二掺杂区具有大于第一最小宽度的第二最小宽度以及大于第一面积的第二面积，且第二掺杂区与第一掺杂区之间以小于第一最小间距的第二最小间距相互隔开。此至少一个第三掺杂区具有第二导电性，并且布置在主动区内。其中，此至少一个第三掺杂区显著大于多个第一掺杂区中的每一个。金属层设置在漂移层的表面上并且与漂移层形成肖特基势垒接触。
以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
附图说明
为了对本发明的上述实施例及其他目的、特征和优点能更明显易懂，特举数个较佳实施例，并配合附图，作详细说明如下：
图1A是根据本说明书的一实施例所示的结势垒肖特基二极管/整并PiN肖特基二极管的结构剖面图；
图1B是根据图1A所示的结势垒肖特基二极管/整并PiN肖特基二极管的简化电路图；
图2A是根据本说明书的一实施例所示的一种碳化硅半导体器件的部分结构俯视图；
图2B是沿着图2A中的切线C1所示的碳化硅半导体器件结构剖面图；
图3是根据本说明书的一实施例所示的一种碳化硅半导体器件的结构俯视图；
图4是根据本说明书的另一实施例的所示的一种碳化硅半导体器件的局部结构俯视图；
图5是根据本说明书的再一实施例的所示的一种碳化硅半导体器件的局部结构俯视图；
图6是根据本说明书的又另一实施例的所示的一种碳化硅半导体器件的局部结构俯视图；
图7是根据本说明书的又再一实施例的所示的一种碳化硅半导体器件的局部结构俯视图；
图8A是根据本说明书的再另一实施例的所示的一种碳化硅半导体器件的局部结构俯视图；
图8B是根据图8A中所示的碳化硅半导体器件分立或模块封装结构剖面图；
图9A是根据本说明书的一实施例的所示的一种碳化硅半导体器件的局部结构俯视图；以及
图9B是根据本说明书的另一实施例的所示的一种碳化硅半导体器件的局部结构俯视图。
其中，附图标记：
100:结势垒肖特基二极管/整并PiN肖特基二极管
112:阴极 101:n型碳化硅衬底
102:n型漂移层 102a:n型漂移层的表面
102b:n型漂移层的n型区域 103:重掺杂的p型区
104:金属层 105:肖特基区
112:阴极 200:碳化硅半导体器件
201:漂移层 201a:漂移层的表面
202:第一掺杂区 203:第二掺杂区
205:肖特基势垒接触 206:欧姆接触
207:单位晶胞 210:主动区
211:衬底 212:阴极接触
213:阳极金属层 220:结终端延伸区
400:碳化硅半导体器件 402:第一掺杂区
403:第二掺杂区 407:单位晶胞
410:主动区 500:碳化硅半导体器件
502:第一掺杂区 503:第二掺杂区
507:单位晶胞 510:主动区
600:碳化硅半导体器件 602:第一掺杂区
603:第二掺杂区 607:单位晶胞
610:主动区 700:碳化硅半导体器件
702:第一掺杂区 703:第二掺杂区
707:单位晶胞 710:主动区
800:碳化硅半导体器件 802:第一掺杂区
803:第二掺杂区 804:阳极
807:单位晶胞 810:主动区
808:第三掺杂区 809:键合导线
812:阴极 900:碳化硅半导体器件
900’:碳化硅半导体器件 908:第三掺杂区
908’:第三掺杂区 A1:第一面积
A2:第二面积 C1:切线
W1:第一最小宽度 W2:第二最小宽度
S1:第一最小间距 S2:第二最小间距
P:晶胞间距的宽度 w:p+掺杂区的宽度
S:肖特基区的宽度 WD，on:n型区的耗尽宽度
xJ:p+掺杂区的结深
具体实施方式
下面结合附图对本发明的结构原理和工作原理作具体的描述：
本说明书的实施例提供一种具有肖特基势垒接触的碳化硅半导体器件，可以降低比微分电阻，并在保持较低反向漏电流的同时，具有良好的顺向浪涌电流承受能力。为让本说明书上述实施例和其他目的、特征和优点能更明显易懂，下文特举数个实施例，并配合附图，作详细说明如下。
但必须注意的是，这些特定的实施案例与方法，并非用以限定本发明。本发明仍可采用其他特征、器件、方法及参数来加以实施。较佳实施例的提出，仅用以例示本发明的技术特征，并非用以限定本发明请求保护的专利范围。本领域的技术人员可根据以下说明书的描述，在不脱离本发明的精神范围内，作均等的修饰与变化。在不同实施例与附图之中，相同的器件，将以相同的器件符号加以表示。
请参照图1A和图1B，图1A是根据本说明书的一实施例所示的结势垒肖特基二极管/整并PiN肖特基二极管100的结构剖面图；图1B是根据图1A所示的结势垒肖特基二极管/整并PiN肖特基二极管100的简化电路图。结势垒肖特基二极管/整并PiN肖特基二极管100包括阴极112、重掺杂的n型碳化硅衬底101、轻掺杂的n型漂移层102、重掺杂的p型区(p+掺杂区)103和金属层104。其中，重掺杂的n型碳化硅衬底101位于阴极112上。n型漂移层102形成在重掺杂的n型碳化硅衬底101的顶部上并且通常采用外延技术所形成。p+掺杂区103是以从表面离子植入的方式形成在n型漂移层中。该p+掺杂区103从n型漂移层102的表面102a延伸到n型漂移层102之中。金属层104设置在n型漂移层102上，并且在其表面上与n型漂移层102的n型区域102b形成肖特基势垒接触(肖特基区域)105。在本说明书的一些实施例中，构成金属层104的材料，包括钛、钼、镍、铝、氮化钛、氮化钼、氮化镍、氮化铝、氧化钛、氧化钼、氧化镍、氧化铝或以上的组合。当对器件施加顺向偏压时，沿着电流路径，该结势垒肖特基二极管/整并PiN肖特基二极管100的半单元晶胞的串联比微分电阻包含了通道电阻(RD1)、扩散电阻(RD2)、漂移电阻(RD3)和衬底电阻(RD4)，且可分别以下述算式(1)、(2)、(3)和(4)表示之：
RD3＝ρdrift(t-w/2-xJ-2WD，on) (3)
RD4＝ρdrift·tsub (4)
其中，p是单元晶胞的跨距宽度，w是p+掺杂区103的宽度，s是肖特基区105的宽度，WD-on是n型区102b的空乏区宽度(depletion width)，xJ是p+掺杂区103的结深。ρdrift是n型漂移层102的电阻率，ρsub是重掺杂的n型碳化硅衬底101的电阻率。
当对结势垒肖特基二极管/整并PiN肖特基二极管100施以顺向偏压(VF)时，其顺向压降可以写为算式(5)：
VF＝JF·(RD1+RD2+RD3+RD4)+Vt (5)
其中，JF是顺向电流密度，Vt是肖特基二极管(肖特基区域105)的切入电压。从算式(1)和(2)可知，当肖特基区域105与晶胞跨距宽度的比值(s/p)较大，则比微分电阻会较低。
图2A是根据本说明书的一实施例所示的一种碳化硅半导体器件200的部分结构俯视图；图2B是沿着图2A中的切线C1所示的碳化硅半导体器件200结构剖面图。碳化硅半导体器件200包括衬底211、漂移层201、多个第一掺杂区202、多个第二掺杂区203(图2A和图2B仅示出多个第二掺杂区中的其中一个)、阴极接触212和阳极金属层213。
其中，漂移层201形成在衬底211的一侧上；阴极接触212形成在衬底211的一侧，且与漂移层202相对。漂移层201具有上表面201a，在上表面201a中定义了至少一个主动区210。多个第一掺杂区202和多个第二掺杂区203均具有p型导电性，且都形成在主动区210之中。
阴极接触212包括能够与材料为n型碳化硅的衬底211形成欧姆接触的金属，例如镍。
漂移层201可以例如是2H、4H、6H、3C或15R等多型的n型碳化硅。其掺杂浓度约为(但不限于)2xl014 cm-3至1x1017 cm-3，掺杂浓度的选择由设计对于碳化硅半导体器件200的阻断电压和比微分电阻的要求所决定。
第一掺杂区202和第二掺杂区203可以例如通过离子植入的方式，将例如铝或硼等p型掺质(较佳为铝)植入到n型漂移层201中来形成。在本说明书的一些实施例中，多个第一掺杂区202和第二掺杂区203可以通过相同的离子植入制程同时形成；且二者具有相同的掺杂浓度。第一掺杂区202和第二掺杂区203的掺杂浓度范围，可以为(但不限于)从1x1018 cm-3至3x1019 cm-3之间。
在本说明书的另一些实施例中，多个第一掺杂区202和第二掺杂区203可以通过不同的离子植入制程分别形成；且二者具有不同的掺杂浓度。
阳极金属层213设置在漂移层201的表面201a上，分别与漂移层201的表面201a以及第一掺杂区202和第二掺杂区203接触。阳极金属层213包括钛、铝或镍，其与未被第一掺杂区202和第二掺杂区203占据的n型漂移层201形成肖特基势垒接触205，并与第一掺杂区202和第二掺杂区203形成欧姆接触206。
图2A是根据本说明书的一实施例所示的碳化硅半导体器件200的主动区210的部分俯视结构，主动区210包括第一掺杂区202和第二掺杂区203。如图3所示，主动区210是被结终端延伸区220，例如p型保护环或结型终端延伸(junction termination extension，JTE)，所围绕的区域。
第一掺杂区202规则地布置在碳化硅半导体器件200的主动区210内。第一掺杂区202所述的「规则布置」，较佳是指:第一掺杂区202的几何中心位于以欧几里得平铺方式排列(Euclidean tilings)的正多边形单位晶胞207的几何中心处。在本实施例中，如图2A所示，每一个单位晶胞207具有正方形的形状。且布置在单位晶胞207几何中心的第一掺杂区202也具有正方形的形状且其几何中心与单位晶胞207的几何中心重叠。多个第一掺杂区202之每一者，具有第一最小宽度W1和第一面积A1，并且以第一最小间距S1彼此隔开。在本实施例中，根据图2A和图2B，第一最小宽度W1是正方形的第一掺杂区202的边长，且第一最小宽度W1加上第一最小间距S1等于对应单位晶胞207的正方形边长(W1+S1)。第二掺杂区203规则地布置在主动区210内。第一掺杂区域202中的任何相邻二者之间存在一最小跨距(pitch)，在本实施例中该最小跨距即为单位晶胞207的正方形边长(W1+S1)；第一最小宽度S1与此一最小跨距的比值介于1％至50％之间。第二掺杂区203所述的「规则布置」，较佳是指:第二掺杂区203的几何中心位于对应单位晶胞207的几何中心处，进而在其所在的位置取代了第一掺杂区202，且以间隔特定数量的单位晶胞207的方式重复布置。在一较佳实施例中，第二掺杂区203以间隔两个单位晶胞207的方式重复布置(每一第二掺杂区203与下一第二掺杂区203间隔的跨距为两单位晶胞207)。每一个第二掺杂区203具有第二最小宽度W2和第二面积A2，并且以第二最小间距S2与第一掺杂区202间隔。第二最小宽度W2大于第一最小宽度W1，且第二最小间距S2小于第一最小间距S1。
通过使用第二最小宽度W2大于第一最小宽度W1，且第二最小间距S2小于第一最小间距S1的设计，可以提高碳化硅半导体器件200承受浪涌电流的能力，如图2B所示，用以打开位于碳化硅结势垒肖特基二极管/整并PiN肖特基二极管器件中的PiN二极管的导通开启电压(on-set voltage)Vturn，可以算式(6)表示之:
通过增加p+区域的宽度w(第二最小宽度W2)和减小肖特基区的宽度s(第二最小间距S2)的方式，可以使通道电阻和扩展电阻增加，并降低导通电压，从而实现使位于第二掺杂区203中的嵌入PiN二极管比第一掺杂区202更早导通。第二掺杂区203较佳是规则地布置在整个主动区上，而不是集中在主动区210的特定部分上。这是因为碳化硅的晶格具有比硅更高的点缺陷(point defeats)密度，因此所植入的空穴本来就具有较短的载子生命周期。利用分散的第二掺杂区203的和其较早导通的现象，可提供较佳的电导率调变效果。
决定最佳的第一最小间距S1的因素，包括n型漂移层201的掺杂浓度和厚度、p型第一掺杂区202的掺杂浓度和结深等参数。且第一最小间距S1，应该大于零偏压下在n型漂移区201中所产生的空乏区宽度的两倍。例如，在一实施例中，当n型漂移层201具有1x1016 cm-3的掺杂浓度，且厚度为5μm；第一掺杂区20 2具有1x1019 cm-3的掺杂浓度，且结深为0.3μm时；2μm的第一最小间距S1可以在反向650V下时提供低漏电流。上述条件所计算出的n型漂移层201的空乏区宽度约为0.57μm，小于第一最小间距S1的一半，从而确保导电通道不会被夹止(pinched off)。
第一最小宽度W1应为第一掺杂区202内部的空乏区宽度的至少两倍。例如，利用上述n型漂移层201和p型第一掺杂区202的掺杂浓度进行估计，得到，在650V的反向偏压下，位于第一掺杂区202内部的空乏区宽度约为0.008μm。这表示，即使第一最小宽度W1为0.02μm仍足以避免第一掺杂区202被完全空乏掉(其中W1/(W1+S1)＝0.02/(2.02)＝0.099％)。
在本说明书的一个实施例中，正方形的第一掺杂区201的第一最小宽度W1为0.5μm，正方形的第一掺杂区201之间的第一最小间距S1为2μm。正方形第二掺杂区203的第二最小宽度W2为1μm，第二最小间距S2为1.5μm。如果碳化硅半导体器件200内仅包括第一掺杂区202，则p+区总计将仅占据主动区210的4％面积。虽然可提供良好的比微分电阻，但是承受浪涌电流的能力仍然有限。如果将，例如50％的第一掺杂区202替换为第二掺杂区203，则可以提高承受浪涌电流的能力，而p+区所占据的总面积仅占主动区210的10％。相较之下，采用2μm宽度和2μm间距的正方形p+区域，则会占据主动区210的有效面积25％。并且针对第一掺杂区201的不同宽度/间距0.5μm/2μm、1μm/1.5μm和2μm/2μm进行导通开启电压Vturn进行模拟，结果分别为14.74V、9.75V和9.95V。
图4是根据本说明书的另一实施例的所示的一种碳化硅半导体器件400的局部结构俯视图。碳化硅半导体器件400的结构与碳化硅半导体器件200的结构相似，差别在于第一掺杂区402的形状和第二掺杂区403的形状不同。在本实施例中，第一掺杂区402的形状为圆形，并且根据正方形单位晶胞407的排列方式，规则的布置在主动区410中。第二掺杂区403的形状也为圆形，规则的布置在主动区410中，并且在其所在的位置取代了第一掺杂区402。
图5是根据本说明书的再一实施例的所示的一种碳化硅半导体器件500的局部结构俯视图。碳化硅半导体器件500的结构与碳化硅半导体器件200的结构相似，差别在于第一掺杂区502、第二掺杂区503和单位晶胞507的形状有所不同。在本实施方式中，单位晶胞507的形状为六边形；第一掺杂区502的形状为六边形，且根据单位晶胞507的排列方式规则地布置在主动区510中。第二掺杂区503的形状也为六边形，规则地布置在主动区510中，并且在其所在的位置取代了第一掺杂区502。
图6是根据本说明书的又另一实施例的所示的一种碳化硅半导体器件600的局部结构俯视图。碳化硅半导体器件600的结构与碳化硅半导体器件500的结构相似，差别在于第一掺杂区602、第二掺杂区603的形状和单位晶胞607的形状有所不同。在本实施方式中，单位晶胞607的形状为六边形。第一掺杂区602的形状为圆形，并且根据单位晶胞607的排列方式，规则地布置在主动区610中。第二掺杂区603的形状也为圆形，规则地布置在主动区610中，并且在其所在的位置取代了第一掺杂区602。
图7是根据本说明书的又再一实施例的所示的一种碳化硅半导体器件700的局部结构俯视图。碳化硅半导体器件700的结构与碳化硅半导体器件200的结构相似，差别在于第二掺杂区703的尺寸有所不同。在本实施方式中，单位晶胞707的形状为正方形；第一掺杂区702的形状为圆形，并且根据单位晶胞707的排列方式，规则地布置在主动区710中。第二掺杂区703的形状也为圆形，其规则地布置在主动区710中。其中，第二掺杂区703的第二最小宽度W2大于第一最小宽度W1和第一最小间距S1的总合(即，W2＞W1+S1)，且第二掺杂区703在其所在的位置取代了与其完全或部分重叠的第一掺杂区702。
图8A是根据本说明书的再另一实施例的所示的一种碳化硅半导体器件800的局部结构俯视图。碳化硅半导体器件800的结构与碳化硅半导体器件200的结构相似，差别在于碳化硅半导体器件800还包括至少一个p型第三掺杂区808布置在主动区810内。在本实施例中，第一掺杂区802的形状为正方形，并且根据正方形单位晶胞807的排列方式，规则地布置在主动区810中。第二掺杂区803的形状也为正方形，规则地布置在主动区810中，并在其所在的位置取代第一掺杂区802。一部分第一掺杂区802和第二掺杂区803，在布置有第三掺杂区808的位置，被第三掺杂区808完全或部分取代。每一个第三掺杂区808显著大于每一个第一掺杂区802。其中，所述的「显著大于」是指第三掺杂区808的最小宽度至少是第一掺杂区802第一最小宽度W1的100倍。在本实施例中，如图8A所绘示，仅示出单一个形状为圆形的第三掺杂区808。第一掺杂区802的第一最小宽度W1为0.5μm(即正方形第一掺杂区802的边长)，第三掺杂区的最小宽度为50μm(即圆形第三掺杂区808的直径)。在将碳化硅半导体器件800封装成分立式器件或模块时，将碳化硅半导体器件800晶粒的阴极812以锡膏等方式焊接到导线架或直接覆铜衬底(direct bonded copper，DBC)的焊垫(die-pad)上。而碳化硅半导体器件800晶粒的阳极804，如图8B所示，通过例如铝质封装接合焊线(bondingwire)、接合焊带(ribbon)或接合铜片夹(copper clip)等方式的连接到另一个引脚上。第三掺杂区808的位置，较佳是根据接合焊线809或接合铜片夹在碳化硅半导体器件800上的焊点位置而定。在本实施例中，接合焊线焊接至碳化硅半导体器件800的中央，即位于布置于主动区810中央的第三掺杂区808上方。在面对短脉冲(short duration pulses)(例如10μs)的浪涌电流时，电流会将被局限在有限的侧向区域内，显著更大的第三掺杂区808可使嵌入式PiN二极管能够更快地导通并有效吸收瞬态的高电流。
图9A是根据本说明书的一实施例的所示的一种碳化硅半导体器件900的局部结构俯视图。碳化硅半导体器件900的结构与碳化硅半导体器件800的结构相似，差别在于第三掺杂区908的形状有所不同。在本实施方式中，碳化硅半导体器件900中第三掺杂区908的形状为正方形。图9B是根据本说明书的另一实施例的所示的一种碳化硅半导体器件900’的局部结构俯视图。碳化硅半导体器件900’的结构与碳化硅半导体器件900的结构相似，差别在于第三掺杂区908’的形状有所不同。在本实施方式中，碳化硅半导体器件900’中第三掺杂区908’的形状为带有圆角的正方形。
当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。
Claims (16)
1.一种碳化硅半导体器件，其特征在于，包括：
一碳化硅漂移层，具有一第一导电性以及一表面，一主动区被定义在该表面上；
多个第一碳化硅掺杂区，具有一第二导电性，并且规则地布置在该主动区之中；其中多个第一碳化硅掺杂区的几何中心位于以欧几里得平铺方式排列的正多边形单位晶胞的几何中心处；该多个第一碳化硅掺杂区的每一者，具有一第一最小宽度和一第一面积，并且彼此之间以第一最小间距相互隔开；
多个第二碳化硅掺杂区，具有该第二导电性，并且规则地布置在该主动区之中；其中多个第二碳化硅掺杂区的几何中心位于以欧几里得平铺方式排列的正多边形单位晶胞的几何中心处；该多个第二碳化硅掺杂区的每一者，具有大于该第一最小宽度的一第二最小宽度以及大于该第一面积的一第二面积，且该第二碳化硅掺杂区与第一碳化硅掺杂区之间以小于该第一最小间距的一第二最小间距相互隔开；该第一最小间距大于该碳化硅漂移层在零偏压下所产生的一空乏区宽度的两倍；以及
一金属层，设置在该碳化硅漂移层的该表面上，并且与该碳化硅漂移层形成一肖特基势垒接触。
2.如权利要求1所述的碳化硅半导体器件，其特征在于，该多个第一碳化硅掺杂区和该多个第二碳化硅掺杂区的一总面积，小于该主动区的一面积的25％。
3.如权利要求1所述的碳化硅半导体器件，其特征在于，该多个第一碳化硅掺杂区域中的任何相邻二者之间存在一最小跨距；该第一最小宽度与该最小跨距的一比值介于1％至50％之间。
4.如权利要求1所述的碳化硅半导体器件，其特征在于，该第二最小宽度大于该第一最小宽度和该第一最小间距的加总。
5.如权利要求1所述的碳化硅半导体器件，其特征在于，该多个第一碳化硅掺杂区的每一者具有圆形、正方形、矩形或六边形。
6.如权利要求1所述的碳化硅半导体器件，其特征在于，该多个第二碳化硅掺杂区的每一者具有圆形、正方形、矩形或六边形。
7.如权利要求1所述的碳化硅半导体器件，其特征在于，该金属层包括钛、钼、镍、铝、氮化钛、氮化钼、氮化镍、氮化铝、氧化钛、氧化钼、氧化镍、氧化铝或上述的任意组合。
8.一种碳化硅半导体器件，其特征在于，包括：
一碳化硅漂移层，具有一第一导电性以及一表面，一主动区被定义在该表面上；
多个第一碳化硅掺杂区，具有一第二导电性，并且规则地布置在该主动区之中；其中多个第一碳化硅掺杂区的几何中心位于以欧几里得平铺方式排列的正多边形单位晶胞的几何中心处；该多个第一碳化硅掺杂区的每一者，具有一第一最小宽度和一第一面积，并且彼此之间以第一最小间距相互隔开；
多个第二碳化硅掺杂区，具有该第二导电性，并且规则地布置在该主动区之中；其中多个第二碳化硅掺杂区的几何中心位于以欧几里得平铺方式排列的正多边形单位晶胞的几何中心处；该多个第二碳化硅掺杂区的每一者，具有大于该第一最小宽度的一第二最小宽度以及大于该第一面积的一第二面积，且该第二碳化硅掺杂区与第一碳化硅掺杂区之间以小于该第一最小间距的一第二最小间距相互隔开；该第一最小间距大于该碳化硅漂移层在零偏压下所产生的一空乏区宽度的两倍；
至少一第三掺杂区，具有该第二导电性，并布置在该主动区内，且大于该多个第一碳化硅掺杂区的每一者；以及
一金属层，设置在该漂移层的该表面上，且与该碳化硅漂移层形成一肖特基势垒接触。
9.如权利要求8所述的碳化硅半导体器件，其特征在于，该多个第一碳化硅掺杂区、该多个第二碳化硅掺杂区和该至少一个第三掺杂区的一总面积，小于该主动区的一面积的25％。
10.如权利要求8所述的碳化硅半导体器件，其特征在于，该多个第一碳化硅掺杂区域中的任何相邻二者之间存在一最小跨距；该第一最小宽度与该最小跨距的一比值介于1％至50％之间。
11.如权利要求8所述的碳化硅半导体器件，其特征在于，该第二最小宽度大于该第一最小宽度和该第一最小间距的加总。
12.如权利要求8所述的碳化硅半导体器件，其特征在于，该多个第一碳化硅掺杂区的每一者具有圆形、正方形、矩形或六边形。
13.如权利要求8所述的碳化硅半导体器件，其特征在于，该多个第二碳化硅掺杂区的每一者具有圆形、正方形、矩形或六边形。
14.如权利要求8所述的碳化硅半导体器件，其特征在于，该至少一第三掺杂区具有圆形、正方形、矩形或六边形。
15.如权利要求8所述的碳化硅半导体器件，其特征在于，该金属层包括钛、钼、镍、铝、氮化钛、氮化钼、氮化镍、氮化铝、氧化钛、氧化钼、氧化镍、氧化铝或上述的任意组合。
16.如权利要求8所述的碳化硅半导体器件，其特征在于，该至少一第三掺杂区是依据一接合焊线或一接合铜片夹的一焊接位置而布置于该主动区之中。
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