JPS5935183B2 - シヨツトキバリア半導体装置 - Google Patents
シヨツトキバリア半導体装置Info
- Publication number
- JPS5935183B2 JPS5935183B2 JP10089675A JP10089675A JPS5935183B2 JP S5935183 B2 JPS5935183 B2 JP S5935183B2 JP 10089675 A JP10089675 A JP 10089675A JP 10089675 A JP10089675 A JP 10089675A JP S5935183 B2 JPS5935183 B2 JP S5935183B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- semiconductor
- semiconductor region
- type silicon
- metal layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 70
- 230000004888 barrier function Effects 0.000 title claims abstract description 26
- 230000035939 shock Effects 0.000 title 1
- 229910052751 metal Inorganic materials 0.000 claims description 19
- 239000002184 metal Substances 0.000 claims description 19
- 230000015556 catabolic process Effects 0.000 abstract description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 34
- 229910052710 silicon Inorganic materials 0.000 description 34
- 239000010703 silicon Substances 0.000 description 34
- 239000000758 substrate Substances 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 4
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000011651 chromium Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/872—Schottky diodes
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
本発明は、改良された逆方向降伏電圧特性を有するショ
ットキバリア半導体装置に関するものである。
ットキバリア半導体装置に関するものである。
ショットキバリア半導体装置は順電圧が低く、順方向の
電力損失が小さいという特徴を有する反面、逆方向降伏
電圧が低いという欠点があつた。
電力損失が小さいという特徴を有する反面、逆方向降伏
電圧が低いという欠点があつた。
そこで、従来ガードリング構造、又はフィールドプレー
ト構造等にすることによつて降伏電圧を高める試みがな
されている。しかし、ガードリング構造は金属一半導体
接触の周辺部の逆電流を小さくするのみであり、金属−
半導体接触の中央部の逆電流を小さくすることが出来な
い。又、フィールドプレート構造も金属−半導体接触の
周辺部の特性改善にほかならない。従つて、いずれの構
造でもショットキバリア半導体装置の降伏電圧を大幅に
上昇させることは出来なかつた。そこで、本発明の目的
は、逆電流を低減させ且つ逆方向降伏電圧を高めること
が可能なショットキバリア半導体装置を提供することに
ある。
ト構造等にすることによつて降伏電圧を高める試みがな
されている。しかし、ガードリング構造は金属一半導体
接触の周辺部の逆電流を小さくするのみであり、金属−
半導体接触の中央部の逆電流を小さくすることが出来な
い。又、フィールドプレート構造も金属−半導体接触の
周辺部の特性改善にほかならない。従つて、いずれの構
造でもショットキバリア半導体装置の降伏電圧を大幅に
上昇させることは出来なかつた。そこで、本発明の目的
は、逆電流を低減させ且つ逆方向降伏電圧を高めること
が可能なショットキバリア半導体装置を提供することに
ある。
上記目的を達成するための本発明は、一方の導電形の第
1の半導体領域と、その表面を残して前記第1の半導体
領域に囲まれ且つ半導体基板表面に前記第1の半導体領
域と交互に露呈するように配置され且つ前記一方の導電
形と反対の他方の導電形に形成されている第2の半導体
領域と、前記第2の半導体領域上及び前記第2の半導体
領域の相互間の前記第1の半導体領域上に設けられたシ
ョットキバリア用金属層とを具備し、且つ前記第1の半
導体領域と前記第2の半導体領域とから成るPN接合に
逆電圧を位加したときに前記第1の半導体領域と前記金
属層との接合を通つて流れる逆電流を前記第1の半導体
領域に生じる空間電荷領域によつて抑制するように前記
第2の半導体領域が配置されていることを特徴とするシ
ョットキバリア半導体装置に係わるものである。上記本
発明に於いて第1の半導体領域及び第2の半導体領域は
シリコン半導体であることが望ましい。
1の半導体領域と、その表面を残して前記第1の半導体
領域に囲まれ且つ半導体基板表面に前記第1の半導体領
域と交互に露呈するように配置され且つ前記一方の導電
形と反対の他方の導電形に形成されている第2の半導体
領域と、前記第2の半導体領域上及び前記第2の半導体
領域の相互間の前記第1の半導体領域上に設けられたシ
ョットキバリア用金属層とを具備し、且つ前記第1の半
導体領域と前記第2の半導体領域とから成るPN接合に
逆電圧を位加したときに前記第1の半導体領域と前記金
属層との接合を通つて流れる逆電流を前記第1の半導体
領域に生じる空間電荷領域によつて抑制するように前記
第2の半導体領域が配置されていることを特徴とするシ
ョットキバリア半導体装置に係わるものである。上記本
発明に於いて第1の半導体領域及び第2の半導体領域は
シリコン半導体であることが望ましい。
前記第2の半導体領域の平面パターンは帯状の第2の半
導体領域を所定間隔て複数配列させたもの、又は正方形
、長方形、円等の形状の第2の半導体領域を所定の間隔
で点在させたものでよい。第1の半導体領域と第2の半
導体領域との交互の配置は、ある方向に於いて交互に配
置されていれば充分である。前記金属層の周辺部は前記
第2の半導体領域上に位置することが望ましいが、前記
第1の半導体領域上に位置していても差支えない。しか
し、前記第1の半導体領域上に前記金属層の周辺部を位
置させるときには、逆方向電圧を印加したときに生じる
空間電荷領域上に位置させることが望ましい。シヨツト
キバリア半導体装置を上述のように構成すれば、順方向
電流は金属層と第1の半導体領域とから成る接合を通つ
て流れるので、順電圧は従来のシヨツトキバリア半導体
装置と大差ない低い値になる。
導体領域を所定間隔て複数配列させたもの、又は正方形
、長方形、円等の形状の第2の半導体領域を所定の間隔
で点在させたものでよい。第1の半導体領域と第2の半
導体領域との交互の配置は、ある方向に於いて交互に配
置されていれば充分である。前記金属層の周辺部は前記
第2の半導体領域上に位置することが望ましいが、前記
第1の半導体領域上に位置していても差支えない。しか
し、前記第1の半導体領域上に前記金属層の周辺部を位
置させるときには、逆方向電圧を印加したときに生じる
空間電荷領域上に位置させることが望ましい。シヨツト
キバリア半導体装置を上述のように構成すれば、順方向
電流は金属層と第1の半導体領域とから成る接合を通つ
て流れるので、順電圧は従来のシヨツトキバリア半導体
装置と大差ない低い値になる。
一方、逆電圧印加時には、第1の半導体領域と第2の半
導体領域とから成るPN接合に基づいて第1の半導体領
域に空間電荷領域が生じ、この空間電荷領域によつて第
1の半導体領域と金属層とから成る接合を通つて流れる
逆電流が抑制され、逆方向降伏電圧の向上が可能になる
。この逆電圧印加時に於いて、逆電圧が低ければ、第2
の半導体領域の相互間に露呈する第1の半導体領域の表
面部分の全部に空間電荷領域が広がらないが、第1の半
導体領域の表面部分の少なくとも一部には空間電荷領域
が広がるため、逆電流が減少する。一方、逆電圧を高く
すれば、第1の半導体領域の表面部分の実質的に全部に
空間電荷領域を広がらせることが可能になり、逆電流が
大幅に抑制される。次に本発明の実施例を図面に基づい
て述べる。
導体領域とから成るPN接合に基づいて第1の半導体領
域に空間電荷領域が生じ、この空間電荷領域によつて第
1の半導体領域と金属層とから成る接合を通つて流れる
逆電流が抑制され、逆方向降伏電圧の向上が可能になる
。この逆電圧印加時に於いて、逆電圧が低ければ、第2
の半導体領域の相互間に露呈する第1の半導体領域の表
面部分の全部に空間電荷領域が広がらないが、第1の半
導体領域の表面部分の少なくとも一部には空間電荷領域
が広がるため、逆電流が減少する。一方、逆電圧を高く
すれば、第1の半導体領域の表面部分の実質的に全部に
空間電荷領域を広がらせることが可能になり、逆電流が
大幅に抑制される。次に本発明の実施例を図面に基づい
て述べる。
第1図〜第5図は本発明の1実施例を説明的に示すもの
である。本発明に係わるシヨツトキバリアダイオードに
於いては、第1図に明確に示すようにN+形シリコン層
1の上にエピタキシヤル成長で形成したN形シリコン領
域2を有するシリコン基板3を用意し、こ\に複数のP
+形シリコン領域4を形成し、酸化膜5の開口6を利用
してクロムからなる金属層7を設けている。クロム金属
層7は、蒸着後350℃〜500℃の範囲で6分間〜9
000分間の熱処理を施して形成することが望ましく、
これにより0.65±0.015eVの安定したバリア
バイトを得ることが出来る。シリコン基板3の表面状態
を示す第2図から明らかなようにP+形シリコン領域4
は6本の帯状部分4aと上下の結合部4b,4cとから
成る。従つて平面的にはP形シリコン領域4の中に複数
の短冊形N形シリコン領域2が配置され、P+形シリコ
ン領域4とN形シリコン領域2とが交互に表面に露呈し
ている。尚第1図の縦断面図を参照すれば、P+形シリ
コン領域4はその上面を残してN形シリコン領域2によ
つて囲まれている。p+形シリコン領域4の相互間の距
離は、金属層7に負、下部の金属電極8に正の電圧を印
加したときに生じる空間電荷領域9によつて第4図に示
す如くP+形シリコン領域4の相互間が結ばれる大きさ
とする。
である。本発明に係わるシヨツトキバリアダイオードに
於いては、第1図に明確に示すようにN+形シリコン層
1の上にエピタキシヤル成長で形成したN形シリコン領
域2を有するシリコン基板3を用意し、こ\に複数のP
+形シリコン領域4を形成し、酸化膜5の開口6を利用
してクロムからなる金属層7を設けている。クロム金属
層7は、蒸着後350℃〜500℃の範囲で6分間〜9
000分間の熱処理を施して形成することが望ましく、
これにより0.65±0.015eVの安定したバリア
バイトを得ることが出来る。シリコン基板3の表面状態
を示す第2図から明らかなようにP+形シリコン領域4
は6本の帯状部分4aと上下の結合部4b,4cとから
成る。従つて平面的にはP形シリコン領域4の中に複数
の短冊形N形シリコン領域2が配置され、P+形シリコ
ン領域4とN形シリコン領域2とが交互に表面に露呈し
ている。尚第1図の縦断面図を参照すれば、P+形シリ
コン領域4はその上面を残してN形シリコン領域2によ
つて囲まれている。p+形シリコン領域4の相互間の距
離は、金属層7に負、下部の金属電極8に正の電圧を印
加したときに生じる空間電荷領域9によつて第4図に示
す如くP+形シリコン領域4の相互間が結ばれる大きさ
とする。
この場合、更にN形シリコン領域2と金属層7とで形成
されるシヨツトキバリアの逆方向降伏電圧よりも低い電
圧で上述の如くP+形シリコン領域4の相互間が結ぱれ
るようにする。金属層7は第1図及び第2図で点線で示
す如く戸形シリコン領域4上及びp+形シリコン領域4
間のN形シリコン領域2上に設けられている。上述のシ
ヨツトキバリアダイオードに順方向電圧を印加すれば、
第3図の矢印10で示すように順電流の大部分は電圧降
下の小さい金属層7とN形シリコン領域2とから成る金
属一半導体接触部分を通つて流れる。従つて本発明に係
わるシヨツトキバリア装置の順方向特性は第5図で実線
で示す特性線Aとなり、鎖線で示す従来のシヨツトキバ
リア半導体装置の特性線Bに近い順方向特性となる。第
5図で点線で示す特性線Cは従来のPN接合半導体装置
の特性を示している。本発明に係わるシヨツトキバリア
半導体装置に逆方向電圧を印加すると、逆方向電圧値が
低い状態に於いては、金属層7とN形シリコン領域2と
から成るシヨツトキバリア領域とP+形シリコン領域4
とN形シリコン領域2とから成るPN接合領域とを介し
て逆電流が流れる。
されるシヨツトキバリアの逆方向降伏電圧よりも低い電
圧で上述の如くP+形シリコン領域4の相互間が結ぱれ
るようにする。金属層7は第1図及び第2図で点線で示
す如く戸形シリコン領域4上及びp+形シリコン領域4
間のN形シリコン領域2上に設けられている。上述のシ
ヨツトキバリアダイオードに順方向電圧を印加すれば、
第3図の矢印10で示すように順電流の大部分は電圧降
下の小さい金属層7とN形シリコン領域2とから成る金
属一半導体接触部分を通つて流れる。従つて本発明に係
わるシヨツトキバリア装置の順方向特性は第5図で実線
で示す特性線Aとなり、鎖線で示す従来のシヨツトキバ
リア半導体装置の特性線Bに近い順方向特性となる。第
5図で点線で示す特性線Cは従来のPN接合半導体装置
の特性を示している。本発明に係わるシヨツトキバリア
半導体装置に逆方向電圧を印加すると、逆方向電圧値が
低い状態に於いては、金属層7とN形シリコン領域2と
から成るシヨツトキバリア領域とP+形シリコン領域4
とN形シリコン領域2とから成るPN接合領域とを介し
て逆電流が流れる。
逆電圧を更に高くすれば、P+形シリコン領域4とN形
シリコン領域2とから成るPN接合によつて形成される
空間電荷領域9が第4図に示すように広がつてP+形シ
リコン領域4の相互間が空間電荷領域9によつて結ばれ
た状態となり、シリコン基板3に接触する金属層7の下
部全領域に空間電荷領域9が分布する。従つて逆方向電
流が流れるあらゆる経路に空間電荷領域9が介在された
状態となる。空間電荷領域9が上述のように形成され\
ば、逆方向特性は第5図で特性線Cで示す従来のPN接
合装置の逆方向特性に近ずく。従つて、本発明のシヨツ
トキバリア半導体装置は極めて高い降伏電圧を有する。
上述から明らかなように、本発明によれば、順電圧特性
を余り悪化させずに、降伏電圧を高めることが出来、特
に電力用整流装置に有用なシヨツトキバリア半導体装置
を提供することが出来る。
シリコン領域2とから成るPN接合によつて形成される
空間電荷領域9が第4図に示すように広がつてP+形シ
リコン領域4の相互間が空間電荷領域9によつて結ばれ
た状態となり、シリコン基板3に接触する金属層7の下
部全領域に空間電荷領域9が分布する。従つて逆方向電
流が流れるあらゆる経路に空間電荷領域9が介在された
状態となる。空間電荷領域9が上述のように形成され\
ば、逆方向特性は第5図で特性線Cで示す従来のPN接
合装置の逆方向特性に近ずく。従つて、本発明のシヨツ
トキバリア半導体装置は極めて高い降伏電圧を有する。
上述から明らかなように、本発明によれば、順電圧特性
を余り悪化させずに、降伏電圧を高めることが出来、特
に電力用整流装置に有用なシヨツトキバリア半導体装置
を提供することが出来る。
以上本発明の1実施例に付いて述べたが、本発明は上述
の実施例に限定されるものではなく、更に変形可能なも
のである。例えば、第6図に示す如くp+形シリコン領
域4を点在させこのp+形シリコン領域4の相互間に於
けるN形シリコン領域2に空間電荷領域が広がるように
してもよい。又、第7図に示す如く短冊形のP+形シリ
コン領域4を所定間隔で配列させてもよい。又、シヨツ
トキバリアダイオード以外のシヨツトキバリア半導体装
置にも適用可能である。
の実施例に限定されるものではなく、更に変形可能なも
のである。例えば、第6図に示す如くp+形シリコン領
域4を点在させこのp+形シリコン領域4の相互間に於
けるN形シリコン領域2に空間電荷領域が広がるように
してもよい。又、第7図に示す如く短冊形のP+形シリ
コン領域4を所定間隔で配列させてもよい。又、シヨツ
トキバリアダイオード以外のシヨツトキバリア半導体装
置にも適用可能である。
第1図は本発明の1実施例に係わるシヨツトキバリアダ
イオードの断面図、第2図は第1図のシリコン基板表面
を示す平面図、第3図は順方向電流の状態を示す断面図
、第4図は逆電圧印加時に於ける空間電荷領域の広がり
を示す断面図、第5図は本発明のシヨツトキバリア半導
体装置の電圧)一電流(1)特性を従来の装置の特性と
比較して示す特性図、第6図及び第7図は変形例を夫々
示す平面図である。 尚図面に用いられている符号に於いて、2はN形シリコ
ン領域(第1の半導体領域)、4はP+形シリコン領域
(第2の半導体領域)、7は金属層、9は空間電荷領域
である。
イオードの断面図、第2図は第1図のシリコン基板表面
を示す平面図、第3図は順方向電流の状態を示す断面図
、第4図は逆電圧印加時に於ける空間電荷領域の広がり
を示す断面図、第5図は本発明のシヨツトキバリア半導
体装置の電圧)一電流(1)特性を従来の装置の特性と
比較して示す特性図、第6図及び第7図は変形例を夫々
示す平面図である。 尚図面に用いられている符号に於いて、2はN形シリコ
ン領域(第1の半導体領域)、4はP+形シリコン領域
(第2の半導体領域)、7は金属層、9は空間電荷領域
である。
Claims (1)
- 1 一方の導電形の第1の半導体領域と、その表面を残
して前記第1の半導体領域に囲まれ且つ半導体基板表面
に前記第1の半導体領域と交互に露呈するように配置さ
れ且つ前記一方の導電形と反対の他方の導電形に形成さ
れている第2の半導体領域と、前記第2の半導体領域上
及び前記第2の半導体領域の相互間の前記第1の半導体
領域上に設けられたショットキバリア用金属層とを具備
し、且つ前記第1の半導体領域と前記第2の半導体領域
とから成るPN接合に逆電圧を印加したときに前記第1
の半導体領域と前記金属層との接合を通つて流れる逆電
流を前記第1の半導体領域に生じる空間電荷領域によつ
て抑制するように前記第2の半導体領域が配置されてい
ることを特徴とするショットキバリア半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10089675A JPS5935183B2 (ja) | 1975-08-20 | 1975-08-20 | シヨツトキバリア半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10089675A JPS5935183B2 (ja) | 1975-08-20 | 1975-08-20 | シヨツトキバリア半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5224465A JPS5224465A (en) | 1977-02-23 |
JPS5935183B2 true JPS5935183B2 (ja) | 1984-08-27 |
Family
ID=14286090
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10089675A Expired JPS5935183B2 (ja) | 1975-08-20 | 1975-08-20 | シヨツトキバリア半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5935183B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH045432Y2 (ja) * | 1987-03-12 | 1992-02-17 | ||
DE4333618C2 (de) * | 1992-10-02 | 1999-05-20 | Fuji Electric Co Ltd | Injektions-gesteuerter Schottky-Gleichrichter |
JP2002508888A (ja) * | 1997-06-03 | 2002-03-19 | ダイムラークライスラー アクチエンゲゼルシャフト | パワー半導体構成素子及びその作製方法 |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5860577A (ja) * | 1981-10-07 | 1983-04-11 | Hitachi Ltd | 半導体装置 |
US4494134A (en) * | 1982-07-01 | 1985-01-15 | General Electric Company | High voltage semiconductor devices comprising integral JFET |
JPS5936264U (ja) * | 1982-07-27 | 1984-03-07 | サンケン電気株式会社 | シヨツトキバリア半導体装置 |
JPS5994453A (ja) * | 1982-10-25 | 1984-05-31 | ゼネラル・エレクトリック・カンパニイ | オン抵抗を低減した高圧半導体デバイス |
US4641174A (en) * | 1983-08-08 | 1987-02-03 | General Electric Company | Pinch rectifier |
GB2151844A (en) * | 1983-12-20 | 1985-07-24 | Philips Electronic Associated | Semiconductor devices |
JPS61147570A (ja) * | 1984-12-20 | 1986-07-05 | Sanyo Electric Co Ltd | ショットキバリア半導体装置 |
JP2667477B2 (ja) * | 1988-12-02 | 1997-10-27 | 株式会社東芝 | ショットキーバリアダイオード |
US5278443A (en) * | 1990-02-28 | 1994-01-11 | Hitachi, Ltd. | Composite semiconductor device with Schottky and pn junctions |
JPH06196723A (ja) * | 1992-04-28 | 1994-07-15 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
JP5408929B2 (ja) | 2008-08-21 | 2014-02-05 | 昭和電工株式会社 | 半導体装置および半導体装置の製造方法 |
-
1975
- 1975-08-20 JP JP10089675A patent/JPS5935183B2/ja not_active Expired
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH045432Y2 (ja) * | 1987-03-12 | 1992-02-17 | ||
DE4333618C2 (de) * | 1992-10-02 | 1999-05-20 | Fuji Electric Co Ltd | Injektions-gesteuerter Schottky-Gleichrichter |
JP2002508888A (ja) * | 1997-06-03 | 2002-03-19 | ダイムラークライスラー アクチエンゲゼルシャフト | パワー半導体構成素子及びその作製方法 |
Also Published As
Publication number | Publication date |
---|---|
JPS5224465A (en) | 1977-02-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS5935183B2 (ja) | シヨツトキバリア半導体装置 | |
JPS6362111B2 (ja) | ||
JPS6182477A (ja) | 導電変調型mosfet | |
JPH0786621A (ja) | 複合ダイオード | |
JPH02137368A (ja) | 半導体整流装置 | |
US3432731A (en) | Planar high voltage four layer structures | |
US2862115A (en) | Semiconductor circuit controlling devices | |
JPH03155137A (ja) | 半導体デバイス及びその製造方法 | |
US4910562A (en) | Field induced base transistor | |
JPH10116999A (ja) | 定電圧ショットキーダイオード及びその製造方法 | |
JPH0476218B2 (ja) | ||
JPH05335558A (ja) | 双方向2端子サイリスタ | |
JPH0612823B2 (ja) | 二方向性の電力用高速mosfet素子 | |
JPH0195568A (ja) | 半導体装置 | |
JPS5949713B2 (ja) | シヨツトキバリヤダイオ−ド | |
US3274462A (en) | Structural configuration for fieldeffect and junction transistors | |
JPH04233281A (ja) | 半導体装置 | |
JPS63138766A (ja) | 半導体素子 | |
JPS6257250A (ja) | 半導体装置 | |
JPH02105465A (ja) | ショットキバリア半導体装置 | |
US3504243A (en) | Low saturation voltage transistor with symmetrical structure | |
JPS6013310B2 (ja) | 半導体装置 | |
JPS6086873A (ja) | 半導体装置 | |
JPS5845831B2 (ja) | シヨツトキバリア半導体装置の製造方法 | |
JPH0110938Y2 (ja) |