JPS5994453A - オン抵抗を低減した高圧半導体デバイス - Google Patents
オン抵抗を低減した高圧半導体デバイスInfo
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の背□
本発明は、電流阻止状態において高い逆電圧に耐えるこ
とのできる半導体デバイスに関し、さらに詳しくは、半
導体デバイスのオン抵抗（すなわち、デバイスが「オン
」すなわち導通している時のアノード・カソード間抵抗
）を低減する手段を持つ半導体デバイスに関する。
とのできる半導体デバイスに関し、さらに詳しくは、半
導体デバイスのオン抵抗（すなわち、デバイスが「オン
」すなわち導通している時のアノード・カソード間抵抗
）を低減する手段を持つ半導体デバイスに関する。
／９と２年２月７日付けの米国特許出願第３９グ３グ乙
号には、Ｐ−基板上に薄いＮ−（すなわちドープ量の少
ないＮ型）層を含む高圧ＰＮダイオードが記載されてい
る。 この例では、Ｎ＋ ｃすなわちドープ量の多いＮ
型）カソード領域がＮ−エピタキシャル層の上面からそ
の内部まで延在し。
号には、Ｐ−基板上に薄いＮ−（すなわちドープ量の少
ないＮ型）層を含む高圧ＰＮダイオードが記載されてい
る。 この例では、Ｎ＋ ｃすなわちドープ量の多いＮ
型）カソード領域がＮ−エピタキシャル層の上面からそ
の内部まで延在し。
また、Ｐ＋アノード領域がＮ−エピタキシャル層の上面
からその内部まで延在するとともにＮ＋カソード領域を
囲んでいる。 半導体デバイスの寄生電流を減少させる
ために、Ｐ＋アノード領域の 。
からその内部まで延在するとともにＮ＋カソード領域を
囲んでいる。 半導体デバイスの寄生電流を減少させる
ために、Ｐ＋アノード領域の 。
下側で、Ｐ−基板とＮ−エピタキシャル層の間にＮ＋埋
込層が存在し、（上から見て）Ｎ＋カソード領域を囲ん
でいる。 Ｎ＋カソード領域とＮ＋埋込層との間にあ
るＮ−エピタキシャル層の耐電圧性能の低下を避けるた
めに、別のＰ＋領域が、Ｎ−エピタキシャル層の上面か
らその内部まで延在し、Ｎ＋カソード領域を囲み、また
Ｐ＋アノード領域に囲まれるように、Ｎ＋カソード領域
とＰ＋アノード領域との間に配置されている。 この別
のＰ＋領域はＰ−基板の電位もしくはそれに近い電位に
常時永久的にバイアスされており、したがって、この別
のＰ＋領域とＮ＋カソード領域との間のＮ−エピタキシ
ャル層がデバイスの逆電圧を支持する。 このようなＰ
Ｎダイオードはかなり低いオン抵抗を有している。 し
かしながら、さらに低い値のオン抵抗を有するダイオー
ドを提供することが望ましい。
込層が存在し、（上から見て）Ｎ＋カソード領域を囲ん
でいる。 Ｎ＋カソード領域とＮ＋埋込層との間にあ
るＮ−エピタキシャル層の耐電圧性能の低下を避けるた
めに、別のＰ＋領域が、Ｎ−エピタキシャル層の上面か
らその内部まで延在し、Ｎ＋カソード領域を囲み、また
Ｐ＋アノード領域に囲まれるように、Ｎ＋カソード領域
とＰ＋アノード領域との間に配置されている。 この別
のＰ＋領域はＰ−基板の電位もしくはそれに近い電位に
常時永久的にバイアスされており、したがって、この別
のＰ＋領域とＮ＋カソード領域との間のＮ−エピタキシ
ャル層がデバイスの逆電圧を支持する。 このようなＰ
Ｎダイオードはかなり低いオン抵抗を有している。 し
かしながら、さらに低い値のオン抵抗を有するダイオー
ドを提供することが望ましい。
前掲の米国特許出願′には、以上述べたＰＮダイオード
に構造的に類似したバイポーラ・トランジスタも記載さ
れている。 本発明は、バイポーラ・トランジスタのオ
ン抵抗を低減するのが望ましく、このことに対して、同
様の関心を向けている。
に構造的に類似したバイポーラ・トランジスタも記載さ
れている。 本発明は、バイポーラ・トランジスタのオ
ン抵抗を低減するのが望ましく、このことに対して、同
様の関心を向けている。
［発明の概要〕
従って本発明の目的は、従来得られたものより低いオン
抵抗を有する高圧半導体デバイスを提供することにある
。
抵抗を有する高圧半導体デバイスを提供することにある
。
本発明の他の目的は、従来得られたものより低いオン抵
抗を高圧半導体デバイスが達成できるようにするととも
に、この高圧半導体デバイスとともに単一の集積回路と
して形成できる電子回路を提供することにある。
抗を高圧半導体デバイスが達成できるようにするととも
に、この高圧半導体デバイスとともに単一の集積回路と
して形成できる電子回路を提供することにある。
本発明の実施例によれば、その上にＮ一層を形成したＰ
−基板を有し、さらにＮ＋カンード領域５ Ｐ＋アノー
ド領域、Ｎ＋埋込層、ならびに別のＰ＋領域を含む種類
のＰＮダイオードを提供する。 Ｎ＋カンード領域は
Ｎ一層の上面からその内部まで延在している。 Ｐ＋
アノード領域ば、Ｎ一層の上面からその内部まで延在し
、（上から克て）Ｎ＋カンード領域を囲んでいる。
Ｎ＋ｓ込層は、Ｐ＋アノード領域の下側にあってＮ−エ
ピタキシャル層とＰ−基板との間に位置し、Ｎ＋カソー
ド領域を囲んでいる。 別なＰ＋領域は、Ｎ−エピタキ
シャル層の上面からその内部まで延在シ、Ｎ＋カンード
領域を囲み、またＰ＋アノード領域により囲まれている
。 本発明は、Ｎ＋カソード領域とＰ＋アノード領域と
の間のＮ−エピタキシャル層の導電度を変えるように、
別な上領域に複数個の相異なるバイアス駆動（７度に７
つのバイアス駆動）を供給するバイアス手段な提供する
。
−基板を有し、さらにＮ＋カンード領域５ Ｐ＋アノー
ド領域、Ｎ＋埋込層、ならびに別のＰ＋領域を含む種類
のＰＮダイオードを提供する。 Ｎ＋カンード領域は
Ｎ一層の上面からその内部まで延在している。 Ｐ＋
アノード領域ば、Ｎ一層の上面からその内部まで延在し
、（上から克て）Ｎ＋カンード領域を囲んでいる。
Ｎ＋ｓ込層は、Ｐ＋アノード領域の下側にあってＮ−エ
ピタキシャル層とＰ−基板との間に位置し、Ｎ＋カソー
ド領域を囲んでいる。 別なＰ＋領域は、Ｎ−エピタキ
シャル層の上面からその内部まで延在シ、Ｎ＋カンード
領域を囲み、またＰ＋アノード領域により囲まれている
。 本発明は、Ｎ＋カソード領域とＰ＋アノード領域と
の間のＮ−エピタキシャル層の導電度を変えるように、
別な上領域に複数個の相異なるバイアス駆動（７度に７
つのバイアス駆動）を供給するバイアス手段な提供する
。
本発明の他の実施例によれば、Ｎ＋エミッタ領域がＰＮ
ダイオードのＰ＋７ノード領域に対応するＰ領域中に延
在している以外は前述のＰＮダイオードと構造的に類似
しているバイポーラ・トランジスタを提供する。 この
バイポーラ・トランジスタはＰＮダイオードのＮ＋カン
ード領域に対応するＮ＋コレクタ領域を有している。
ダイオードのＰ＋７ノード領域に対応するＰ領域中に延
在している以外は前述のＰＮダイオードと構造的に類似
しているバイポーラ・トランジスタを提供する。 この
バイポーラ・トランジスタはＰＮダイオードのＮ＋カン
ード領域に対応するＮ＋コレクタ領域を有している。
本発明は、特許請求の範囲に明確に記載されているが、
図面を参照した以下の説明によってより良く理解される
ものと考える。
図面を参照した以下の説明によってより良く理解される
ものと考える。
第１図は対称線１２の左側にあるＰＮダイオード１０の
一部を示す。 ＰＮダイオード１０１ｄ。
一部を示す。 ＰＮダイオード１０１ｄ。
好ましくはシリコンのバルクＰ−基板１４と、その上に
形成された好ましくはエピタキシャルシリコン層のＮ一
層１６とで構成するのが適切である。
形成された好ましくはエピタキシャルシリコン層のＮ一
層１６とで構成するのが適切である。
Ｎ＋カソード領域１８がＮ一層１６の上面からその内部
まで延在している。 Ｐ＋アノード領域２０がＮ一層
１６の上面からその内部まで延在し。
まで延在している。 Ｐ＋アノード領域２０がＮ一層
１６の上面からその内部まで延在し。
上から見てＮ＋カソード領域１８を囲んでいる。
Ｎ＋埋込層が、Ｐ＋アノード領域２０の下側でＮ一層１
６とＰ−基板１４との間に位置し、かつ、Ｎ＋カソード
領域１８を囲んでいる。 別のＰ＋領域２４がＮ一層１
６の上面からその内部まで延在し、Ｎ＋カソード領域を
囲むと共に、Ｐ＋アノード領域によって囲まれている。
６とＰ−基板１４との間に位置し、かつ、Ｎ＋カソード
領域１８を囲んでいる。 別のＰ＋領域２４がＮ一層１
６の上面からその内部まで延在し、Ｎ＋カソード領域を
囲むと共に、Ｐ＋アノード領域によって囲まれている。
Ｐ＋隔離領域２６はＰ−基板１４に一体に接続され
てＮ一層１６の周囲を囲んでいる。 従って、このＰＮ
ダイオード１０とともに集積回路として他の半導体デバ
イスを形成することが出来る。
てＮ一層１６の周囲を囲んでいる。 従って、このＰＮ
ダイオード１０とともに集積回路として他の半導体デバ
イスを形成することが出来る。
ＰＮダイオード１０にＮ＋埋込層２２は、それがない場
合に存在したであろうダ′イオニド１０の寄生電流を低
減するように作用する。 ダイオード１０が電流阻止状
態にあるとき、Ｐ−基板１４の電位にほぼ等しいかそれ
よりいくぶん正の電位にＰ＋領域２４を適切にバイアス
することによって、Ｐ＋領域２４とＮ＋カソード領域１
８との間にあるＮ−エピタキシャル層１６の部分が高い
逆電圧に耐えることができる。 その理由は、このよう
にバイアスされたＰ＋領域２４が存在しないと、Ｎ＋埋
込層の電位がＮ＋カソード領域１８の電位にまで上昇し
、このため逆電圧に耐えるのに、Ｎ＋埋込層２２とＰ＋
アノード領域２０との間のＮ一層１６の薄い領域のみし
か残っていないからである。 このようなＮ一層１６
の薄い領域は、高い逆電圧が存在するとき降伏を起し易
い。
合に存在したであろうダ′イオニド１０の寄生電流を低
減するように作用する。 ダイオード１０が電流阻止状
態にあるとき、Ｐ−基板１４の電位にほぼ等しいかそれ
よりいくぶん正の電位にＰ＋領域２４を適切にバイアス
することによって、Ｐ＋領域２４とＮ＋カソード領域１
８との間にあるＮ−エピタキシャル層１６の部分が高い
逆電圧に耐えることができる。 その理由は、このよう
にバイアスされたＰ＋領域２４が存在しないと、Ｎ＋埋
込層の電位がＮ＋カソード領域１８の電位にまで上昇し
、このため逆電圧に耐えるのに、Ｎ＋埋込層２２とＰ＋
アノード領域２０との間のＮ一層１６の薄い領域のみし
か残っていないからである。 このようなＮ一層１６
の薄い領域は、高い逆電圧が存在するとき降伏を起し易
い。
本発明によれば、Ｐ＋領域２４とＮ一層１６との間にあ
るＰＮ接合３２のバイアスを異ならせるために、複数個
の相異なるバイアス駆動をＰ＋領域２４に供給するバイ
アス手段２８を提供する。
るＰＮ接合３２のバイアスを異ならせるために、複数個
の相異なるバイアス駆動をＰ＋領域２４に供給するバイ
アス手段２８を提供する。
ＰＮ接合３２の相異なるバイアス条件は、以下に詳しく
説明するように、Ｐ＋７ノード領域２０とＮ＋カソード
領域１８との間のＮ一層１６の導電度を相異なる値にす
るように作用する。
説明するように、Ｐ＋７ノード領域２０とＮ＋カソード
領域１８との間のＮ一層１６の導電度を相異なる値にす
るように作用する。
−例として説明する実施例において、バイアス手段２８
は、デプリーションモード（すなわち通常導通している
）Ｐチャネル金属・酸化物・半導体電界効果トランジス
タ（ＩＶ１０８ＦＥ’ｆ’ ） ３４で構成する。 ケ
ート３６にバイアス電圧がかかつていないときＭＯ８Ｆ
ＥＴ３４は、Ｐ＋領域２４と、Ｐ−基板１４の電位にあ
るＰ＋隔離領域２６とを電気的に短絡する。 その理由
は、このような状態のＭＯ８ＦＥＴ３４ニオイテ、ＭＯ
８ＦＥＴ３４のＰチャネル３８が、Ｐ＋領域２４に電気
的に短絡されているＰ＋領域４０とＰ＋隔離領域２６と
の間に高導電度路を与えるからである。 Ｐチャネル３
８の正孔を排除してその導電度を減少させるように、ゲ
ート３６がしきい値を越える正電圧によってバイアスさ
れたときは、Ｐ＋領域２４は開路状態になる。 即ち、
Ｐ＋領域２４は電流ゼロのバイアス駆動が供給されろ。
は、デプリーションモード（すなわち通常導通している
）Ｐチャネル金属・酸化物・半導体電界効果トランジス
タ（ＩＶ１０８ＦＥ’ｆ’ ） ３４で構成する。 ケ
ート３６にバイアス電圧がかかつていないときＭＯ８Ｆ
ＥＴ３４は、Ｐ＋領域２４と、Ｐ−基板１４の電位にあ
るＰ＋隔離領域２６とを電気的に短絡する。 その理由
は、このような状態のＭＯ８ＦＥＴ３４ニオイテ、ＭＯ
８ＦＥＴ３４のＰチャネル３８が、Ｐ＋領域２４に電気
的に短絡されているＰ＋領域４０とＰ＋隔離領域２６と
の間に高導電度路を与えるからである。 Ｐチャネル３
８の正孔を排除してその導電度を減少させるように、ゲ
ート３６がしきい値を越える正電圧によってバイアスさ
れたときは、Ｐ＋領域２４は開路状態になる。 即ち、
Ｐ＋領域２４は電流ゼロのバイアス駆動が供給されろ。
Ｐ＋領域２４のこのゼロ電流バイアス駆動により、
ＰＮダイオードは、Ｐ＋領域２４がＰ−基板１４の電位
にバイアスされた場合のオン抵抗よりも低い値のオン抵
抗を有するようになる。 その理由は、ＰＮダイオード
１０において、前述した米国出願のＰＮダイオードにも
あてはまるが、Ｐ＋領域２４がＰ−基板１４の電位にバ
イアスされている場合と比較して、ＰＮ接合３２からＮ
−″層１６中へ延在する空乏層領域がずっと小さくなる
からである。
ＰＮダイオードは、Ｐ＋領域２４がＰ−基板１４の電位
にバイアスされた場合のオン抵抗よりも低い値のオン抵
抗を有するようになる。 その理由は、ＰＮダイオード
１０において、前述した米国出願のＰＮダイオードにも
あてはまるが、Ｐ＋領域２４がＰ−基板１４の電位にバ
イアスされている場合と比較して、ＰＮ接合３２からＮ
−″層１６中へ延在する空乏層領域がずっと小さくなる
からである。
ＭＯ８ＦＥＴ３４で構成したバイアス手段２８は。
好ましくは、Ｉ）Ｎダイオード１０とともに単一の集積
回路に形成される。 しかし、バイアス手段２８を個
別のデバイスとしてつくることもできる。
回路に形成される。 しかし、バイアス手段２８を個
別のデバイスとしてつくることもできる。
ここで説明したバイアス手段はＰ＋領域２４に対するバ
イアス手段の一例であり１種々の異なった形式で構成す
ることもできる。 たとえば、バイアス手段２８のＭＯ
Ｓ ＦＥＴ’３４を、たとえばバイポーラ・トランジス
タ等の他のスイッチング手段と置き換えることができる
。 また、Ｐ＋領域２４のバイアス手段を第２図に示さ
れたバイアス手段２８′で構成することもできる。
イアス手段の一例であり１種々の異なった形式で構成す
ることもできる。 たとえば、バイアス手段２８のＭＯ
Ｓ ＦＥＴ’３４を、たとえばバイポーラ・トランジス
タ等の他のスイッチング手段と置き換えることができる
。 また、Ｐ＋領域２４のバイアス手段を第２図に示さ
れたバイアス手段２８′で構成することもできる。
第２図で、ＰＮダイオード４０は、Ｐ＋隔離領域２６′
の左側に示されている、第７図のＰ＋領域２４に対応す
るＰ＋領域２４′に対して異なったバイアス手段２８′
を用いたこと以外は、ＰＮダイオード１０ （第１図）
と同一である。 バイアス手段２８′は抵抗値Ｒの抵抗
手段５０を含んでいる。
の左側に示されている、第７図のＰ＋領域２４に対応す
るＰ＋領域２４′に対して異なったバイアス手段２８′
を用いたこと以外は、ＰＮダイオード１０ （第１図）
と同一である。 バイアス手段２８′は抵抗値Ｒの抵抗
手段５０を含んでいる。
抵抗手段５０は、正の電圧Ｖｓにバイアスされるように
、電圧源（図示せず）に接続される端子５２と、Ｐ＋領
域２４′に接続された別の端子５４とを持っている。
バイアス手段２８は、さらに。
、電圧源（図示せず）に接続される端子５２と、Ｐ＋領
域２４′に接続された別の端子５４とを持っている。
バイアス手段２８は、さらに。
エンハンスメントモード、すなわち通常非導通のｆｖｉ
Ｏ８ＦＥＴ５６を含む。 ＭＯ８ＦＥＴ５６の一方の端
子５８は、電極６０を介して、Ｐ−基板１４′の電位に
あるピ隔離領域２６′に電気的に短絡されている。 Ｍ
Ｏ８Ｆ’ＥＴ５６の他方の端子６２は、導体６８を介し
て、Ｐ＋領域２４′に電気的に短絡されている。
Ｏ８ＦＥＴ５６を含む。 ＭＯ８ＦＥＴ５６の一方の端
子５８は、電極６０を介して、Ｐ−基板１４′の電位に
あるピ隔離領域２６′に電気的に短絡されている。 Ｍ
Ｏ８Ｆ’ＥＴ５６の他方の端子６２は、導体６８を介し
て、Ｐ＋領域２４′に電気的に短絡されている。
バイアス手段２８′ハ、導体６８を介して、Ｐ＋領域２
４′に対して２個の相異なるバイアス、駆動を供給する
のに有効である。 これら２個の相異なるバイアス駆動
は、ＭＯ８ＦＥＴ５６のゲート７４と導体６８とを夫々
監視することによって決定することのできる電圧パルス
７０および７２を考察することによって容易に理解でき
よう。
４′に対して２個の相異なるバイアス、駆動を供給する
のに有効である。 これら２個の相異なるバイアス駆動
は、ＭＯ８ＦＥＴ５６のゲート７４と導体６８とを夫々
監視することによって決定することのできる電圧パルス
７０および７２を考察することによって容易に理解でき
よう。
ゲート７４にゼロ・バイアス電圧を与えると、導体６８
の電圧は、端子５２のバイアス電圧Ｖｓから抵抗手段５
０のＩＲ（すなわち電流×抵抗）電圧降下を引いた電圧
に等しい。 その結果、Ｐ＋領域２４′にバイアス駆動
が供給される。 このバイアス駆動は、導体６８の電
圧と、端子５２をＶｓボルトにバイアスする電圧源の抵
抗、抵抗手段間の抵抗、およびＰ＋領域２４′を通って
アースもしくは基準レベルに至る抵抗の合成抵抗によっ
て制限される電流とによって特徴づけられろ。
の電圧は、端子５２のバイアス電圧Ｖｓから抵抗手段５
０のＩＲ（すなわち電流×抵抗）電圧降下を引いた電圧
に等しい。 その結果、Ｐ＋領域２４′にバイアス駆動
が供給される。 このバイアス駆動は、導体６８の電
圧と、端子５２をＶｓボルトにバイアスする電圧源の抵
抗、抵抗手段間の抵抗、およびＰ＋領域２４′を通って
アースもしくは基準レベルに至る抵抗の合成抵抗によっ
て制限される電流とによって特徴づけられろ。
ＭＯ８ＦＥＴ５６のゲート７４がしきい値を越える正の
電圧にバイアスされると、ケート７４の下側のＭＯ８Ｆ
ＢＴ５５の領域７６に反転層が形成される。 この反転
層は電子に対してきわめて導電性が高＜、゛そして、Ｎ
＋領域７８および８０と共に、Ｐ−基板１４′の電位に
ある端子５８から端子６２を介して導体６８に至るまで
の電流路を児成して、導体６８をＰ−基板１４′の電位
にバイアスする。
電圧にバイアスされると、ケート７４の下側のＭＯ８Ｆ
ＢＴ５５の領域７６に反転層が形成される。 この反転
層は電子に対してきわめて導電性が高＜、゛そして、Ｎ
＋領域７８および８０と共に、Ｐ−基板１４′の電位に
ある端子５８から端子６２を介して導体６８に至るまで
の電流路を児成して、導体６８をＰ−基板１４′の電位
にバイアスする。
導体６８がこのようにバイアスされると、Ｐ＋領域２４
′にはバイアス駆動が供給される。 このバイアス駆動
は、Ｐ−基板の電位と、上領域２４′およびＮ一層１６
′間のＰＮ接合３２′が逆バイアスされていることによ
る無電流（すなわちゼロφレベルの電流）とによって特
徴づけられている。
′にはバイアス駆動が供給される。 このバイアス駆動
は、Ｐ−基板の電位と、上領域２４′およびＮ一層１６
′間のＰＮ接合３２′が逆バイアスされていることによ
る無電流（すなわちゼロφレベルの電流）とによって特
徴づけられている。
ＰＮダイオード４０が電流阻止状態で動作している時、
上領域２４′には、Ｐ−基板１４′の電位とゼロ電流に
よって特徴づけられたバイアス駆動を供給すべきである
。 しかし、ＰＮダイオード４０が電流導通状態で動
作している時、Ｐ＋領域２４′には、電位Ｖｓから抵抗
手段５０のＩＲ電圧降下を引いた電位を有するバイアス
駆動を供給すべきである。 少なくとも、シリコンのデ
バイスの場合、Ｐ＋アノード領域２０′の電位よりも約
／ボルト高い電位をＰ＋領域２４′に与えることによっ
て、Ｐ＋領域２４′とＮ一層１６′との間のＰＮ接合３
２′は順方向バイアスされ、その結果、本発明の重要な
一面によれば、Ｐ＋領域２４′はＮ一層１６′に正孔を
注入する。 そこで掌中性の原理〔たとえば、ニューヨ
ーク州ニューヨークのワイリー拳アンド・サンス（Ｗｉ
ｌｅｙ ＆ ５ｏｎｓ ）社によって７９２２年に出版
されたアール・ニス・ミュラーとティ・アイ・カミ：／
ス’ （Ｒ，Ｓ、 ＭｕｌｌｅｒとＴ、 Ｉ。
上領域２４′には、Ｐ−基板１４′の電位とゼロ電流に
よって特徴づけられたバイアス駆動を供給すべきである
。 しかし、ＰＮダイオード４０が電流導通状態で動
作している時、Ｐ＋領域２４′には、電位Ｖｓから抵抗
手段５０のＩＲ電圧降下を引いた電位を有するバイアス
駆動を供給すべきである。 少なくとも、シリコンのデ
バイスの場合、Ｐ＋アノード領域２０′の電位よりも約
／ボルト高い電位をＰ＋領域２４′に与えることによっ
て、Ｐ＋領域２４′とＮ一層１６′との間のＰＮ接合３
２′は順方向バイアスされ、その結果、本発明の重要な
一面によれば、Ｐ＋領域２４′はＮ一層１６′に正孔を
注入する。 そこで掌中性の原理〔たとえば、ニューヨ
ーク州ニューヨークのワイリー拳アンド・サンス（Ｗｉ
ｌｅｙ ＆ ５ｏｎｓ ）社によって７９２２年に出版
されたアール・ニス・ミュラーとティ・アイ・カミ：／
ス’ （Ｒ，Ｓ、 ＭｕｌｌｅｒとＴ、 Ｉ。
Ｋａｍｉｎｓ ）著の“集積回路のデバイス・エレクト
ロニクス” （Ｄｅｖｉｃｅ Ｅｌｅｃｔｒｏｎｉｃｓ
ｆｏｒ ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔｓ ）
の第１０４／／／、ならびに／／ｅ２頁に論述されてい
る〕に従って、Ｎ一層１６′中の電子密度がＰ＋領域２
４′から注入された正孔の密度にほぼ近い状態まで増加
する。 その結果、Ｐ＋アノード領域２０′とＮ＋カソ
ード領域１８′との間のＮ一層１６′の抵抗が減少し、
従って本発明の主たる目的を達成するようにＰＮダイオ
ード４０のオン抵抗が減少する。
ロニクス” （Ｄｅｖｉｃｅ Ｅｌｅｃｔｒｏｎｉｃｓ
ｆｏｒ ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔｓ ）
の第１０４／／／、ならびに／／ｅ２頁に論述されてい
る〕に従って、Ｎ一層１６′中の電子密度がＰ＋領域２
４′から注入された正孔の密度にほぼ近い状態まで増加
する。 その結果、Ｐ＋アノード領域２０′とＮ＋カソ
ード領域１８′との間のＮ一層１６′の抵抗が減少し、
従って本発明の主たる目的を達成するようにＰＮダイオ
ード４０のオン抵抗が減少する。
好ましい実施例において、ＰＮダイオード４０ ととも
に、抵抗手段５０ならびにＭＯ８ＦＥＴ５６を単一の集
積回路に形成しているが、これらデバイスを個別のデバ
イスとして形成することも可能である。 これらデバ
イス５０および５６を前述のように単一の集積回路に形
成する場合、Ｐ＋隔離領域２６′をＰＮダイオード４０
とこれらデバイスとの間に配置するのが好ましい。
しかし、ＰＮダイオード４０とこれらデバイスとの離間
距離が、両者間の好ましくない電気的障害を防止するの
に充分であるならば（この場合、集積回路により大きな
スペースを必要とする）、Ｐ＋隔離領域２６′を省略で
きる。
に、抵抗手段５０ならびにＭＯ８ＦＥＴ５６を単一の集
積回路に形成しているが、これらデバイスを個別のデバ
イスとして形成することも可能である。 これらデバ
イス５０および５６を前述のように単一の集積回路に形
成する場合、Ｐ＋隔離領域２６′をＰＮダイオード４０
とこれらデバイスとの間に配置するのが好ましい。
しかし、ＰＮダイオード４０とこれらデバイスとの離間
距離が、両者間の好ましくない電気的障害を防止するの
に充分であるならば（この場合、集積回路により大きな
スペースを必要とする）、Ｐ＋隔離領域２６′を省略で
きる。
本発明は、ＰＮダイオード以外のたとえばバイポーラ・
トランジスタ等の半導体デバイスに対しても有用である
。 バイポーラ・トランジスタをつくるには、第３図に
詳しく示すようなＰ＋アノード領域２０ （第１図）に
関係する構造を変更する必要がある。 適切な変更例が
第９図に示されている。 この図において、Ｐベース
領域１２０は第３図のＰ＋アノード領域２０に対応する
。
トランジスタ等の半導体デバイスに対しても有用である
。 バイポーラ・トランジスタをつくるには、第３図に
詳しく示すようなＰ＋アノード領域２０ （第１図）に
関係する構造を変更する必要がある。 適切な変更例が
第９図に示されている。 この図において、Ｐベース
領域１２０は第３図のＰ＋アノード領域２０に対応する
。
第９図において、Ｎ＋エミッタ領域１９０は、Ｐベース
領域１２０の上面からその内部まで延在し、ＰＮダイオ
ード１０（第７図）のＮ＋カソード領域１８に対応する
Ｎ＋コレクタ領域（図示せず）を囲む。
領域１２０の上面からその内部まで延在し、ＰＮダイオ
ード１０（第７図）のＮ＋カソード領域１８に対応する
Ｎ＋コレクタ領域（図示せず）を囲む。
以上説明したデバイスを製造するにあたり、デバイスの
上面からその内部に延在するように示されている各領域
は、拡散もしくはイオン打込みのいずれかによって形成
でき、また、Ｎ＋埋込層は、夫々のＰ−基板上に夫々の
エピタキシャル層を成長させる前にＰ−基板の上面から
の拡散もしくはイオン打込みのいずれかによって形成で
きろ。
上面からその内部に延在するように示されている各領域
は、拡散もしくはイオン打込みのいずれかによって形成
でき、また、Ｎ＋埋込層は、夫々のＰ−基板上に夫々の
エピタキシャル層を成長させる前にＰ−基板の上面から
の拡散もしくはイオン打込みのいずれかによって形成で
きろ。
本発明を実施するのに考えられる最良の態様においては
、前述した各デバイスのＮ−エピタキシャル層の厚みと
ドープ濃度との算術重積は、各デバイスによって得られ
る逆電圧を最大にするために、表面電界減少（ＲＥＳ
ＵＲＦ −−−Ｒ，ｅｄｕｃｅｄＳｕｒｆａｃｅ Ｆｉ
ｅｌｄ） 技術に従って選定される。
、前述した各デバイスのＮ−エピタキシャル層の厚みと
ドープ濃度との算術重積は、各デバイスによって得られ
る逆電圧を最大にするために、表面電界減少（ＲＥＳ
ＵＲＦ −−−Ｒ，ｅｄｕｃｅｄＳｕｒｆａｃｅ Ｆｉ
ｅｌｄ） 技術に従って選定される。
ＲＥＳＵＲｌ”技術の詳細は、たとえば、プロシーディ
ンゲス・オブ・１５’７５’ ＩＥＥＥインターナショ
ナル・エレクトロン・デバイス・ミーティングの第、、
２３と頁から第２グ／頁に掲載されているジェー・エイ
・アップルおよびエッチ・エム・ジェー・ヴ７ｘス（Ｊ
、 Ａ、Ａｐｐｅｌｓ、 Ｈ，Ｍ、 Ｊ、 Ｖａｅｓ
）による論文１高電圧薄膜デバイス（Ｒ，ＥＳＵＲＦＤ
ｅｖｉｃｅｓ ）”あるいは、プロシーディンゲス・オ
ブ・／９す０■ＥＥＥパワーφエレクトロニクス・スペ
シャリスト・コンフェレンスの第７乙グ頁から第１乙２
頁に掲載されているニス・コラツク、ビー・シンガー。
ンゲス・オブ・１５’７５’ ＩＥＥＥインターナショ
ナル・エレクトロン・デバイス・ミーティングの第、、
２３と頁から第２グ／頁に掲載されているジェー・エイ
・アップルおよびエッチ・エム・ジェー・ヴ７ｘス（Ｊ
、 Ａ、Ａｐｐｅｌｓ、 Ｈ，Ｍ、 Ｊ、 Ｖａｅｓ
）による論文１高電圧薄膜デバイス（Ｒ，ＥＳＵＲＦＤ
ｅｖｉｃｅｓ ）”あるいは、プロシーディンゲス・オ
ブ・／９す０■ＥＥＥパワーφエレクトロニクス・スペ
シャリスト・コンフェレンスの第７乙グ頁から第１乙２
頁に掲載されているニス・コラツク、ビー・シンガー。
ならびにイー・スタップ（Ｓ、 Ｃｏ１ａｋ、 Ｂ、
Ｓｉｎｇｅｒ。
Ｓｉｎｇｅｒ。
Ｅ、５ｔｕｐｐ）による論文パ高密度電力用ラテラルＤ
ＭＯ８トランジスタの設計中に見出すことができる。
ＭＯ８トランジスタの設計中に見出すことができる。
以上、オン抵抗を低下した高圧半導体デバイスについて
説明した。 このような低いオン抵抗を達成するのに用
いた適切な半導体デバイスは、上記のような高圧半導体
デバイスとともに単一の集積回路に都合よく形成するこ
とが出来る。
説明した。 このような低いオン抵抗を達成するのに用
いた適切な半導体デバイスは、上記のような高圧半導体
デバイスとともに単一の集積回路に都合よく形成するこ
とが出来る。
本発明の特定の好ましい特徴のみを例示して説明したが
、たとえば前述した米国特許出願に説明されているよう
な種々の変形ならびに置換を行い得ることは当業者には
明らかであろう。 したがって、このような変形ならび
に置換−゛のすべてが本発明の範囲内に含まれるもので
ある。
、たとえば前述した米国特許出願に説明されているよう
な種々の変形ならびに置換を行い得ることは当業者には
明らかであろう。 したがって、このような変形ならび
に置換−゛のすべてが本発明の範囲内に含まれるもので
ある。
第１図は、本発明によるＰＮダイオードの一部を示す断
面図、 第Ω図は、本発明による別のバイアス手段を持つＰＮダ
イオードの変形例を示す断面図。 第３図は、第１図のＰＮダイオードの一部の詳細図、そ
して。 第グ図は、バイポーラ−トランジスタをつくるために第
３図の構造を変形した例を示す断面図である。 １０、４０−−− ＰＮダイオード； １４．１４’−
−−Ｐ−基板； １６．１６’−−−Ｎ−エピタキシ
ャル層：ｉｓ、 ｉｓ’−−一カソード領域； ２０．
２０’−−アノード領域； ２４．２４′−−−ピ領域
； ２６．２６′−ｍ−隔離領域； ２８．２８′−
ｍ−バイアス手段；３２、３２’−−−ＰＮ接合； ３
４．５６−−−ＭＯ８ＦＥＴ ；５０−ｍ−抵抗手段。 ２４２
面図、 第Ω図は、本発明による別のバイアス手段を持つＰＮダ
イオードの変形例を示す断面図。 第３図は、第１図のＰＮダイオードの一部の詳細図、そ
して。 第グ図は、バイポーラ−トランジスタをつくるために第
３図の構造を変形した例を示す断面図である。 １０、４０−−− ＰＮダイオード； １４．１４’−
−−Ｐ−基板； １６．１６’−−−Ｎ−エピタキシ
ャル層：ｉｓ、 ｉｓ’−−一カソード領域； ２０．
２０’−−アノード領域； ２４．２４′−−−ピ領域
； ２６．２６′−ｍ−隔離領域； ２８．２８′−
ｍ−バイアス手段；３２、３２’−−−ＰＮ接合； ３
４．５６−−−ＭＯ８ＦＥＴ ；５０−ｍ−抵抗手段。 ２４２
Claims (1)
- 【特許請求の範囲】 ／ −一導電型のバルク基板と、この基板上に形成され
た反対導電型の層と、前記層の上面から内部まで延在す
る反対導電型の第１領域と、前記層の上面から内部まで
延在し、かつ、前記第１領域を囲む一導電型の第一領域
とを含む種類の半導体デバイスにおいて、 前記第２領域の下側で前記層と前記基板との間に埋込ま
れ、かつ、前記第１領域を囲む反対導電型の第３領域と
、 前記層の上面から内部まで延在して該層とＰＮ接合を形
成し、かつ、前記第１領域を囲むとともに前記第２領域
によって囲まれている一導電型の第グ領域と、 この第グ領域に電流路によって結合されていて、前記第
１領域と第２領域との間の前記層の導電度を相異なる値
にするために、前記第グ領域に複数個の相異なるバイア
ス駆動を、７度に７つづつ、供給するバイアス手段とを
有する半導体デバイス。 認、前記バイアス手段が、前記第グ領域を前記バルク基
板に制御自在に接続するスイッチング手段で構成されて
いる特許請求の範囲第１項の半導体デバイス。 ３ 前記バイアス手段が、前記第グ領域に結合される前
記電流路を制御自在に開路するスイッチング手段で構成
されている特許請求の範囲第１項の半導体デバイス。 グ 前記バイアス手段が、少なくとも前記第り領域を前
記バルク基板に接続し、そして、異なった時間に前記第
グ領域に結合される前記電流路を開路するスイッチング
手段で構成されている特許請求の範囲第１項の半導体デ
バイス。 夕 前記スイッチング手段が、半導体デバイスの前記バ
ルク基板と共通なバルク基板を持つＭＯＳＦＥＴを有す
る特許請求の範囲第グ項の半導体デバイス。 乙 前記バイアス手段が、前記第グ領域を前記バルク基
板に接続し、次いで前記第グ領域に結合されろ前記電流
路を開路することとを交互に行うスイッチング手段で構
成されている特許請求の範囲第１項の半導体デバイス。 ７ 前記バイアス手段が、電源に接続される電圧リード
を前記第グ領域に制御自在に接続するスイッチング手段
で構成されている特許請求の範囲第１項の半導体デバイ
ス。 と 前記第グ領域と前記電圧リードとの間の電流路には
インピーダンス手段が含まれている特許請求の範囲第７
項の半導体デバイス。 ２ 前記インピーダンス手段が、前記層の上面から内部
まで延在し、かつ、前記第１領域を囲む一導電型の別の
領域を有する特許請求の範囲第と項の半導体デバイス。 ／θ 前記バイアス手段が、前記第グ領域から前記層内
に電流キャリアを注入する程度まで、前記ＰＮ接合を順
方向バイアスするスイッチング手段で構成されている特
許請求の範囲第１項の半導体デバイス。 ／／ 前記バイアス手段が、少なくとも、電源に接続さ
れる電圧リードを前記第グ領域に接続し、そして、異な
った時間に前記第グ領域を前記バルク基板に接続するス
イッチング手段を含んでいる特許請求の範囲第１項の半
導体デバイス。 ／２．前記第グ領域と前記電圧リードとの間の電流路に
はインピーダンス手段が含まれている特許請求の範囲第
１／項の半導体デバイス。 ／３ 前記インピーダンス手段が、前記層の上面から内
部まで延在し、かつ、前記第１領域を囲む一導電型の別
の領域を有する特許請求の範囲第７２項の半導体デバイ
ス。 ／グ 前記スイッチング手段が、半導体デバイスの前記
バルク基板と共通なバルク基板を持つＭＯＳＦＥＴで構
成されている特許請求の範囲第７３項の半導体デバイス
。 ／夕 前記バイアス手段が、電源に接続される電圧リー
ドを前記第り領域に接続し、次いで前記バルク基板を前
記第グ領域に接続することとを交互に行うスイッチング
手段で構成されている特許請求の範囲第１項の半導体デ
バイス。 ／乙 隔離領域が前記基板と一体に接続されて。 前記層の周囲を囲んでいる特許請求の範囲第１項の半導
体デバイス。 ／２ 前記第２領域にはその上面から内部まで延在し、
かつ、前記第１領域を囲む反対導電型の別の領域が含ま
れている特許請求の範囲第１項の半導体デバイス。 ／と 前記バルク基板、第２領域および第グ領域がＰ型
溝電型の半導体材料より成り、前記層、第１領域および
第３領域がＮ型導電型の半導体材料より成る特許請求の
範囲第１項の半導体デバイス。 ／９ 前記バルク基板、層、第１領域、第２領域。 第３領域および第グ領域が各々シリコン半導体材料より
成る特許請求の範囲第１ｃ！？項の半導体デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US43624482A | 1982-10-25 | 1982-10-25 | |
| US436244 | 1982-10-25 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5994453A true JPS5994453A (ja) | 1984-05-31 |
Family
ID=23731686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18939383A Pending JPS5994453A (ja) | 1982-10-25 | 1983-10-12 | オン抵抗を低減した高圧半導体デバイス |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0108945B1 (ja) |
| JP (1) | JPS5994453A (ja) |
| DE (1) | DE3370250D1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4143209A1 (de) * | 1991-12-30 | 1993-07-01 | Hoefflinger Bernd Prof Dr | Integrierte schaltung |
| JP3400853B2 (ja) * | 1994-04-27 | 2003-04-28 | 三菱電機株式会社 | 半導体装置 |
| GB2409603B (en) * | 2003-12-23 | 2007-10-10 | Ipwireless Inc | Method and arrangement for power control in a radio communication system |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5224465A (en) * | 1975-08-20 | 1977-02-23 | Sanken Electric Co Ltd | Schottky barrier semiconductor device |
| JPS5320774A (en) * | 1976-08-09 | 1978-02-25 | Philips Nv | Semiconductor device |
| JPS562622A (en) * | 1979-06-22 | 1981-01-12 | Nichicon Capacitor Ltd | Method of sealing electrolytic condenser |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2102103A1 (de) * | 1970-01-22 | 1971-07-29 | Rca Corp | Durch Feldeffekt gesteuerte Diode |
| DE2007627B2 (de) * | 1970-02-19 | 1973-03-22 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Verfahren zum herstellen einer integrierten halbleiterschaltung |
| GB1587540A (en) * | 1977-12-20 | 1981-04-08 | Philips Electronic Associated | Gate turn-off diodes and arrangements including such diodes |
| US4494134A (en) * | 1982-07-01 | 1985-01-15 | General Electric Company | High voltage semiconductor devices comprising integral JFET |
-
1983
- 1983-10-12 JP JP18939383A patent/JPS5994453A/ja active Pending
- 1983-10-18 EP EP19830110354 patent/EP0108945B1/en not_active Expired
- 1983-10-18 DE DE8383110354T patent/DE3370250D1/de not_active Expired
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5224465A (en) * | 1975-08-20 | 1977-02-23 | Sanken Electric Co Ltd | Schottky barrier semiconductor device |
| JPS5320774A (en) * | 1976-08-09 | 1978-02-25 | Philips Nv | Semiconductor device |
| JPS562622A (en) * | 1979-06-22 | 1981-01-12 | Nichicon Capacitor Ltd | Method of sealing electrolytic condenser |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0108945A1 (en) | 1984-05-23 |
| EP0108945B1 (en) | 1987-03-11 |
| DE3370250D1 (en) | 1987-04-16 |
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