KR0136384B1 - 반도체 소자 - Google Patents
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Abstract
없음.
Description
제1도는 유도성 로드를 구동시키기 위한 집적 CMOS 브리지회로의 회로도.
제2도는 공지된 집적 CMOS 브리지 회로에서 제1도에 도시된 회로의 두개의 상보 전계 효과 트랜지스터(T1,T4)를 도시한 횡단면도.
제3도는 본 발명에 따른 반도체 소자에서 상보 전계 효과 트랜지스터(T1,T4)의 구조를 도시한 횡단면도.
제4도는 제3도의 도시된 상보 전계 효과 트랜지스터를 상세히 도시한 평면도.
제5도는 제4도의 라인(V-V)을 따라 취한 횡단면도.
제6도는 제4도의 라인(VI-VI)을 따라 취한 횡단면도.
제7도는 본 발명에 따른 반도체 장치의 변형예를 도시한 횡단면도.
*도면의 주요 부분에 대한 부호의 설명*
1 : 반도체 본체4 : 에피택셜층
5 : 제1영역8 : 절연된 게이트
9 : 소스 지역10 : 드레인 지역
12 : 매몰 산화물 패턴13 : p-형 접촉 지역
본 발명은 적어도 한쌍의 상보 절연된 게이트 전계 효과 트랜지스터(complementary insulated gate field effect transistors)를 구비하고, 강하게 도핑된 제1전도형의 기판과, 상기 기판상에 배치되고 반도체 본체의 표면에 인접한 제1도전형의 약하게 도핑된 에피택셜층(epitaxial layer) 및 상기 표면에 인접하고 반도체내에서 에피택셜층으로 완전히 봉입된 제2대향 전도형의 제1영역을 가진 반도체 본체를 가지며, 제1절연된 게이트 전계 효과 트랜지스터의 제1전도형의 소스 및 드레인 지역(source and drain zones)은 소스 지역이 드레인지역과 제1영역 사이에 위치되는 제1영역내에 제공되고, 제2절연된 게이트 전계 효과 트랜지스터의 제2전도형의 소스 및 드레인 지역은 상기 제1영역을 벗어나 제공되는 반면에, 제2전도형의 제2영역은 제2전계 효과 트랜지스터의 소스지역 아래에 제공되는 반도체 소자에 관한 것이다.
전술한 종류의 반도체 소자는 유럽 특허출원 제138,162호에 기술되어 있다.
일반적으로, CMOS회로로서 불리는 상보 절연 게이트 전계 효과 트랜지스터를 포함하는 반도체 집적회로(Integrated monolithic circuits)가 다양한 응용분야에서 빈번히 이용되고 있다.
이런 상황에서, 특히 유도성 로드의 경우에 정상적인 작동 조건하에서 역방향으로 접속되는, 반도체 구조 고유의 하나 이상의 pn 접합이 순방향으로 접속될 수 있으며 전류를 전할 수 있다. 이것은 분산을 상승시키며, 어떤 경우, 특히 높은 패킹 밀도를 가진 회로에서는, 래치-업(latch-up), 즉 기생(parasitic) pnpn(사이리스터; thyristor) 구조체의 점호(ignition)를 상승시키는데, 이것은 후에 스위치할 수 없거나 스위치를 어렵게 할 수 있기 때문에 소자에 수리할 수 없는 손상을 입힐 수도 있다.
서로로 부터 멀리 떨어져 여러 반도체 지역을 배치하고, 그에 따라 여러 전류 경로의 저항을 증가시키고, 기생 사이리스터 영향의 가능성을 감소시켜 이들 영향을 없애기 위한 시도가 이루어질 수 있다. 그러나 높은 패킹 밀도의 장점이 손실된다.
유럽 특허출원 제138,162호는 전술한 래치-업 영향을 없애기 위해, 높게 도핑된 층모양의 매몰된 격자(buried lattice)가 전체 CMOS 구조체 아래에 제공되는 상보 전계 효과 트랜지스터를 포함하는 반도체 소자를 기술하고 있는데, 상기 격자는 제1영역과 접촉하고 제1영역과 동일한 전도형을 갖고 있다.
본 발명은 추가적인 마스킹 및 도핑 단계를 필요로 하지 않고 래치-업 효과를 야기하는 전하 캐리어의 효율적인 분산이 보장되는 전술한 문제에 대한 해결책을 제공하는 목적을 갖고 있다.
본 발명에 따라, 서두에서 언급된 종류의 반도체 소자는, 제2영역이 제1영역과 동일한 도핑 및 깊이를 가지며, 제2전계 효과 트랜지스터의 소스 지역에 전기적으로 접속되는 것을 특징으로 하고 있다.
드레인 지역이 예를 들어 유도성 부하의 영향하에서 일시적으로 순방향으로 접속되면 제1영역의 방향으로 그리고 제2트랜지스터의 드레인 지역에 의해 에피택셜(epitazial layer)층으로 주입된 전하 캐리어가 분산없이 제2영역에 의해 수집되며, 또한 제2영역은 회로에 존재하는 다른 제1영역으로의 주입을 차단한다. 따라서 래치-업의 위험을 피할 수 있으며, 상기 래치-업 비율에서도 상당히 감소된다.
본 발명에 따른 측정은 일반적으로 제1영역과 함께 동시에 부가적인 마스킹과 도핑없이 실현될 수 있다.
제2트랜지스터의 소스 지역과 제2영역 사이의 전기 접속은 다른 방법으로 확립될 수 있다. 본 발명의 중요한 양호한 실시예에 따라, 제2전계 효과 트랜지스터의 소스지역은 제2영역과 인접하고 있으며, 에피택셜층이 표면과 멀리 떨어져 있는 한도 내에서 개구가 제공되어 있으며, 반면에 표면에서 전도층은 소스 지역(제2영역과 접속되어 있는) 및 에피택셜층에 인접하여 왔다.
이러 상황에서, 제2전도형의 높게 도핑된 매몰된 층은 기관과 에피택셜층 사이에 있는 제2영역밑에 존재하고, 그후 매몰된 층은 제2영역과 접촉하는 것이 유리하다. 그 결과 기생 전하 캐리어의 수집을 더욱 효과적으로 할 수 있지만, 추가적인 마스킹과 도핑 단계를 이용해야 한다.
본 발명의 중요성은 기술된 래치-업 현상을 개시하고, 전압 피크를 연속적으로 상승시키고, 브리지 회로의 유도성 로드를 형성하는 소규모 전기 모터를 구동시키기 위한 브리지 회로에 있다. 그러므로, 본 발명에 따른 반도체 장치의 중요한 양호한 실시예는, 제1 및 제2전계 효과 트랜지서는 브리지 회로부를 형성하며, 상기 브리지 회로는 두개의 공급 라인 사이에 접속되고, 제4트랜지스터의 소스 지역 아래에 상기 소스 지역에 접속된 영역이 위치되는 동안에 각각 제1 및 제2전계 효과 트랜지스터와 같은 구조를 가진 제3 및 제4전계효과 트랜지스터를 구비하며, 상기 제1 및 제3트랜지스터의 소스지역은 하나의 공급 라인에 접속되며 상기 제2 및 4트랜지스터의 소스 지역은 다른 공급 라인에 접속되며, 상기 제1 및 4트랜지스터의 상호 접속된 드레인 전극은 하나의 출력단자로 구성되며, 상기 제2 및 3트랜지스터의 상호 접속된 드레인 전극은 브리지 회로의 다른 출력 단자로 구성되는 것을 특징으로 한다.
본 발명은 실시예와 도면을 참고로 하여 더욱 상세하게 설명될 것이다.
도시된 도면은 개략적이고 일정비율로 도시한 것이 아니며, 두께의 치수는 확대된 것이다. 상응하는 부분은 일반적으로 동일 도면부호로 표시하였으며, 같은 전도형의 반도체 영역은 일반적으로 같은 방향에서 음영으로 표시한다.
제1도는 두개의 p-채널 MOS 트랜지스터(T1,T3)와, 두개의 n-채널 트랜지스터(T2,T4)를 포함하는 CMOS 브리지 회로의 회로도를 도시한 것이다. 상기 브리지 회로는 유도성로드(M)로 지적된 작은 전자 모터를 구동하기 위해 이용된다. p 채널 트랜지스터(T1,T3)의 소스 지역은 하나의 양 공급라인(V+)에 접속되며 n채널 트랜지스터(T2,T4)의 소스 지역은 다른 음 공급라인(V-)에 접속된다. 게이트 전극(G1내지 G4)에서 전압을 제어함으로써, 두 트랜지스터는 매시간 전도된다. 예를들면, 처음 트랜지스터(T1,T4)가 전도되며 트랜지스터(T2,T3)가 전도될 것이다.
전환동안, 트랜지스터(T2,T3)는 전도 상태에서 비전도 상태로 되며 트랜지스터(T1,T4)가 비전도 상태에서 전도 상태로 될때, 출력 콘덴서에 따라 유도성 로드(M)에 의하여 발생된 전압 피크에 기인하여 출력(U1)이 공급라인(V+)보다 더 높은 전위가 인가되며, 출력(U2)이 공급라인(V-)보다 더 낮은 전위가 인가되는 것이 발생될 것이다.
제2도에서 횡단면으로 도시한 바와 같이 종래의 집적화(integration)에 있어서, 이하에서 상세히 설명하는 바와 같이 다이오드(D1,D4)가 전도되는 사실로 인해 분산 및 래치-업이 발생할 것이다.
제2도의 횡단면은 종래 브리지 회로의 두 상보 절연게이트 전계 효과 트랜지스터(T1및 T4)를 도시한 것이다. 이들 트랜지스터는 제1전도형의 보다 높게 도핑된 기판(2), 이 경우를 예를 들면, n형 실리콘 기판을 가진 반도체 본체(1)에 제공된다. 기판(2)위에는 본체의 표면(3)에 인접한 동일 n전도형의 보다 약하게 도핑된 에피택셜층(4)이 침착된다. 게다가, 대향한 제2 p전도형의 제1영역(5)은 표면(3)에 인접하여 존재하며 에피택셜층(4)에 의하여 반도체 본체 내에 완전히 둘러 쌓여 있다.
제1영역(5)내에는 절연된 게이트(8)를 갖는 제1전계효과 트랜지스터 또는 MOS 트랜지스터(T4)의 n전도형의 소스 및 드레인 지역(6,7)이 제공된다. 제1영역(5) 옆에는, 절연 게이트(11)를 갖는 제2MOS전계 효과 트랜지스터(T1)의 제2 P전도 형태의 소스 및 드레인 지역(9,10)이 제공되는데, 상기 소스 지역(9)은 드레인 지역(10)과 제1영역(5) 사이에 위치한다. 트랜지스터(T1,T2)는 매몰 산화물 패턴(12)에 의해 각각 둘러싸인 영역(5)은 높게 도핑된 p-형 접촉 지역(13)을 통해 T4의 소스 지역에 인접하며, 층(4)은 높게 도핑된 n-형 접촉 지역을 통해 T1의 소스 전극에 접속된다.
상기 트랜지스터(T3,T3)가 처음으로 전도되면서 전환되면, 출력 콘덴서에 따라 T3및 T3는 비전도 상태를 통과하여, T1및 T4는 차례로 전도 상태로 되는데, 유도성 로드(M)로 인하여 출력(U1)은 양 공급전압(V+)보다 높은 전압으로 단시간 동안 인가될 수 있으며, 출력(U2)은 음공급전압(V-)보다 작은 전압으로 단시간동안 인가될 수 있다. 드레인 지역(10)과 층(4)으로 구성된 다이오드(D1)와, 영역(5)과 드레인 지역(9)으로 구성된 다이오드(D4)는 전도되며, 주입 전류가 발생되는데, 특히, 지역(10)에서 영역(5)까지의 정공(hole) 전류는 음 공급 라인(V-)에 접속되고, 영역(5)을 통한 지역(7)로 부터의 전자 전류는 소스 지역(9)에서 층(4)의 양공급라인(V+)에 접속된다(제2도 참조). 상기 기생 전류로 인하여 에너지 흩어짐(dissipation)이 발생하며, 더우기, 드레인지역(1), 층(4), 영역(5) 및 드레인 지역(7)으로 구성된 pnpn구조체는 점호될 수 있다. 그후, 가능하더라도, 래치-업 상태를 제거하기는 매우 어렵다.
전술된 유럽 특허 출원 제138,162호에 있어서, 래치-업을 피하기 위한 방법으로서, 영역(5) 및 인접한 영역(5)처럼 같은 도전형을 갖는 층(4)에 있어서 높게 도핑된 매몰 격자를 제공하는 방법을 제시하였다.
본 발명에 따른 측정에 의해 보다 만족스런 기생 전하캐리어의 축적이 얻어지며, 부가적인 마스킹 및 도핑 단계를 필요로 하지 않는다.
상기 측정은 제2p형 영역(20)이 소스 지역(9) 아래에 제공되고 상기 제2영역은 제1영역(5)과 동일한 도핑 및 깊이를 가지며 제2전계 효과 트랜지스터(T1)의 소스 지역(9)에 전기적으로 접속되어 있음으로써 이루어진다(제3도 참조).
상기 전기적 접속은, 제2트랜지스터 T1의 소스지역(9)이 제2영역(20)에 인접하고 소스 지역(9)에는 개구부(15)가 제공되며, 상기 개구부내에서 소스 지역(9)과 접촉하는 소스 전극(16)이 에피택셜층(4)에 전기적으로 접속되어 있는 본 발명의 실시예에서 이루어진다. 이는 제3도에서 횡단면으로 도시한 것외에 제4도(평면도), 제5도[제4도의 라인(V-V)을 따라 취한 단면도] 및 제6도[제4도의 라인(VI-VI)을 따라 취한 단면도]에서 상세히 도시된다. 또다른 가능성은, 고밀도로 도핑된 기판(2)을 통해 실현될 수 있으며 상기 경우에 개구부(15) 및 지역(14)이 생략될 수 있다.
지역(20)에 의해, 드레인 지역(10)에 의해 영역(5)을 향해 일시적 전압 피크[U1에서 양 전압(V++), U2에서 음전압(V--)]로서 주입되는 상술한 정공은 측면 npn 트랜지스터(10,4,9/20)에서 에너지가 흩어지지 않고 축적된다. 더우기, 지역(20)은 인접한 다른 p형 영역(5)으로의 정공 주입(hole injection)을 차단 한다.
그 결과, 전하의 에너지 흩어짐이 현저하게 감소되며 특히, 다이리스터 효과 또는 래치-업의 위험이 상당히 감소한다.
본 발명은 CMOS 브리지 회로에서는 물론 사용될 수 있을 뿐만 아니라 상기 경우에 있어서는 특히 중요하다. 본 발명은 상보적 전계 효과 트랜지스터가 사용되는 모든 모노리식 집적회로에서 일반적으로 유리하게 사용될 수 있다.
본 발명은 모든 전도 형태가, 상술한 예에서 주어진 형태에 대해 변환되는 구조체에서 또한 사용될 수 있다. 이 경우에 모든 전압의 부호는 또한 변환되어야만 하며 전공은 전자(electrons)로 대치된다(또한 전자는 정공으로 대치된다). 원칙적으로 실리콘 이외의 다른 반도체 재료가 사용될 수 있다. 바람직하게는 제2전도 형태(여기에서는 p)의 한층 더 높게 도핑된 매몰층(30)이 에피택셜층(14)과 기판(2) 사이의 제2영역(20) 아래에 제공될 수 있으며, 상기 매몰층은 영역(20)과 접촉한다(제7도 참조). 그 결과, 기생 정공 전류의 완전한 축적이 얻어진다. 그러나, 이는 부가적인 마스킹 및 도핑 단계를 필요로 한다. 층(4)은 기판(2)을 통해 접촉될 수 있다. 매몰층(30)은 완전한 트랜지스터(T1)아래에서 실리콘 웨이퍼의 에지까지 연장되기도 한다(제7도에서 점선). 상기 경우에 있어서, 층(4)은 제5도에서와 마찬가지로 상부측에서 T1과 접촉한다. 높게 도핑된 n형 채널 스토퍼(31)는 일반적으로 산화물(12) 아래에 위치될 필요가 있다.
Claims (4)
- 적어도 한쌍의 상보 절연된 게이트 전계 효과 트랜지스터(complementary insulated gate field effect transistors)를 구비하고, 강하게 도핑된 제1전도형의 기판과, 상기 기판상에 배치되고 반도체 본체의 표면에 인접한 제1도전형의 약하게 도핑된 에피택셜층(epitaxial layer) 및 상기 표면에 인접하고, 반도체내에서 에피택셜층으로 완전히 봉입된 제2대향 전도형의 제1영역을 가진 반도체 본체를 가지며, 제1절연된 게이트 전계 효과 트랜지스터의 제1전도형의 소스 및 드레인 지역(source and drain zones)은 소스 지역이 드레인지역과 제1영역 사이에 위치되는 제1영역내에 제공되고, 제2절연된 게이트 전계효과 트랜지스터의 제2전도형의 소스 및 드레인 지역은 상기 제1영역을 벗어나 제공되는 반면에, 제2전도형의 제2영역은 제2전계 효과 트랜지스터의 소스지역 아래에 제공되는 반도체 소자에 있어서, 상기 제2영역은 상기 제1영역과 동일한 도핑과 깊이(dopig and depth)를 가지고, 제2전계 효과 트랜지스터의 소스 지역에 전기 접속되는 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서, 상기 제2전계 효과 트랜지스터의 소스 지역은 제2영역에 인접하고 개구가 제공되며, 소스 지역에 접촉한 소스전극이 상기 개구내에서 에피택셜층에 전기 접속되는 것을 특징으로 하는 반도체 소자.
- 제1항 또는 제2항에 있어서, 상기 제2전도형의 높게 도핑된 매몰층이 기판과 에피택셜층 사이의 제2영역 아래에 제공되며 매몰층은 제2영역과 접촉하는 것을 특징으로 하는 반도체 소자.
- 제1항 또는 제2항에 있어서, 제1 및 제2전계 효과 트랜지스터는 브리지 회로부를 형성하며, 상기 브리지 회로는 두개의 공급 라인 사이에 접속되고, 제4트랜지스터의 소스 지역 아래에 상시 소스지역에 접속된 영역이 위치되는 동안에 각각 제1 및 제2전계효과 트랜지스터와 같은 구조를 가진 제3 및 제4전계 효과 트랜지스터를 구비하며, 상기 제1 및 제3트랜지스터의 소스지역은 하나의 공급 라인에 접속되며 상기 제2 및 4 트랜지스터의 소스 지역은 다른 공급 라인에 접속되며, 상기 제1 및 4 트랜지스터의 상호 접속된 드레인 전극은 하나의 출력 단자로 구성되며, 상기 제2 및 3트랜지스터의 상호 접속된 드레인 전극은 브리지 회로의 다른 출력 단자로 구성되는 것을 특징으로 하는 반도체 소자.
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Family Cites Families (3)
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