JPH0748552B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0748552B2 JPH0748552B2 JP1089864A JP8986489A JPH0748552B2 JP H0748552 B2 JPH0748552 B2 JP H0748552B2 JP 1089864 A JP1089864 A JP 1089864A JP 8986489 A JP8986489 A JP 8986489A JP H0748552 B2 JPH0748552 B2 JP H0748552B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- source
- effect transistor
- transistors
- field effect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
- H02P7/00—Arrangements for regulating or controlling the speed or torque of electric DC motors
- H02P7/03—Arrangements for regulating or controlling the speed or torque of electric DC motors for controlling the direction of rotation of DC motors
- H02P7/04—Arrangements for regulating or controlling the speed or torque of electric DC motors for controlling the direction of rotation of DC motors by means of a H-bridge circuit
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 本発明は、第１導電型の高ドープ基板と、該基板上に堆
積された表面に隣接する低ドープエピタキシヤル層とを
有する半導体本体を具え、該半導体本体内に、前記エピ
タキシヤル層で完全に取り囲まれた表面に隣接する第２
（反対）導電型の第１領域を設け、該第１領域内に第１
絶縁ゲート電界効果トランジスタの第１導電型のソース
及びドレイン領域を設けると共に前記第１領域の外に第
２絶縁ゲート電界効果トランジスタの第２導電型のソー
ス及びドレイン領域を設け、該第２電界効果トランジス
タのソース領域をそのドレイン領域と前記第１領域との
間に位置させると共に該ソース領域の下に第２導電型の
第２領域を設けて成る少くとも１対のコンプリメンタリ
絶縁ゲート電界効果トランジスタを具えた半導体装置に
関するものである。
積された表面に隣接する低ドープエピタキシヤル層とを
有する半導体本体を具え、該半導体本体内に、前記エピ
タキシヤル層で完全に取り囲まれた表面に隣接する第２
（反対）導電型の第１領域を設け、該第１領域内に第１
絶縁ゲート電界効果トランジスタの第１導電型のソース
及びドレイン領域を設けると共に前記第１領域の外に第
２絶縁ゲート電界効果トランジスタの第２導電型のソー
ス及びドレイン領域を設け、該第２電界効果トランジス
タのソース領域をそのドレイン領域と前記第１領域との
間に位置させると共に該ソース領域の下に第２導電型の
第２領域を設けて成る少くとも１対のコンプリメンタリ
絶縁ゲート電界効果トランジスタを具えた半導体装置に
関するものである。
上述した種類の半導体装置は欧州特許出願公開明細書第
138162号から既知である。
138162号から既知である。
コンプリンタリ絶縁ゲート電界効果トランジスタを具え
たモノシック集積回路（一般にCMOS回路と称されてい
る）は多くの用途の頻繁に使用されている。
たモノシック集積回路（一般にCMOS回路と称されてい
る）は多くの用途の頻繁に使用されている。
所定の環境、特に誘導性負荷の存在する環境において
は、通常の動作状態では逆方向に接続された半導体構造
内に固有の１つ以上のpn接合が順方向に接続された状態
になって電流を流し得る。これは電力消費を生じ、場合
により、高い集積密度の回路においては“ラッチアッ
プ”を生じ、即ち寄生のpnpn（サイリスタ）構造が点弧
したままスイッチオフできなくなり、装置の回復不能な
損傷を生じ得る。
は、通常の動作状態では逆方向に接続された半導体構造
内に固有の１つ以上のpn接合が順方向に接続された状態
になって電流を流し得る。これは電力消費を生じ、場合
により、高い集積密度の回路においては“ラッチアッ
プ”を生じ、即ち寄生のpnpn（サイリスタ）構造が点弧
したままスイッチオフできなくなり、装置の回復不能な
損傷を生じ得る。
これらの問題を回避するために種々の半導体領域を互に
一層遠く離して配置し、種々の電流路の抵抗値を増大さ
せて寄生サイリスタ効果の可能性を減少させることがで
きる。しかし、この場合には高集積密度の利点が失われ
てしまう。
一層遠く離して配置し、種々の電流路の抵抗値を増大さ
せて寄生サイリスタ効果の可能性を減少させることがで
きる。しかし、この場合には高集積密度の利点が失われ
てしまう。
欧州特許出願公開明細書第138162号に開示されているコ
ンプリメンタリ電界効果トランジスタを具えた半導体装
置においては、上述の“ラッチアップ”効果を阻止する
ために前記第１領域と接触すると共にこの領域と同一導
電型の高ドープの格子状埋込層を全CMOS構造の下に設け
ている。
ンプリメンタリ電界効果トランジスタを具えた半導体装
置においては、上述の“ラッチアップ”効果を阻止する
ために前記第１領域と接触すると共にこの領域と同一導
電型の高ドープの格子状埋込層を全CMOS構造の下に設け
ている。
本発明の目的は、追加のマスク工程及びドーピング工程
を必要とすることなく、“ラッチアップ”効果を生ぜし
める電界キャリアを効率良く消散させて上述の問題を解
決する手段を提供することにある。
を必要とすることなく、“ラッチアップ”効果を生ぜし
める電界キャリアを効率良く消散させて上述の問題を解
決する手段を提供することにある。
本発明は、頭書に記載した種類の半導体装置において、
前記第２領域は前記第１領域と略々同一のドーピング濃
度及び略々同一の深さを有し、且つ前記第２電界効果ト
ランジスタのソース領域に電気的に接続してあることを
特徴とする。
前記第２領域は前記第１領域と略々同一のドーピング濃
度及び略々同一の深さを有し、且つ前記第２電界効果ト
ランジスタのソース領域に電気的に接続してあることを
特徴とする。
本発明によれば、第２トランジスタのドレイン領域が、
例えば誘導性負荷の影響の下で一時的に順方向接続にな
る場合にこのドレイン領域によりエピタキシヤル層内へ
と第１領域の方向に注入された電荷キャリアが消散され
ることなく第２領域により殆んど捕集されると共に、第
２領域が回路内に存在する他の任意の“第1"領域への注
入を遮へいする。これがため、“ラッチアップ”の惧れ
も回避され、いずれにしてもこの惧れが強く減少され
る。
例えば誘導性負荷の影響の下で一時的に順方向接続にな
る場合にこのドレイン領域によりエピタキシヤル層内へ
と第１領域の方向に注入された電荷キャリアが消散され
ることなく第２領域により殆んど捕集されると共に、第
２領域が回路内に存在する他の任意の“第1"領域への注
入を遮へいする。これがため、“ラッチアップ”の惧れ
も回避され、いずれにしてもこの惧れが強く減少され
る。
本発明の手段は一般に追加のマスク及び特ドーピング工
程を必要とすることなく第１領域と同時に実現すること
ができる。
程を必要とすることなく第１領域と同時に実現すること
ができる。
第２トランジスタの第２領域とソース領域との間の電気
接続は種々の方法で達成することができる。本発明の重
要な好適実施例においては、第２電界効果トランジスタ
のソース領域を第２領域に接触させると共にこのソース
領域に開口を設け、該開口内においてエピタキシヤル層
を表面まで延在させ、表面のソース電極をソース領域
（第２領域に接触されている）とエピタキシヤル層の双
方に接触させる。
接続は種々の方法で達成することができる。本発明の重
要な好適実施例においては、第２電界効果トランジスタ
のソース領域を第２領域に接触させると共にこのソース
領域に開口を設け、該開口内においてエピタキシヤル層
を表面まで延在させ、表面のソース電極をソース領域
（第２領域に接触されている）とエピタキシヤル層の双
方に接触させる。
場合によっては、第２導電型の高ドープ埋込層を第２領
域の下側のエピタキシヤル層と基板との間に存在させ、
この埋込層を第２領域と接触させるのが有利である。こ
の結果として寄生電荷キャリアの一層有効な捕集が達成
されるが、追加のマスク及びドーピング工程を必要とす
る。
域の下側のエピタキシヤル層と基板との間に存在させ、
この埋込層を第２領域と接触させるのが有利である。こ
の結果として寄生電荷キャリアの一層有効な捕集が達成
されるが、追加のマスク及びドーピング工程を必要とす
る。
本発明は、誘導性負荷を構成する例えば小型電気モータ
を駆動するブリッジ回路に特に重要であり、斯るブリッ
ジ回路においては電圧ピークを屡々生じ、上述の“ラッ
チアップ”現象を生じ得る。これがため、本発明半導体
装置の重要な好適実施例においては、前記第１及び第２
電界効果トランジスタが２個の電源ライン間に接続され
たブリッジ回路の一部を構成し、更に第１及び第２電界
効果トランジスタと同一の構造の第３及び第４電界効果
トランジスタを具え、第４トランジスタのソース領域の
下側にもこのソース領域に接続された第２領域を設け、
第１及び第３トランジスタのソース領域を一方の電源ラ
インに、第２及び第４トランジスタのソース領域を他方
の電源ラインにそれぞれ接続し、第１及び第４トランジ
スタの相互接続したドレイン領域をもってブリッジ回路
の一方の出力端子を、第２及び第３トランジスタの相互
接続したドレイン領域をもってブリッジ回路の他方の出
力端子をそれぞれ構成する。
を駆動するブリッジ回路に特に重要であり、斯るブリッ
ジ回路においては電圧ピークを屡々生じ、上述の“ラッ
チアップ”現象を生じ得る。これがため、本発明半導体
装置の重要な好適実施例においては、前記第１及び第２
電界効果トランジスタが２個の電源ライン間に接続され
たブリッジ回路の一部を構成し、更に第１及び第２電界
効果トランジスタと同一の構造の第３及び第４電界効果
トランジスタを具え、第４トランジスタのソース領域の
下側にもこのソース領域に接続された第２領域を設け、
第１及び第３トランジスタのソース領域を一方の電源ラ
インに、第２及び第４トランジスタのソース領域を他方
の電源ラインにそれぞれ接続し、第１及び第４トランジ
スタの相互接続したドレイン領域をもってブリッジ回路
の一方の出力端子を、第２及び第３トランジスタの相互
接続したドレイン領域をもってブリッジ回路の他方の出
力端子をそれぞれ構成する。
以下、本発明を図面を参照して実施例につき詳細に説明
する。
する。
尚、図面は略図であって、正しいスケールて示してな
く、特に厚さ方向の寸法は大きく拡大してある。また、
対応する部分は同一の符号で示してあり、同一導電型の
半導体領域には同一方向のハッチングを付してある。
く、特に厚さ方向の寸法は大きく拡大してある。また、
対応する部分は同一の符号で示してあり、同一導電型の
半導体領域には同一方向のハッチングを付してある。
第１図は２個のｐチャネルMOSトランジスタT1及びT
3と、２個のｎチャネルMOSトランジスタT2及びT4を具え
たCMOSブリッジ回路の回路図を示す。斯るブリッジ回路
は例えば“誘導性”負荷Ｍとして線図的に示す小型電気
モータを駆動するのに使用される。ｐチャネルトランジ
スタT1及びT3のソース領域は正電源ラインV+に接続さ
れ、ｎチャネルトランジスタT2及びT4のソース領域は負
電源ラインV-に接続される。ゲート電極G1〜G4の制御電
圧によって各時間にこれらトランジスタの２個が導通さ
れる。例えば、最初にトランジスタT1及びT4を、次いで
トランジスタT2及びT3を導通させることができる。
3と、２個のｎチャネルMOSトランジスタT2及びT4を具え
たCMOSブリッジ回路の回路図を示す。斯るブリッジ回路
は例えば“誘導性”負荷Ｍとして線図的に示す小型電気
モータを駆動するのに使用される。ｐチャネルトランジ
スタT1及びT3のソース領域は正電源ラインV+に接続さ
れ、ｎチャネルトランジスタT2及びT4のソース領域は負
電源ラインV-に接続される。ゲート電極G1〜G4の制御電
圧によって各時間にこれらトランジスタの２個が導通さ
れる。例えば、最初にトランジスタT1及びT4を、次いで
トランジスタT2及びT3を導通させることができる。
トランジスタT2及びT3が導通状態から非導通状態にな
り、トランジスタT1及びT4が非導通状態から導通状態に
なる切換え中に、誘導性負荷Ｍにより生じた電圧ピーク
のために、出力容量に応じて、一時的に電源ラインV+よ
り高い電位が出力端子U1に供給されると共に電源ライン
V-より低い電位が出力端子U2に供給される。
り、トランジスタT1及びT4が非導通状態から導通状態に
なる切換え中に、誘導性負荷Ｍにより生じた電圧ピーク
のために、出力容量に応じて、一時的に電源ラインV+よ
り高い電位が出力端子U1に供給されると共に電源ライン
V-より低い電位が出力端子U2に供給される。
この場合、第２図に断面図で線図的に示す慣例の集積回
路では、ダイオードD1及びD4が導通することにより電力
消費及び“ラッチアップ”が起り得る。この点について
は後にもっと詳しく説明する。
路では、ダイオードD1及びD4が導通することにより電力
消費及び“ラッチアップ”が起り得る。この点について
は後にもっと詳しく説明する。
第２図の断面図は慣例のブリッジ回路の２個のコンプリ
メンタリ絶縁ゲート電界効果トランジスタT1及びT4を示
している。これらのトランジスタは第１導電型の高ドー
プ基板２（本例では例えばｎ型シリコン基板）を有する
半導体本体１内に設けられる。基板２上には本体表面３
に隣接する同一導電型（ｎ型）の低ドープエピタキシヤ
ル層４が堆積される。更に、半導体本体２内でエピタキ
シヤル層４により完全に取囲まれた本体表面３に隣接す
る第２導電型（本例ではｐ型）の第１領域５が存在す
る。
メンタリ絶縁ゲート電界効果トランジスタT1及びT4を示
している。これらのトランジスタは第１導電型の高ドー
プ基板２（本例では例えばｎ型シリコン基板）を有する
半導体本体１内に設けられる。基板２上には本体表面３
に隣接する同一導電型（ｎ型）の低ドープエピタキシヤ
ル層４が堆積される。更に、半導体本体２内でエピタキ
シヤル層４により完全に取囲まれた本体表面３に隣接す
る第２導電型（本例ではｐ型）の第１領域５が存在す
る。
この第１領域５内に、絶縁ゲート８を有する第１電界効
果トランジスタ（即ちトランジスタT4）の第１導電型
（ｎ型）のソース及びドレイン領域（6,7）が設けられ
る。第１領域５の外に、絶縁ゲート11を有する第2MOSト
ランジスタT1の第２導電型（ｐ型）のソース及びドレイ
ン領域（9,10）が設けられ、そのソース領域９はそのド
レイン領域10と第１領域５との間に位置する。トランジ
スタT1及びT4は埋設酸化物パターン12により限界され
る。領域５は高ドープのｐ型接点領域13を経てトランジ
スタT4のソース電極に接続され、層４は高ドープのｎ型
接点領域14を経てトランジスタT1のソース電極に接続さ
れる。
果トランジスタ（即ちトランジスタT4）の第１導電型
（ｎ型）のソース及びドレイン領域（6,7）が設けられ
る。第１領域５の外に、絶縁ゲート11を有する第2MOSト
ランジスタT1の第２導電型（ｐ型）のソース及びドレイ
ン領域（9,10）が設けられ、そのソース領域９はそのド
レイン領域10と第１領域５との間に位置する。トランジ
スタT1及びT4は埋設酸化物パターン12により限界され
る。領域５は高ドープのｐ型接点領域13を経てトランジ
スタT4のソース電極に接続され、層４は高ドープのｎ型
接点領域14を経てトランジスタT1のソース電極に接続さ
れる。
今、最初にトランジスタT1及びT3が導通状態にあり、次
いで切換えが起り、トランジスタT2及びT3が非導通状態
になり、トランジスタT1及びT4が導通状態になる場合、
誘導性負荷Ｍのために、出力容量に依存して正電源V+よ
り高い電圧が出力端子U1に短時間印加されると共に負電
源電圧V-より低い電圧が出力端子U2に短時間印加される
ことが起り得る。この場合、ドレイン領域10と層４とで
構成されるダイオードD1及び領域５とドレイン領域７と
で構成されるダイオードD4が導通し、注入電流が発生
し、特に領域10から負電源ラインV-に接続された領域５
へと流れる正孔電流と、領域７から領域５を経て層４上
のソース領域９に接続された正電源ラインV+へと流れる
電子電流とが発生する（第２図参照）。これらの寄生電
流により電流消費が生じると共に、これら電流によりド
レイン領域10と、層４と、領域５と、ドレイン領域７と
で構成されるpnpn構造が点弧され得る。斯る後にこの
“ラッチアップ”状態を除去することは不可能でなくて
も極めて困難である。
いで切換えが起り、トランジスタT2及びT3が非導通状態
になり、トランジスタT1及びT4が導通状態になる場合、
誘導性負荷Ｍのために、出力容量に依存して正電源V+よ
り高い電圧が出力端子U1に短時間印加されると共に負電
源電圧V-より低い電圧が出力端子U2に短時間印加される
ことが起り得る。この場合、ドレイン領域10と層４とで
構成されるダイオードD1及び領域５とドレイン領域７と
で構成されるダイオードD4が導通し、注入電流が発生
し、特に領域10から負電源ラインV-に接続された領域５
へと流れる正孔電流と、領域７から領域５を経て層４上
のソース領域９に接続された正電源ラインV+へと流れる
電子電流とが発生する（第２図参照）。これらの寄生電
流により電流消費が生じると共に、これら電流によりド
レイン領域10と、層４と、領域５と、ドレイン領域７と
で構成されるpnpn構造が点弧され得る。斯る後にこの
“ラッチアップ”状態を除去することは不可能でなくて
も極めて困難である。
前述の欧州特許出願公開明細書第138162号においては、
“ラッチアップ”を回避する手段として層４内に領域５
に隣接して領域５と同一の導電型の高ドープ埋込格子領
域を設けることを示唆さている。
“ラッチアップ”を回避する手段として層４内に領域５
に隣接して領域５と同一の導電型の高ドープ埋込格子領
域を設けることを示唆さている。
本発明の手段によれば、追加のマスク工程及びドーピン
グ工程を必要とするとなく一層満足な寄生電荷キャリア
の捕集を達成することができる。
グ工程を必要とするとなく一層満足な寄生電荷キャリア
の捕集を達成することができる。
本発明の手段は、第１領域５と略々同一のドーピング濃
度及び略々同一の深さを有すると共に第２電界効果トラ
ンジスタT1のソース領域９に電気的に接続されたｐ型の
第２領域20をソース領域９の下に設けることにある（第
３図）。
度及び略々同一の深さを有すると共に第２電界効果トラ
ンジスタT1のソース領域９に電気的に接続されたｐ型の
第２領域20をソース領域９の下に設けることにある（第
３図）。
この第２領域20のソース領域９との電気的接続は、本例
では第２トランジスタT1のソース領域９を第２領域20に
接触させると共にソース領域９に開口15を設け、この開
口内においてソース領域９と接触するソース電極16をエ
ピタキシヤル層４に電気的に接続することによって達成
する。これを、第３図の断面図に加えて、第４図（平面
図）、第５図（第４図のＶ−Ｖ線上の断面図）及び第６
図（第４図のVI−VI線上の断面図）に詳細に示してあ
る。T1の基板接点を高ドープ基板２を経て背面側に実現
することもでき、この場合には開口15及び領域14を省略
することができる。
では第２トランジスタT1のソース領域９を第２領域20に
接触させると共にソース領域９に開口15を設け、この開
口内においてソース領域９と接触するソース電極16をエ
ピタキシヤル層４に電気的に接続することによって達成
する。これを、第３図の断面図に加えて、第４図（平面
図）、第５図（第４図のＶ−Ｖ線上の断面図）及び第６
図（第４図のVI−VI線上の断面図）に詳細に示してあ
る。T1の基板接点を高ドープ基板２を経て背面側に実現
することもでき、この場合には開口15及び領域14を省略
することができる。
領域20によって、一時的な電圧ピーク（端子U1が正電圧
V++及び端子U2が負電圧V--）の時にドレイン領域10によ
り領域５へと注入される上述の正孔が消散されることな
く横方向npnトランジスタ（10,4,9/20）内に殆んど捕集
される。更に、領域20が他の隣接するｐ型領域５への正
孔の注入を遮へいする。
V++及び端子U2が負電圧V--）の時にドレイン領域10によ
り領域５へと注入される上述の正孔が消散されることな
く横方向npnトランジスタ（10,4,9/20）内に殆んど捕集
される。更に、領域20が他の隣接するｐ型領域５への正
孔の注入を遮へいする。
この結果、電力消費が著しく減少すると共に、特にサイ
リスタ効果又は“ラッチアップ”の惧れが強く減少す
る。
リスタ効果又は“ラッチアップ”の惧れが強く減少す
る。
本発明はCMOSブリッジ回路に使用するのに特に重要であ
るが、これに限定されるものでないこと勿論である。本
発明はコンプリメンタリ電界効果トランジスタを用いる
全てのモノリシック集積回路に有利に用いることができ
るものである。
るが、これに限定されるものでないこと勿論である。本
発明はコンプリメンタリ電界効果トランジスタを用いる
全てのモノリシック集積回路に有利に用いることができ
るものである。
本発明は、上述の実施例において全ての導電型を反対に
した構造にも使用し得るものである。この場合には上述
の説明において全ての電圧の符号を反対に読み代える必
要があると共に、正孔と電子を入れ代えて読む必要があ
る。原理的には、シリコン以外の半導体材料も用いるこ
とができる。必要に応じ、第２導電型（本例ではｐ型）
の他の高ドープ埋込層30を第２領域20の下側のエピタキ
シヤル層４と基板２との間に設け、この埋込層を第２領
域20と接触させることもできる（第７図）。しかし、こ
れには追加のマスクとドーピング工程を必要とする。こ
の場合には層４を基板２を経て接点接続することができ
る。埋込層30をシリコンウェファの縁までトランジスタ
T1の下方を延在させることもできる（第７図に破線で示
してある）。この場合には、層４を第５図に示すように
上面側で接点接続する必要がある。この場合にには酸化
物12の下側に高ドープｎ型チャネルストッパ31が一般に
必要とされる。
した構造にも使用し得るものである。この場合には上述
の説明において全ての電圧の符号を反対に読み代える必
要があると共に、正孔と電子を入れ代えて読む必要があ
る。原理的には、シリコン以外の半導体材料も用いるこ
とができる。必要に応じ、第２導電型（本例ではｐ型）
の他の高ドープ埋込層30を第２領域20の下側のエピタキ
シヤル層４と基板２との間に設け、この埋込層を第２領
域20と接触させることもできる（第７図）。しかし、こ
れには追加のマスクとドーピング工程を必要とする。こ
の場合には層４を基板２を経て接点接続することができ
る。埋込層30をシリコンウェファの縁までトランジスタ
T1の下方を延在させることもできる（第７図に破線で示
してある）。この場合には、層４を第５図に示すように
上面側で接点接続する必要がある。この場合にには酸化
物12の下側に高ドープｎ型チャネルストッパ31が一般に
必要とされる。
第１図は誘導性負荷を駆動する集積CMOSブリッジ回路の
回路図、 第２図は既知の集積CMOSブリッジ回路における第１図に
示す回路の２個のコンプリメンタリ電界効果トランジス
タT1及びT4の構造を示す断面図、 第３図は本発明半導体装置におけるコンプリメンタリ電
界効果トランジスタT1及びT4の構造を示す断面図、 第４図は第３図に示すコンプリメンタリ電界効果トラン
ジスタの詳細を示す平面図、 第５図は第４図のＶ−Ｖ線上の断面図、 第６図は第４図のVI−VI線上の断面図、 第７図は本発明半導体装置の変形例の構造を示す断面図
である。 T1，T3……ｐチャネルMOSトランジスタ T2，T4……ｎチャネルMOSトランジスタ Ｍ……誘導性負荷（小型電気モータ） V+，V-……電源ライン U1，U2……出力端子 D1〜D4……寄生ダイオード １……半導体本体 ２……基板 ３……表面 ４……エピタキシヤル層 ５……第１領域 6,7……ソース、ドレイン領域 ８……ゲート電極 9,10……ソース、ドレイン領域 11……ゲート電極 12……埋設酸化物パターン 13,14……高濃度接点領域 15……開口 16……ソース電極 20……第２領域 30……高ドープ埋込層
回路図、 第２図は既知の集積CMOSブリッジ回路における第１図に
示す回路の２個のコンプリメンタリ電界効果トランジス
タT1及びT4の構造を示す断面図、 第３図は本発明半導体装置におけるコンプリメンタリ電
界効果トランジスタT1及びT4の構造を示す断面図、 第４図は第３図に示すコンプリメンタリ電界効果トラン
ジスタの詳細を示す平面図、 第５図は第４図のＶ−Ｖ線上の断面図、 第６図は第４図のVI−VI線上の断面図、 第７図は本発明半導体装置の変形例の構造を示す断面図
である。 T1，T3……ｐチャネルMOSトランジスタ T2，T4……ｎチャネルMOSトランジスタ Ｍ……誘導性負荷（小型電気モータ） V+，V-……電源ライン U1，U2……出力端子 D1〜D4……寄生ダイオード １……半導体本体 ２……基板 ３……表面 ４……エピタキシヤル層 ５……第１領域 6,7……ソース、ドレイン領域 ８……ゲート電極 9,10……ソース、ドレイン領域 11……ゲート電極 12……埋設酸化物パターン 13,14……高濃度接点領域 15……開口 16……ソース電極 20……第２領域 30……高ドープ埋込層
Claims (4)
- 【請求項１】第１導電型の高ドープ基板と、該基板上に
堆積された表面に隣接する低ドープエピタキシヤル層と
を有する半導体本体を具え、該半導体本体内に、前記エ
ピタキシヤル層で完全に取り囲まれた表面に隣接する第
２（反対）導電型の第１領域を設け、該第１領域内に第
１絶縁ゲート電界効果トランジスタの第１導電型のソー
ス及びドレイン領域を設けると共に前記第１領域の外に
第２絶縁ゲート電界効果トランジスタの第２導電型のソ
ース及びドレイン領域を設け、該第２電界効果トランジ
スタのソース領域をそのドレイン領域と前記第１領域と
の間に位置させると共に該ソース領域の下に第２導電型
の第２領域を設けて成る少くとも１対のコンプリメンタ
リ絶縁ゲート電界効果トランジスタを具えた半導体装置
において、前記第２領域は前記第１領域と略々同一のド
ーピング濃度及び略々同一の深さを有し、且つ前記第２
電界効果トランジスタのソース領域に電気的に接続して
あることを特徴とする半導体装置。 - 【請求項２】前記第２電界効果トランジスタのソース領
域を前記第２領域に接触させると共にこのソース領域に
開口を設け、該開口内においてこのソース領域に接触す
るソース電極を前記エピタキシヤル層に電気的に接続し
てあることを特徴とする請求項１記載の半導体装置。 - 【請求項３】第２導電型の高ドープ埋込層を前記第２領
域の下側のエピタキシヤル層と基板との間に存在させ、
この埋込層を前記第２領域に接触させてあることを特徴
とする請求項１又は２記載の半導体装置。 - 【請求項４】前記第１及び第２電界効果トランジスタが
２個の電源ライン間に接続されたブリッジ回路の一部を
構成し、更に第１及び第２電界効果トランジスタと同一
の構造の第３及び第４電界効果トランジスタを具え、第
４トランジスタのソース領域の下側にもこのソース領域
に接続された第２領域を設け、第１及び第３トランジス
タのソース領域を一方の電源ラインに、第２及び第４ト
ランジスタのソース領域を他方の電源ラインにそれぞれ
接続し、第１及び第４トランジスタの相互接続したドレ
イン領域をもってブリッジ回路の一方の出力端子を、第
２及び第３トランジスタの相互接続したドレイン領域を
もってブリッジ回路の他方の出力端子をそれぞれ構成し
てあることを特徴とする請求項１〜３の何れかに記載の
半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8800922 | 1988-04-11 | ||
| NL8800922A NL8800922A (nl) | 1988-04-11 | 1988-04-11 | Geintegreerde schakeling met complementaire mos-transistor. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0212865A JPH0212865A (ja) | 1990-01-17 |
| JPH0748552B2 true JPH0748552B2 (ja) | 1995-05-24 |
Family
ID=19852102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1089864A Expired - Lifetime JPH0748552B2 (ja) | 1988-04-11 | 1989-04-11 | 半導体装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4952998A (ja) |
| EP (1) | EP0337550B1 (ja) |
| JP (1) | JPH0748552B2 (ja) |
| KR (1) | KR0136384B1 (ja) |
| DE (1) | DE68907368T2 (ja) |
| NL (1) | NL8800922A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5243214A (en) * | 1992-04-14 | 1993-09-07 | North American Philips Corp. | Power integrated circuit with latch-up prevention |
| JPH0820473A (ja) * | 1994-07-06 | 1996-01-23 | Kansai Shinku Kk | 釣り糸巻替え機における張力調節装置 |
| DE19540169C1 (de) * | 1995-10-27 | 1996-11-28 | Texas Instruments Deutschland | Integrierte CMOS-Schaltung mit Schaltung zur Latch-up-Verhinderung sowie Status-Speicher |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4574467A (en) * | 1983-08-31 | 1986-03-11 | Solid State Scientific, Inc. | N- well CMOS process on a P substrate with double field guard rings and a PMOS buried channel |
| JPS6088457A (ja) * | 1983-10-14 | 1985-05-18 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 集積回路 |
| JPH099654A (ja) * | 1995-06-23 | 1997-01-10 | Fukoku Co Ltd | 超音波モータ |
-
1988
- 1988-04-11 NL NL8800922A patent/NL8800922A/nl not_active Application Discontinuation
-
1989
- 1989-04-06 EP EP89200866A patent/EP0337550B1/en not_active Expired - Lifetime
- 1989-04-06 DE DE89200866T patent/DE68907368T2/de not_active Expired - Fee Related
- 1989-04-07 US US07/334,963 patent/US4952998A/en not_active Expired - Fee Related
- 1989-04-11 KR KR1019890004736A patent/KR0136384B1/ko not_active IP Right Cessation
- 1989-04-11 JP JP1089864A patent/JPH0748552B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0337550A1 (en) | 1989-10-18 |
| DE68907368D1 (de) | 1993-08-05 |
| EP0337550B1 (en) | 1993-06-30 |
| DE68907368T2 (de) | 1994-01-20 |
| NL8800922A (nl) | 1989-11-01 |
| KR0136384B1 (ko) | 1998-04-24 |
| JPH0212865A (ja) | 1990-01-17 |
| KR890016628A (ko) | 1989-11-29 |
| US4952998A (en) | 1990-08-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4994886A (en) | Composite MOS transistor and application to a free-wheel diode | |
| US5808344A (en) | Single-transistor logic and CMOS inverters | |
| US5014102A (en) | MOSFET-gated bipolar transistors and thyristors with both turn-on and turn-off capability having single-polarity gate input signal | |
| KR20010015835A (ko) | 반도체 장치 | |
| US5191395A (en) | Mos type semiconductor device with means to prevent parasitic bipolar transistor | |
| JPS6278869A (ja) | Ｅｓｄ保護装置 | |
| JPH0250482A (ja) | 双方向性の電界効果半導体素子および回路 | |
| JPH02122665A (ja) | 電源バッテリの極性の反転に対して自己保護されている集積回路 | |
| JPH0324791B2 (ja) | ||
| JPH0575110A (ja) | 半導体装置 | |
| JPH0793383B2 (ja) | 半導体装置 | |
| JPH07297373A (ja) | 誘導性負荷要素に対する集積ドライバ回路装置 | |
| US4476479A (en) | Semiconductor device with operating voltage coupling region | |
| JP3665367B2 (ja) | 半導体装置 | |
| EP0323843A2 (en) | Multi-output vertical type power semiconductor device | |
| EP0253353A2 (en) | Composite semiconductor device | |
| JPH0748552B2 (ja) | 半導体装置 | |
| JPS6211017Y2 (ja) | ||
| JP2825038B2 (ja) | 半導体装置 | |
| JPS6110268A (ja) | 相補型ｍｏｓ半導体装置の製造方法 | |
| KR970004841B1 (ko) | 횡형 도전변조형 엠오에스에프이티 | |
| JP3249175B2 (ja) | 絶縁ゲート付きサイリスタ及び高耐圧半導体装置 | |
| KR930005948B1 (ko) | 래터럴형 반도체장치 | |
| JPH10125802A (ja) | 保護素子を含む半導体回路装置 | |
| JP3071819B2 (ja) | 絶縁ゲート型半導体装置 |