JPH02122665A - 電源バッテリの極性の反転に対して自己保護されている集積回路 - Google Patents
電源バッテリの極性の反転に対して自己保護されている集積回路Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、電源バッテリの極性の反転に対して自己保護
されている集積回路に関する。
されている集積回路に関する。
[従来の技術]
周知のように、自動車の組立ラインにおいては、自動車
の電気システム用バッテリは、習慣的に、電気システム
及びそれに接続される装置の組立及び組込工程の最後に
各車に組み込まれる。
の電気システム用バッテリは、習慣的に、電気システム
及びそれに接続される装置の組立及び組込工程の最後に
各車に組み込まれる。
ライト、アクチュエータ等のいくつかの電気的な負荷は
、電子制御回路を介した、正極とアースとの間で通常は
駆動される。
、電子制御回路を介した、正極とアースとの間で通常は
駆動される。
上記電気システム内の上記電子制御回路への給電ケーブ
ルが思いがけなく逆にされるということが起こり得るの
で、組み込まれたバッテリの極性の反転という偶然を、
上記集積回路を損傷させることなく受は入れるという必
要がある。
ルが思いがけなく逆にされるということが起こり得るの
で、組み込まれたバッテリの極性の反転という偶然を、
上記集積回路を損傷させることなく受は入れるという必
要がある。
この要求は、バッテリを接続する際に発生する誤接続の
可能性からも持ち上がっており、特に、抵抗性部品が、
それがその両端間の電圧降下分だけ供給電圧を下げると
いう理由で接続され得ないところのパワーアクチュエー
タを電気システムが含む場合、その要求が強い。
可能性からも持ち上がっており、特に、抵抗性部品が、
それがその両端間の電圧降下分だけ供給電圧を下げると
いう理由で接続され得ないところのパワーアクチュエー
タを電気システムが含む場合、その要求が強い。
上記要求を満たすべく、従来の技術は、バッテリの極性
が反転させられた場合に上記集積回路を保護するための
一方向部品(特にダイオード)であって、電子制御回路
と正極との間に外部的に接続されるものを使用するとい
うことを提案している。
が反転させられた場合に上記集積回路を保護するための
一方向部品(特にダイオード)であって、電子制御回路
と正極との間に外部的に接続されるものを使用するとい
うことを提案している。
[発明が解決しようとする課題]
上記の従来技術は、コスト的には有利である一方、ダイ
オードの両端間の電圧降下Vdが、駆動されるべき電気
的負荷に利用される電圧を下げるという欠点を有してい
る。更に、ダイオードの両端間の電圧VDに負荷を流れ
る電流■1を乗じたものに等しい量だけ浪費される電力
が増加するので、システム効率が悪くなる。
オードの両端間の電圧降下Vdが、駆動されるべき電気
的負荷に利用される電圧を下げるという欠点を有してい
る。更に、ダイオードの両端間の電圧VDに負荷を流れ
る電流■1を乗じたものに等しい量だけ浪費される電力
が増加するので、システム効率が悪くなる。
本発明の目的は、従来技術が有する上記欠点を除去する
ような構造及び性能を有する集積回路を提供することで
ある。
ような構造及び性能を有する集積回路を提供することで
ある。
[課題を解決するための手段]
上記目的を達成するため、本発明によれば、電源バッテ
リの極性の反転に対して自己保護されている集積回路が
提供され、該集積回路は、そのソース電極側が電気的負
荷を通してアースに接続されている第1のDMOSパワ
ートランジスタと、そのソース電極側が該バッテリの正
極に且つそのドレイン電極側が前記第1のDMOSパワ
ートランジスタのドレイン電極に接続されている第2の
保iDMosパワートランジスタと、を具備し、前記第
1のトランジスタ及び前記第2のトランジスタが共通の
ドレイン領域を有していることを特徴としている。
リの極性の反転に対して自己保護されている集積回路が
提供され、該集積回路は、そのソース電極側が電気的負
荷を通してアースに接続されている第1のDMOSパワ
ートランジスタと、そのソース電極側が該バッテリの正
極に且つそのドレイン電極側が前記第1のDMOSパワ
ートランジスタのドレイン電極に接続されている第2の
保iDMosパワートランジスタと、を具備し、前記第
1のトランジスタ及び前記第2のトランジスタが共通の
ドレイン領域を有していることを特徴としている。
[実 施 例]
以下、添付図面を参照して本発明の実施例について説明
する。
する。
図面を参照するに、バッテリ2の極性の反転に対して自
己保護されている回路が、参照符号1で全体的且つ概略
的に示されている。回路1は、有利に集積回路の形をと
っている。
己保護されている回路が、参照符号1で全体的且つ概略
的に示されている。回路1は、有利に集積回路の形をと
っている。
回路1は、DMO8形の第1のパワートランジスタT1
を備えており、このパワートランジスタT1は、そのソ
ース電極側で、電気的負荷RLに、その負荷を駆動すべ
く接続されている。
を備えており、このパワートランジスタT1は、そのソ
ース電極側で、電気的負荷RLに、その負荷を駆動すべ
く接続されている。
より具体的には、トランジスタT1は上記負荷RLの一
端に接続されており、その負荷RLの他端はアースに接
続されている。
端に接続されており、その負荷RLの他端はアースに接
続されている。
回路1は、これもまたDMOS形の、第2の保護トラン
ジスタT2も備えており、このトランジスタT2は、バ
ッテリ2の正極VCと第1のトランジスタT1との間に
接続されている。そのトランジスタT2のソースS2は
上記正極VCに接続されている一方、トランジスタTl
、T2のゲート電極Gl、G2は、回路1を駆動する回
路部3の対応する出力にそれぞれ接続されている。
ジスタT2も備えており、このトランジスタT2は、バ
ッテリ2の正極VCと第1のトランジスタT1との間に
接続されている。そのトランジスタT2のソースS2は
上記正極VCに接続されている一方、トランジスタTl
、T2のゲート電極Gl、G2は、回路1を駆動する回
路部3の対応する出力にそれぞれ接続されている。
トランジスタT1及びT2のそれぞれのドレイン領域D
1及びD2は共通であり、且つ、それらは、集積化構造
体のP形半導体基板内の単一のN形のボッド(Nチャネ
ルDMO3の場合)上に形成されている。
1及びD2は共通であり、且つ、それらは、集積化構造
体のP形半導体基板内の単一のN形のボッド(Nチャネ
ルDMO3の場合)上に形成されている。
更に、各トランジスタは、対応する固有のダイオードD
TI、DT2であって、各トランジスタのドレイン及び
ソース間に接続されており且つソースに向けて順方向に
バイアスされているものを含んでいる。更に、上記トラ
ンジスタの共通のドレインD1、D2と基板との間に、
基板に向けて順方向にバイアスされている寄生ダイオー
ドDが存在する。
TI、DT2であって、各トランジスタのドレイン及び
ソース間に接続されており且つソースに向けて順方向に
バイアスされているものを含んでいる。更に、上記トラ
ンジスタの共通のドレインD1、D2と基板との間に、
基板に向けて順方向にバイアスされている寄生ダイオー
ドDが存在する。
より具体的には、第2図に、好適な実施例としてのトラ
ンジスタT1及びT2の構造が示されており、それらは
、互いに間に入れられている、縦形高圧DMOSトラン
ジスタ(VDMO3)及び横形低圧DMOSトランジス
タ(LDMO8)である。
ンジスタT1及びT2の構造が示されており、それらは
、互いに間に入れられている、縦形高圧DMOSトラン
ジスタ(VDMO3)及び横形低圧DMOSトランジス
タ(LDMO8)である。
第2図から次のことが理解されよう。P形不純物を僅か
にドープされた半導体基板4上には、その基板とは逆に
ドープされた、具体的にはN+形の埋込層9が形成され
ている。この埋込層9は、上記トランジスタT1及びT
2の双方によって共有されている上記ドレイン領域D1
−D2の低抵抗率部分を構成する。
にドープされた半導体基板4上には、その基板とは逆に
ドープされた、具体的にはN+形の埋込層9が形成され
ている。この埋込層9は、上記トランジスタT1及びT
2の双方によって共有されている上記ドレイン領域D1
−D2の低抵抗率部分を構成する。
エピタキシャル成長させられた埋込層9上には、埋込層
9と同じ形ではあるがそれより低い濃度でドープされた
、N−形の共通のドレインD1及びD2の領域6及び7
が形成されており、それらの中には、通常のゾーン(ソ
ースセルとも呼ばれる)8及び8aが形成されている。
9と同じ形ではあるがそれより低い濃度でドープされた
、N−形の共通のドレインD1及びD2の領域6及び7
が形成されており、それらの中には、通常のゾーン(ソ
ースセルとも呼ばれる)8及び8aが形成されている。
従って、本発明の回路は、縦形DMOSトランジスタT
1の所謂ソースセル8と横形DMOSトランジスタT2
のソースセル8aとを交互に用いて形成されており、後
者は前者よりも低い固有直列抵抗を有している。
1の所謂ソースセル8と横形DMOSトランジスタT2
のソースセル8aとを交互に用いて形成されており、後
者は前者よりも低い固有直列抵抗を有している。
高濃度にドープされたN+領領域フィンガとも呼ばれる
)5が形成されており、このN+領域5は、縦形DMO
3(7)N+埋込層9を横形DMOSフィンガの近傍に
おける面に接続することにより、LDMO8によってV
DMO3からピックアップされた電子の流れのための低
抵抗率路を形成する。
)5が形成されており、このN+領域5は、縦形DMO
3(7)N+埋込層9を横形DMOSフィンガの近傍に
おける面に接続することにより、LDMO8によってV
DMO3からピックアップされた電子の流れのための低
抵抗率路を形成する。
供給電圧VCが印加されると、第2のトランジスタT2
は、導通状態になり、そして、バッテリ2の極性が反転
した場合には、パワーアクチュエータT1が接続されて
いる集積回路1を保護する。
は、導通状態になり、そして、バッテリ2の極性が反転
した場合には、パワーアクチュエータT1が接続されて
いる集積回路1を保護する。
装置ドライバが動作すると、第2の保護トランジスタT
2を介して第1のトランジスタT1から供給される電流
11が負荷RLを流れる。
2を介して第1のトランジスタT1から供給される電流
11が負荷RLを流れる。
バッテリの極性が反転すると、第2のトランジスタは、
非導通状態になってドライバ及び負荷RLの両方を保護
する。
非導通状態になってドライバ及び負荷RLの両方を保護
する。
第2のトランジスタの両端間の電圧降下Vは、ゲート電
極を適切にドライブすることにより、所望なだけ小さく
なされ得る。何故ならば、その電圧は、トランジスタT
2の固有抵抗と負荷を流れる電流■1との積であるから
である。集積回路1内の、第2のトランジスタによって
占められるシリコンの表面積に反比例する抵抗の値に鑑
み、トランジスタによって占められる表面積を増加させ
ることによって抵抗は十分に小さくさせられ得、それに
伴い、その両端子間の電圧降下、及び電力の浪費が減少
する。
極を適切にドライブすることにより、所望なだけ小さく
なされ得る。何故ならば、その電圧は、トランジスタT
2の固有抵抗と負荷を流れる電流■1との積であるから
である。集積回路1内の、第2のトランジスタによって
占められるシリコンの表面積に反比例する抵抗の値に鑑
み、トランジスタによって占められる表面積を増加させ
ることによって抵抗は十分に小さくさせられ得、それに
伴い、その両端子間の電圧降下、及び電力の浪費が減少
する。
更に、高電圧用の縦形DMOSトランジスタと低電圧用
の横形DMO8I−ランジスタとの組合せは、回路が、
あらゆる場合において12〜24ボルトの範囲内の低電
圧値を有するバッテリの極性の反転と60ボルト程の高
いピーク電圧を誘導し得るあらゆるダンピング動作状態
の両方に適切に耐えることを可能にする。
の横形DMO8I−ランジスタとの組合せは、回路が、
あらゆる場合において12〜24ボルトの範囲内の低電
圧値を有するバッテリの極性の反転と60ボルト程の高
いピーク電圧を誘導し得るあらゆるダンピング動作状態
の両方に適切に耐えることを可能にする。
更に別の利点は、本発明の回路が、そこに組み込まれて
いるトランジスタの性能を、特に全抵抗降下に関し、最
大にすることができ、もって、集積化に必要なシリコン
の表面積が最小にされ得るということである。ドレイン
領域は同じボッド内に形成され、これにより、2つのト
ランジスタは、別々のボッドに隔離される必要がなく、
従って、場所を取らない。
いるトランジスタの性能を、特に全抵抗降下に関し、最
大にすることができ、もって、集積化に必要なシリコン
の表面積が最小にされ得るということである。ドレイン
領域は同じボッド内に形成され、これにより、2つのト
ランジスタは、別々のボッドに隔離される必要がなく、
従って、場所を取らない。
次に、第3図を参照して、本発明回路の変形実施例につ
いて説明する。なお、この変形実施例は、第3図におい
て、上述した実施例と同様の部分は同じ参照符号を付さ
れている。
いて説明する。なお、この変形実施例は、第3図におい
て、上述した実施例と同様の部分は同じ参照符号を付さ
れている。
この変形実施例は、回路1がダンピング動作状態に耐え
る必要がない場合に特に有用である。
る必要がない場合に特に有用である。
この変形実施例では、回路1は、1対のDMO8形の低
圧横形トランジスタTIO及びTllを備えている。
圧横形トランジスタTIO及びTllを備えている。
より具体的には、僅かにPドープされている半導体基板
4内には、その基板とは反対にN+ドープされている埋
込層9が設けられており、この埋込層9は、対向してい
る横領域12及び13であって基板と同じP形ドーパン
トを高濃度に有するものと協働して、N−ドープされて
いるボッド14であってトランジスタTIO及びT11
の両方に共有されるドレイン領域を形成すべく適合され
ているものを画成している。
4内には、その基板とは反対にN+ドープされている埋
込層9が設けられており、この埋込層9は、対向してい
る横領域12及び13であって基板と同じP形ドーパン
トを高濃度に有するものと協働して、N−ドープされて
いるボッド14であってトランジスタTIO及びT11
の両方に共有されるドレイン領域を形成すべく適合され
ているものを画成している。
上記ボッド14上には、横形DMOSトランジスタの典
型的な構造として、型通りのソース領域15及びゲート
16が交互に形成されている。
型的な構造として、型通りのソース領域15及びゲート
16が交互に形成されている。
第4図に示されている更に別の変形実施例においては、
回路1は、実質的にフィールドプレート機能をもたらす
いくつかの延長部を備えたゲート領域を有する横形DM
OSトランジスタの対と結び付くことによって構成され
ている。実際、ブレーす技術を用いることにより、多結
晶質シリコンで作られるゲート電極がフィールド酸化物
上に延在且つ拡張させられ得、もって、高電圧に耐える
横形DMOSトランジスタが提供される。反対に、フィ
ールド酸化物上のゲート電極の広がりを減少させること
により、低電圧用の横形DMOSトランジスタが得られ
る。
回路1は、実質的にフィールドプレート機能をもたらす
いくつかの延長部を備えたゲート領域を有する横形DM
OSトランジスタの対と結び付くことによって構成され
ている。実際、ブレーす技術を用いることにより、多結
晶質シリコンで作られるゲート電極がフィールド酸化物
上に延在且つ拡張させられ得、もって、高電圧に耐える
横形DMOSトランジスタが提供される。反対に、フィ
ールド酸化物上のゲート電極の広がりを減少させること
により、低電圧用の横形DMOSトランジスタが得られ
る。
更に、隣接するソース間の抵抗性のパスを短縮するため
、フィールド酸化物をもたらす現場技術を用いて、N+
形の高濃度にドープされた領域17がイオン注入によっ
て導入されており、この領域17は、低圧DMOSトラ
ンジスタの側のフィールド酸化物に自己整合させられて
いる。
、フィールド酸化物をもたらす現場技術を用いて、N+
形の高濃度にドープされた領域17がイオン注入によっ
て導入されており、この領域17は、低圧DMOSトラ
ンジスタの側のフィールド酸化物に自己整合させられて
いる。
上述した変形実施例は、最初に説明した実施例と同様に
動作して同様の利点を実質的にもたらす。
動作して同様の利点を実質的にもたらす。
第1図は、本発明に係る集積回路の配線図、第2図は、
本発明に係る集積回路の構造を概略的に示す断面図、並
びに 第3図及び第4図は、それぞれ、第1図及び第2図に示
されている集積回路の変形実施例を概略的に示す断面図
である。 1・・・集積回路 2・・・バッテリ 3・・・回路部 4・・・半導体基板 6.7・・・ドレイン 8・・・ソース 9・・・埋込層 14・・・ボッド 15・・・ソース 16・・・ゲート
本発明に係る集積回路の構造を概略的に示す断面図、並
びに 第3図及び第4図は、それぞれ、第1図及び第2図に示
されている集積回路の変形実施例を概略的に示す断面図
である。 1・・・集積回路 2・・・バッテリ 3・・・回路部 4・・・半導体基板 6.7・・・ドレイン 8・・・ソース 9・・・埋込層 14・・・ボッド 15・・・ソース 16・・・ゲート
Claims (1)
- 【特許請求の範囲】 1、電源バッテリの極性の反転に対して自己保護されて
いる集積回路において、 そのソース電極側が電気的負荷(RL)を通してアース
に接続されている第1のDMOSパワートランジスタ(
T1)と、 そのソース電極側が該バッテリ(2)の正極(VC)に
且つそのドレイン電極(D2)側が前記第1のDMOS
パワートランジスタ(T1)のドレイン電極(D1)に
接続されている第2の保護DMOSパワートランジスタ
(T2)と、 を具備し、 前記第1のトランジスタ(Ti)及び前記第2のトラン
ジスタ(T2)が共通のドレイン領域(D1、D2)を
有していることを特徴とする集積回路。 2、前記第1のトランジスタ(T1)が、縦形DMOS
トランジスタである請求項1記載の集積回路。 3、前記第1のトランジスタ(T1)が、高圧横形DM
OSトランジスタである請求項1記載の集積回路。 4、前記第2のトランジスタ(T2)が、横形DMOS
トランジスタである請求項2記載の集積回路。 5、共通ドレイン領域(14)内の、前記第1の縦形D
MOSトランジスタ(T1)と前記第2の横形DMOS
トランジスタ(T2)との間に、少なくとも1個のN^
+極性のフィンガ領域(17)であって、当該集積回路
の固有直列抵抗を下げるためのものを具備する請求項4
記載の集積回路。 6、前記第2の横形DMOSトランジスタ(T2)の側
に、フィールド酸化物に対して自己整合させられた、少
なくとも1個のN^+ドープ領域(17)であって、当
該集積回路の固有直列抵抗を下げるためのものを具備す
る請求項4記載の集積回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
IT22085-A/88 | 1988-09-27 | ||
IT8822085A IT1227104B (it) | 1988-09-27 | 1988-09-27 | Circuito integrato autoprotetto da inversioni di polarita' della batteria di alimentazione |
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Publication Number | Publication Date |
---|---|
JPH02122665A true JPH02122665A (ja) | 1990-05-10 |
JP2905227B2 JP2905227B2 (ja) | 1999-06-14 |
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Family Applications (1)
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---|---|---|---|
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---|---|
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IT (1) | IT1227104B (ja) |
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1989
- 1989-07-12 EP EP89112711A patent/EP0360991B1/en not_active Expired - Lifetime
- 1989-07-12 DE DE68917839T patent/DE68917839T2/de not_active Expired - Fee Related
- 1989-07-26 US US07/385,721 patent/US5126911A/en not_active Expired - Lifetime
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