WO2015114923A1 - 半導体集積回路装置 - Google Patents

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WO2015114923A1
WO2015114923A1 PCT/JP2014/081063 JP2014081063W WO2015114923A1 WO 2015114923 A1 WO2015114923 A1 WO 2015114923A1 JP 2014081063 W JP2014081063 W JP 2014081063W WO 2015114923 A1 WO2015114923 A1 WO 2015114923A1
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output terminal
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power supply
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潤一 斉藤
智之 澤田石
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アルプス電気株式会社
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    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches

Definitions

  • the present invention relates to a semiconductor integrated circuit device having a signal output terminal, and more particularly to a semiconductor integrated circuit device capable of protecting an internal circuit even when a voltage lower than ground is applied to the output terminal.
  • An IC having a sensing function generally includes a power supply terminal (+ terminal, ⁇ terminal) for supplying power from outside and an output terminal for outputting a sensing signal.
  • the terminals are usually connected to the controller via a cable. For this reason, there is a possibility that the power supply line is erroneously connected to the output terminal of the IC signal due to a mistake in cable wiring, in which case an excessive current may flow inside the IC.
  • FIG. 4 is a diagram showing a general open drain type signal output circuit.
  • the signal output circuit shown in FIG. 4 is composed of an N-type MOS transistor 51.
  • the source of the MOS transistor 51 is connected to the ground terminal T1, the drain is connected to the output terminal T2, and the signal IN_B is input to the gate.
  • This output terminal is connected to an external power supply voltage 53 via a pull-up resistor 52.
  • the MOS transistor 51 When the MOS transistor 51 is off, the voltage VOUT at the output terminal T2 is at a high level, and when the MOS transistor 51 is on, the voltage VOUT at the output terminal T2 is at a low level.
  • the voltage VOUT at the output terminal T2 never becomes lower than the ground potential VSS. However, if there is a cable misconnection or the like, the voltage VOUT may be lower than the ground potential VSS.
  • FIG. 5 is a diagram showing a case where the voltage VOUT at the output terminal T2 becomes lower than the ground potential VSS in the signal output circuit shown in FIG.
  • the signal line to be connected to the output terminal T2 is connected to the ground terminal T2
  • the low-voltage side power line to be connected to the ground terminal T2 is connected to the output terminal T2.
  • a current flows from the ground terminal T1 to the output terminal T2 through the parasitic diode of the MOS transistor 51, as indicated by a one-dot chain line.
  • FIG. 6 is a diagram for explaining a parasitic diode of an N-type MOS transistor.
  • FIG. 6A shows the structure of the MOS transistor
  • FIG. 6B shows the current flowing through the parasitic diode.
  • the parasitic diode existing between the bulk (P well) and the drain of the N-type MOS transistor becomes conductive. Current flows.
  • a current flows through the parasitic diode there arises a problem that the circuit becomes unstable and a power loss occurs in the parasitic diode.
  • the following patent document proposes a method of providing an N-type MOS transistor for preventing reverse current in series with an N-type MOS transistor for signal output.
  • FIG. 7 is a diagram showing a conventional protection circuit described in Patent Document 1.
  • an N-type DMOS transistor MP is provided in series with an N-type DMOS (double-diffused metal-oxide-semiconductor) transistor MI for signal output.
  • N-type DMOS double-diffused metal-oxide-semiconductor
  • the output signal of the comparator 63 becomes high level.
  • the DMOS transistor MI When the output voltage VOUT is higher than the ground potential VSS, the output signal of the comparator 63 becomes high level.
  • the high level signal IN_B is input to the gate of the DMOS transistor MI, the DMOS transistor MI is turned on.
  • the output of the AND circuit 64 becomes high level, current flows from the current source 61 to the resistor 62, the gate of the DMOS transistor MP becomes high level, and the DMOS transistor MP is also turned on. .
  • both the DMOS transistors MI and MP are turned on, and the output voltage VOUT becomes low level.
  • the channel of the DMOS transistor MP becomes conductive, no current flows through the parasitic diode of the DMOS transistor MP, so that no power loss of the parasitic diode occurs.
  • the output of the comparator 63 becomes low level
  • the output of the AND circuit 64 always becomes low level, and current does not flow from the current source 61 to the resistor 62. Therefore, the DMOS transistor MP is held in the off state.
  • the parasitic transistor of the DMOS transistor MI is in the forward direction with respect to the current flowing from the ground potential VSS to the output terminal, the reverse current does not flow from the ground terminal to the output terminal because the parasitic transistor of the DMOS transistor MP is in the reverse direction. .
  • the present invention has been made in view of such circumstances, and an object of the present invention is to provide a semiconductor integrated circuit capable of preventing a backflow current due to erroneous connection of signal lines and the like and suppressing unnecessary power loss of a circuit in a normal operation state. It is to provide a circuit device.
  • the semiconductor integrated circuit device is provided with an output terminal for outputting a signal, and a first switching which is provided in a current path between the output terminal and the first power supply line and is turned on or off according to an input signal.
  • the second switching circuit that is turned on when higher, and the potential of the output terminal when the potential of the output terminal is higher than the potential of the first power supply line, When the gate voltage of the N-type DMOS transistor is set to a second voltage higher than the threshold voltage compared to the first voltage, and the potential of the output terminal is lower than the
  • the voltage of the gate of the N-type DMOS transistor with respect to the potential of the output terminal is set as the control circuit. Is set to a voltage lower than the threshold value, so that the N-type DMOS transistor is turned off.
  • the second switching circuit is also turned off. To do. As a result, the current path between the output terminal and the first power supply line is interrupted, and no backflow current flows through the current path.
  • the voltage of the gate of the N-type DMOS transistor with respect to the potential of the first power supply line is the control voltage.
  • the second voltage is set by a circuit.
  • the second voltage is higher than the threshold voltage compared to the first voltage.
  • the gate potential of the N-type DMOS transistor becomes lower than the threshold voltage compared to the source potential.
  • the N-type DMOS transistor is turned off.
  • the second switching circuit is turned on because the output voltage is higher than the first voltage.
  • the gate potential of the N-type DMOS transistor is higher than the threshold voltage compared to the source potential. Therefore, the N-type DMOS transistor is turned on. At this time, since the second voltage is higher than the threshold voltage compared to the first voltage, the output voltage is higher than the first voltage. Therefore, the second switching circuit is continuously turned on. When the output voltage further decreases and becomes lower than the first voltage, the second switching circuit is turned off. At this time, since the potential of the gate of the N-type DMOS transistor is higher than the threshold voltage compared to the potential of the source, the N-type DMOS transistor is continuously turned on.
  • the second switching circuit includes a first P-type MOS transistor having a source connected to the output terminal, a drain connected to the first switching circuit, and a gate connected to the first power supply line. It's okay.
  • control circuit includes a resistor connected between a gate and a source of the N-type DMOS transistor and a gate of the N-type DMOS transistor when the potential of the output terminal is higher than the potential of the first power supply line.
  • a voltage output circuit that outputs the second voltage and sets the output impedance to a high impedance state when the output terminal is at a lower potential than the first power supply line.
  • the voltage output circuit includes a second P-type MOS transistor connected between a second power supply line having the second voltage with respect to the first power supply line and a gate of the N-type DMOS transistor.
  • the voltage of the output terminal is compared with the voltage of the first power supply line, and the voltage for turning on or off the second P-type MOS transistor according to the comparison result is set to the gate of the second P-type MOS transistor.
  • a comparison circuit for outputting to the output.
  • N-type wells of the first P-type MOS transistor and the second P-type MOS transistor may be connected to the second power supply line.
  • the present invention it is possible to prevent a reverse current due to a signal line misconnection or the like and to suppress unnecessary power loss of the circuit in a normal operation state.
  • FIG. 1 is a diagram illustrating an example of a configuration of a semiconductor integrated circuit device according to a first embodiment. It is a figure which shows an example of the structure of an N-type DMOS transistor.
  • FIG. 2A shows a cross-sectional structure of an N-type DMOS transistor, and
  • FIG. 2B shows an equivalent circuit thereof. It is a figure which shows an example of a structure of the semiconductor integrated circuit device which concerns on 2nd Embodiment. It is a figure which shows a general open drain type signal output circuit.
  • FIG. 5 is a diagram showing a case where the voltage at the output terminal is lower than the ground potential in the signal output circuit shown in FIG. 4. It is a figure for demonstrating the parasitic diode of an N-type MOS transistor.
  • 6A shows the structure of the MOS transistor 51
  • FIG. 6B shows the current flowing through the parasitic diode. It is a figure which shows the conventional protection circuit.
  • FIG. 1 is a diagram illustrating an example of the configuration of the semiconductor integrated circuit device according to the first embodiment.
  • the semiconductor integrated circuit device shown in FIG. 1 includes a ground terminal T1, an output terminal T2, a first switching circuit 11, a second switching circuit 12, an N-type DMOS transistor Qd1, and a control circuit 20.
  • the output terminal T2 is a terminal for outputting a signal to the outside, and is connected to a signal output destination device via a signal line (not shown).
  • the signal line is connected to the power supply line (VDD) via, for example, a pull-up resistor in the signal output destination device.
  • the ground terminal T1 is connected to the ground (VSS) of a signal output destination device via a power supply line (not shown).
  • the first switching circuit 11 is a circuit that generates an output voltage VOUT according to the input signal IN_B, is provided in a current path between the output terminal T2 and the ground, and is turned on or off according to the input signal IN_B.
  • “ground” indicates a low-voltage power supply line connected to the ground terminal T1, and corresponds to the first power supply line in the present invention.
  • the first switching circuit 11 is configured by an N-type MOS transistor Qn1, for example, as shown in FIG.
  • the N-type MOS transistor Qn1 has a source connected to the ground, a drain connected to the output terminal T2 via the N-type DMOS transistor Qd1, and an input signal IN_B input to the gate.
  • the N-type MOS transistor Qn1 is turned on when the input signal IN_B is at a high level and turned off when the input signal IN_B is at a low level.
  • the N-type DMOS transistor Qd1 is provided in the current path between the first switching circuit 11 and the output terminal T2, the source is connected to the output terminal T2, and the drain is connected to the first switching circuit 11.
  • the N-type DMOS transistor Qd1 is turned on when the gate potential becomes higher than the threshold voltage Vth as compared with the source potential, and turned off when the potential becomes lower than the threshold voltage Vth.
  • FIG. 2 is a diagram showing an example of the structure of the N-type DMOS transistor Qd1.
  • FIG. 2A shows a cross-sectional structure of the N-type DMOS transistor Qd1
  • FIG. 2B shows an equivalent circuit thereof.
  • An N type diffusion region (N well) is formed on the surface of the P type substrate, and a P type diffusion region (P well) is formed inside thereof.
  • An N type diffusion region (N +) serving as a source is formed inside the P well, and a P type diffusion region (P +) for electrically connecting the source and the P well is formed further inside.
  • a gate electrode is formed on the boundary portion between the P well and the N well on the surface of the P-type substrate via an insulating film.
  • An N-type diffusion region (N +) for conducting the drain and the N-well is formed in the N-well region on the surface of the P-type substrate.
  • a parasitic diode D1 is formed at the boundary between the P well and the N well.
  • the anode of the parasitic diode D1 is connected to the source via the P well, and the cathode of the parasitic diode D1 is connected to the drain via the N well.
  • a parasitic diode D2 is formed between the N well and the P-type substrate.
  • the anode of the parasitic diode D2 is connected to the P-type substrate, and the cathode of the parasitic diode D2 is connected to the drain via the N well.
  • the anode of the parasitic diode D2 is connected to the ground.
  • the second switching circuit 12 is connected in parallel with the N-type DMOS transistor Qd1.
  • the second switching circuit 12 is turned on when the output voltage VOUT of the output terminal T2 with respect to the ground potential VSS becomes higher than the positive first voltage V1, and turned off when the output voltage VOUT becomes lower than the first voltage V1.
  • the second switching circuit 12 includes a first P-type MOS transistor Qp1 as shown in FIG.
  • the first P-type MOS transistor Qp1 has a source connected to the output terminal T2, a drain connected to the first switching circuit 11, and a gate connected to the ground.
  • the bulk of the first P-type MOS transistor Qp1 is connected to an appropriate potential (for example, the power supply voltage VDD).
  • the output voltage VOUT is equal to the voltage between the gate and source of the first P-type MOS transistor Qp1.
  • the first P-type MOS transistor Qp1 is turned on when the output voltage VOUT becomes higher than the first voltage V1, and turned off when the output voltage VOUT becomes lower than the first voltage V1.
  • the first voltage V1 corresponds to a threshold voltage between the gate and the source in the first P-type MOS transistor Qp1.
  • the control circuit 20 controls the gate voltage of the N-type DMOS transistor Qd1 according to the potential of the output terminal T2.
  • the control circuit 20 uses the voltage Vg1 of the gate of the N-type DMOS transistor Qd1 with respect to the ground potential VSS as the second voltage V2.
  • the second voltage V2 is a voltage (V2> V1 + Vth) higher than the threshold voltage Vth compared to the first voltage V1.
  • the control circuit 20 applies the power supply voltage VDD sufficiently higher than “V1 + Vth” to the gate of the N-type DMOS transistor Qd1 as the second voltage V2.
  • the control circuit 20 uses the voltage Vg2 of the gate of the N-type DMOS transistor Qd1 with reference to the potential of the output terminal T2.
  • the voltage is set lower than the threshold value Vth, and the N-type DMOS transistor Qd1 is turned off.
  • the control circuit 20 sets the gate voltage Vg1 of the N-type DMOS transistor Qd1 to the power supply voltage VDD because the output voltage VOUT is higher than the ground potential VSS.
  • the N-type DMOS transistor Qd1 is turned off because the gate and source voltages are substantially the same voltage (VDD).
  • the first P-type MOS transistor Qp1 is turned on because the voltage (VOUT) between the gate and the source is higher than the first voltage V1.
  • the N-type MOS transistor Qn1 When the input signal IN_B changes from low level to high level, the N-type MOS transistor Qn1 is turned on. When the output voltage VOUT is close to the power supply voltage VDD, the N-type DMOS transistor Qd1 is in an off state, while the first P-type MOS transistor Qp1 is in an on state. A current flows to the ground via the P-type MOS transistor Qp1 and the N-type MOS transistor Qn1. Since both ends of the parasitic diode D1 of the N-type DMOS transistor Qd1 are short-circuited by the first P-type MOS transistor Qp1, almost no current flows through the parasitic diode D1.
  • the output voltage VOUT becomes “VDD ⁇ Vth”.
  • the power supply voltage VDD applied to the gate of the N-type DMOS transistor Qd1 by the control circuit 20 is a voltage sufficiently higher than “V1 + Vth” (VDD> V1 + Vth). Therefore, “VDD ⁇ Vth” is a voltage sufficiently higher than the first voltage V1 (VDD ⁇ Vth> V1). Therefore, even when the output voltage VOUT decreases to “VDD ⁇ Vth”, the first P-type MOS transistor Qp1 is continuously maintained in the ON state.
  • both the N-type DMOS transistor Qd1 and the N-type MOS transistor Qn1 are turned on, and the output terminal T2 and the ground are short-circuited by the transistors (Qd1, Qp1, Qn1). Further, since the N-type DMOS transistor Qd1 and the first P-type MOS transistor Qp1 are in the on state, almost no current flows through the parasitic diode D1 of the N-type DMOS transistor Qd1.
  • the first P-type MOS transistor Qp1 When the output voltage VOUT further decreases due to a voltage drop of a pull-up resistor (not shown) and becomes lower than the first voltage V1, which is the threshold voltage of the first P-type MOS transistor Qp1, the first P-type MOS transistor Qp1 is turned off. It becomes a state.
  • the gate-source voltage Vg2 of the N-type DMOS transistor Qd1 since the gate-source voltage Vg2 of the N-type DMOS transistor Qd1 further increases due to the decrease in the output voltage VOUT, the N-type DMOS transistor Qd1 continues to be kept on. Therefore, the output terminal T2 and the ground are short-circuited by the transistors (Qd1, Qn1).
  • the N-type DMOS transistor Qd1 Since the N-type DMOS transistor Qd1 is in the on state, almost no current flows through the parasitic diode D1 of the N-type DMOS transistor Qd1. As described above, when the N-type MOS transistor Qn1 is turned on, the output voltage VOUT is reduced from the power supply voltage VDD to near the ground potential VSS without current flowing through the parasitic diode D1.
  • the control circuit 20 sets the gate voltage Vg2 of the N-type DMOS transistor Qd1 with reference to the potential of the output terminal T2 to a voltage (for example, zero) lower than the threshold value Vth, the N-type DMOS transistor Qd1 is also turned off. It becomes a state.
  • the semiconductor integrated circuit device of this embodiment when the output voltage VOUT becomes an abnormal state lower than the ground potential VSS due to misconnection or the like, the N-type DMOS transistor Qd1 and the first P Since the MOS transistor Qp1 is turned off and a voltage is applied to these parasitic diodes in the reverse direction so that no current flows, it is possible to reliably prevent a backflow current from flowing from the ground to the output terminal T2.
  • the power supply voltage VDD higher than “V1 + Vth” is applied to the gate of the N-type DMOS transistor Qd1 in the normal state where the output voltage VOUT is higher than the ground potential VSS.
  • the type DMOS transistor Qd1 is turned on and the output voltage VOUT is lower than “VDD ⁇ Vth” and higher than the first voltage V1 (VDD ⁇ Vth> VOUT> V1), the N type DMOS transistor Qd1 and the first P type MOS transistor Qp1 Both turn on.
  • At least one of the N-type DMOS transistor Qd1 and the first P-type MOS transistor Qp1 connected in parallel is turned on, and no current flows through the parasitic diode D1 of the N-type DMOS transistor Qd1. Therefore, unnecessary power loss in the parasitic diode D1 can be suppressed, and deterioration of circuit characteristics due to heat generation can be prevented.
  • FIG. 3 is a diagram illustrating an example of the configuration of the semiconductor integrated circuit device according to the second embodiment.
  • the semiconductor integrated circuit device according to the present embodiment embodies the configuration of the control circuit 20 in the semiconductor integrated circuit device shown in FIG. 1, and the other configuration is the same as that of the semiconductor integrated circuit device shown in FIG.
  • the control circuit 20 has a resistor R1 connected between the gate and source of the N-type DMOS transistor Qd1 and a voltage output circuit 21.
  • the voltage output circuit 21 In a normal state where the output voltage VOUT is higher than the ground potential VSS, the voltage output circuit 21 outputs the power supply voltage VDD as the second voltage V2 (V2> V1 + Vth) to the gate of the N-type DMOS transistor Qd1, and the output voltage VOUT is grounded.
  • the output impedance is set to a high impedance state.
  • the voltage output circuit 21 includes a second P-type MOS transistor Qp2 and a comparison circuit 22, for example, as shown in FIG.
  • the second P-type MOS transistor Qp2 is connected between the power supply line (second power supply line) of the power supply voltage VDD and the gate of the N-type DMOS transistor Qd1, and the power supply voltage VDD is applied to the bulk.
  • the comparison circuit 22 compares the output voltage VOUT and the ground potential VSS, and when the output voltage VOUT is higher than the ground potential VSS, the low level voltage (for example, the ground potential VSS) that turns on the second P-type MOS transistor Qp2. When the output voltage VOUT is lower than the ground potential VSS, a high level voltage (for example, the power supply voltage VDD) that turns off the second P-type MOS transistor Qp2 is output.
  • the output voltage VOUT when the output voltage VOUT is in an abnormal state lower than the ground potential VSS due to misconnection or the like, the first voltage connected between the power supply line of the power supply voltage VDD and the gate of the N-type DMOS transistor Qd1.
  • the second P-type MOS transistor Qp2 When the second P-type MOS transistor Qp2 is turned off, the output of the voltage output circuit 21 becomes a high impedance state, and the gate of the N-type DMOS transistor Qd1 is connected to the output terminal T2 via the resistor R1.
  • the gate and source of the N-type DMOS transistor Qd1 have substantially the same potential, and the N-type DMOS transistor Qd1 is turned off. Therefore, it is possible to prevent a backflow current from flowing from the ground to the output terminal T2 by the same operation as the semiconductor integrated circuit device of FIG.
  • the second P-type MOS transistor Qp2 In a normal state where the output voltage VOUT is higher than the ground potential VSS, the second P-type MOS transistor Qp2 is turned on, and the power supply voltage VDD is applied to the gate of the N-type DMOS transistor Qd1. Accordingly, at least one of the N-type DMOS transistor Qd1 and the first P-type MOS transistor Qp1 connected in parallel is turned on by the same operation as that of the semiconductor integrated circuit device of FIG. Unnecessary power loss due to current flowing through can be suppressed.
  • an N-type MOS transistor Qn1
  • Qn1 N-type MOS transistor
  • a switching element may be used.
  • the P-type MOS transistor (Qp1) is used as the second switching circuit 12.
  • the semiconductor integrated circuit device is turned on.
  • Other types of switching elements may be used as long as the switching elements are turned off when the voltage is lower than the first voltage V1 and no reverse current flows from the ground to the output terminal T2.
  • the transistors (Qd1, Qn1, Qp1) provided in the current path between the output terminal T2 and the ground may each be constituted by a single transistor, or a plurality of the same types depending on the convenience of current capacity and layout. These transistors may be provided in parallel.

Abstract

【課題】信号線の誤接続等による逆流電流を防止できるとともに、通常の動作状態において回路の不要な電力損失を抑えることができる半導体集積回路装置を提供する。 【解決手段】誤接続等によって出力電圧ＶＯＵＴがグランド電位ＶＳＳより低い異常な状態となった場合、Ｎ型ＤＭＯＳトランジスタＱｄ１及び第１のＰ型ＭＯＳトランジスタＱｐ１がオフ状態になるとともに、それらの寄生ダイオードには逆方向に電圧が加わって電流が流れない。出力電圧ＶＯＵＴがグランド電位ＶＳＳより高い通常の状態では、並列に接続されたＮ型ＤＭＯＳトランジスタＱｄ１及び第１のＰ型ＭＯＳトランジスタＱｐ１の少なくとも一方がオン状態となり、Ｎ型ＤＭＯＳトランジスタＱｄ１の寄生ダイオードＤ１には電流が流れない。

Description

半導体集積回路装置
　本発明は、信号の出力端子を備えた半導体集積回路装置に係り、特に、グランドより低い電圧が出力端子に印加された場合でも内部回路を保護できる半導体集積回路装置に関するものである。
　センシング機能を有するＩＣは、一般に外部から電源を供給するための電源端子（＋端子，－端子）と、センシング信号を出力するための出力端子を備える。コントーラから離れた場所にセンサモジュールが設置される場合、通常それらの端子はケーブルを介してコントローラに接続される。そのため、ケーブル配線のミスなどによってＩＣの信号の出力端子に電源線が誤って接続される可能性があり、その場合ＩＣの内部に過大な電流が流れることがある。
　図４は、一般的なオープンドレイン型の信号出力回路を示す図である。図４に示す信号出力回路は、Ｎ型のＭＯＳトランジスタ５１で構成される。ＭＯＳトランジスタ５１のソースはグランド端子Ｔ１に接続され、ドレインは出力端子Ｔ２に接続され、ゲートには信号ＩＮ＿Ｂが入力される。この出力端子は、外部の電源電圧５３にプルアップ抵抗５２を介して接続される。ＭＯＳトランジスタ５１がオフの場合、出力端子Ｔ２の電圧ＶＯＵＴはハイレベルとなり、ＭＯＳトランジスタ５１がオンの場合、出力端子Ｔ２の電圧ＶＯＵＴはローレベルとなる。通常、出力端子Ｔ２がプルアップ抵抗５２を介して電源電圧５３に接続されるため、出力端子Ｔ２の電圧ＶＯＵＴがグランド電位ＶＳＳより低くなることはない。しかしながら、ケーブルの誤接続等があると、電圧ＶＯＵＴがグランド電位ＶＳＳよりも低くなる場合がある。
　図５は、図４に示す信号出力回路において出力端子Ｔ２の電圧ＶＯＵＴがグランド電位ＶＳＳより低くなる場合を示す図である。図５の例では、出力端子Ｔ２に接続されるべき信号線がグランド端子Ｔ２に接続され、グランド端子Ｔ２に接続されるべき低電圧側の電源線が出力端子Ｔ２に接続されている。この場合、一点鎖線で示すように、ＭＯＳトランジスタ５１の寄生ダイオードを通じてグランド端子Ｔ１から出力端子Ｔ２に電流が流れてしまう。
　図６は、Ｎ型のＭＯＳトランジスタの寄生ダイオードを説明するための図である。図６ＡはＭＯＳトランジスタの構造を示し、図６Ｂは寄生ダイオードに流れる電流を示す。ソースＳとバルクＢの電位がドレインＤの電位より高くなると、Ｎ型のＭＯＳトランジスタのバルク（Ｐウェル）とドレインの間に存在する寄生ダイオードが導通するため、図中の一点鎖線で示すように電流が流れる。寄生ダイオードに電流が流れると、回路が不安定になるという問題や、寄生ダイオードにおいて電力損失が発生するという問題が生じる。
　ＭＯＳトランジスタの寄生ダイオードに電流が流れることを防止するため、例えば電流経路に寄生ダイオードと逆方向のダイオードを別途挿入する方法も考えられるが、そうすると、通常の動作状態においてダイオードに電圧降下や電力損失が生じるという別の問題が発生する。そこで下記の特許文献では、信号出力用のＮ型ＭＯＳトランジスタと直列に逆電流防止用のＮ型ＭＯＳトランジスタを設ける方法が提案されている。
特開２０００－５８７５６号公報
　図７は、上記特許文献１に記載される従来の保護回路を示す図である。この保護回路では、信号出力用のＮ型のＤＭＯＳ（double-diffused metal-oxide-semiconductor）トランジスタＭＩと直列に、Ｎ型のＤＭＯＳトランジスタＭＰが設けられている。
　出力電圧ＶＯＵＴがグランド電位ＶＳＳより高い場合、コンパレータ６３の出力信号はハイレベルになる。ハイレベルの信号ＩＮ＿ＢがＤＭＯＳトランジスタＭＩのゲートに入力されると、ＤＭＯＳトランジスタＭＩはオンする。また、信号ＩＮ＿Ｂがハイレベルになると、ＡＮＤ回路６４の出力がハイレベルになり、電流源６１から抵抗６２に電流が流れて、ＤＭＯＳトランジスタＭＰのゲートがハイレベルになり、ＤＭＯＳトランジスタＭＰもオンする。これにより、ＤＭＯＳトランジスタＭＩ，ＭＰが共にオン状態となり、出力電圧ＶＯＵＴはローレベルになる。また、ＤＭＯＳトランジスタＭＰのチャンネルが導通することにより、ＤＭＯＳトランジスタＭＰの寄生ダイオードに電流が流れないため、寄生ダイオードの電力損失は生じない。
　他方、誤接続などによって出力電圧ＶＯＵＴがグランド電位ＶＳＳより低くなると、コンパレータ６３の出力がローレベルになり、ＡＮＤ回路６４の出力は常にローレベルとなり、電流源６１から抵抗６２に電流が流れなくなる。そのため、ＤＭＯＳトランジスタＭＰはオフ状態に保持される。グランド電位ＶＳＳから出力端子へ流れる電流に対して、ＤＭＯＳトランジスタＭＩの寄生トランジスタは順方向であるが、ＤＭＯＳトランジスタＭＰの寄生トランジスタは逆方向であるため、グランド端子から出力端子へ逆電流は流れない。
　このように、図７に示す保護回路によれば、誤接続等による逆電流を防止することができる。しかしながら、誤接続のない通常の動作時において出力端子が電源電圧ＶＣＣとほぼ等しい電圧にプルアップされている場合、ＤＭＯＳトランジスタＭＩがオフの状態において出力電圧ＶＯＵＴが電源電圧ＶＣＣに近づき、ＤＭＯＳトランジスタＭＰのゲート－ソース間の電圧がほぼゼロになるため、ＤＭＯＳトランジスタＭＰがオフする。この場合、ＤＭＯＳトランジスタＭＩがオフからオンに変わると、ＤＭＯＳトランジスタＭＰの寄生ダイオードに順方向の電流が流れるため、寄生ダイオードに不要な電力損失が生じる。寄生ダイオードの発熱によってＩＣチップの温度が上昇すると、特性の劣化等を生じる原因となる。
　本発明はかかる事情に鑑みてなされたものであり、その目的は、信号線の誤接続等による逆流電流を防止できるとともに、通常の動作状態において回路の不要な電力損失を抑えることができる半導体集積回路装置を提供することにある。
　本発明に係る半導体集積回路装置は、信号を出力するための出力端子と、前記出力端子と第１電源ラインとの間の電流経路に設けられ、入力信号に応じてオン又はオフする第１スイッチング回路と、前記出力端子と前記第１スイッチング回路との間の電流経路に設けられ、ソースが前記出力端子に接続され、ドレインが前記第１スイッチング回路に接続され、ゲートの電位が前記ソースの電位に比べてしきい電圧より高くなるとオンするＮ型ＤＭＯＳトランジスタと、前記Ｎ型ＤＭＯＳトランジスタと並列に接続され、前記第１電源ラインの電位を基準とする前記出力端子の電圧が正の第１電圧より高くなるとオンする第２スイッチング回路と、前記出力端子の電位が前記第１電源ラインの電位より高い場合、前記第１電源ラインの電位を基準とする前記Ｎ型ＤＭＯＳトランジスタのゲートの電圧を前記第１電圧に比べて前記しきい電圧より高い第２電圧に設定し、前記出力端子の電位が前記第１電源ラインの電位より低い場合、前記出力端子の電位を基準とする前記Ｎ型ＤＭＯＳトランジスタのゲートの電圧を前記しきい値より低い電圧に設定する制御回路とを有することを特徴とする。
　上記の構成によれば、誤接続等によって前記出力端子の電位が前記第１電源ラインの電位より低くなると、前記出力端子の電位を基準とする前記Ｎ型ＤＭＯＳトランジスタのゲートの電圧が前記制御回路によって前記しきい値より低い電圧に設定されるため、前記Ｎ型ＤＭＯＳトランジスタがオフする。また、前記第１電源ラインの電位を基準とする前記出力端子の電圧（以下、「出力電圧」と略記する場合がある。）が前記第１電圧より低くなるため、前記第２スイッチング回路もオフする。これにより、前記出力端子と前記第１電源ラインとの間の電流経路が遮断され、当該電流経路に逆流電流は流れない。
　また、上記の構成によれば、前記出力端子の電位が前記第１電源ラインの電位より高い場合、前記第１電源ラインの電位を基準とする前記Ｎ型ＤＭＯＳトランジスタのゲートの電圧が、前記制御回路によって前記第２電圧に設定される。前記第２電圧は、前記第１電圧に比べて前記しきい電圧より高い電圧である。
　この場合、前記出力電圧が前記第２電圧に近い、若しくは、前記第２電圧より高くなると、前記Ｎ型ＤＭＯＳトランジスタの前記ゲートの電位が前記ソースの電位に比べて前記しきい電圧より低くなるため、前記Ｎ型ＤＭＯＳトランジスタはオフする。他方、前記第２スイッチング回路は、前記出力電圧が前記第１電圧より高くなるため、オン状態となる。
　前記出力電圧が前記第２電圧に比べて低くなり、その低下分が前記しきい電圧に達すると、前記Ｎ型ＤＭＯＳトランジスタの前記ゲートの電位が前記ソースの電位に比べて前記しきい電圧より高くなるため、前記Ｎ型ＤＭＯＳトランジスタはオンする。このとき、前記第２電圧は前記第１電圧に比べて前記しきい電圧より高い電圧であることから、前記出力電圧は前記第１電圧より高くなる。そのため、前記第２スイッチング回路は引き続きオンする。
　前記出力電圧が更に低下して前記第１電圧より低くなると、前記第２スイッチング回路はオフする。このとき、前記Ｎ型ＤＭＯＳトランジスタの前記ゲートの電位は前記ソースの電位に比べて前記しきい電圧より高いため、前記Ｎ型ＤＭＯＳトランジスタは引き続きオンする。
　以上により、前記出力端子の電位が前記第１電源ラインの電位より高い場合は、前記Ｎ型ＤＭＯＳトランジスタ及び前記第２スイッチング回路の少なくとも一方がオン状態になる。これにより、前記第１スイッチング回路がオン状態となって前記出力端子から前記第１電源ラインへ電流が流れる場合に、この電流は前記Ｎ型ＤＭＯＳトランジスタ及び前記第２スイッチング回路の少なくとも一方に流れる。そのため、前記Ｎ型ＤＭＯＳトランジスタのバルクと前記ドレインとの間に存在する寄生ダイオードには、ほとんど電流が流れない。
　好適に、前記第２スイッチング回路は、ソースが前記出力端子に接続され、ドレインが前記第１スイッチング回路に接続され、ゲートが前記第１電源ラインに接続された第１のＰ型ＭＯＳトランジスタを含んでよい。
　好適に、前記制御回路は、前記Ｎ型ＤＭＯＳトランジスタのゲートとソースの間に接続された抵抗と、前記出力端子の電位が前記第１電源ラインの電位より高い場合、前記Ｎ型ＤＭＯＳトランジスタのゲートに前記第２電圧を出力し、前記出力端子が前記第１電源ラインより低電位の場合、出力インピーダンスを高インピーダンス状態にする電圧出力回路とを含んでよい。
　好適に、前記電圧出力回路は、前記第１電源ラインに対して前記第２電圧を有する第２電源ラインと前記Ｎ型ＤＭＯＳトランジスタのゲートとの間に接続された第２のＰ型ＭＯＳトランジスタと、前記出力端子の電圧と前記第１電源ラインの電圧とを比較し、当該比較結果に応じて前記第２のＰ型ＭＯＳトランジスタをオン又はオフさせる電圧を前記第２のＰ型ＭＯＳトランジスタのゲートに出力する比較回路とを含んでよい。
　好適に、前記第１のＰ型ＭＯＳトランジスタ及び前記第２のＰ型ＭＯＳトランジスタのＮ型ウェルは、前記第２電源ラインに接続されてよい。
　本発明によれば、信号線の誤接続等による逆流電流を防止できるとともに、通常の動作状態において回路の不要な電力損失を抑えることができる。
第１の実施形態に係る半導体集積回路装置の構成の一例を示す図である。 Ｎ型ＤＭＯＳトランジスタの構造の一例を示す図である。図２ＡはＮ型ＤＭＯＳトランジスタの断面構造を示し、図２Ｂはその等価回路を示す。 第２の実施形態に係る半導体集積回路装置の構成の一例を示す図である。 一般的なオープンドレイン型の信号出力回路を示す図である。 図４に示す信号出力回路において、出力端子の電圧がグランド電位より低くなる場合を示す図である。 Ｎ型のＭＯＳトランジスタの寄生ダイオードを説明するための図である。図６ＡはＭＯＳトランジスタ５１の構造を示し、図６Ｂは寄生ダイオードに流れる電流を示す。 従来の保護回路を示す図である。
＜第１の実施形態＞
　以下、本発明の第１の実施形態に係る半導体集積回路装置について図面を参照しながら説明する。
　図１は、第１の実施形態に係る半導体集積回路装置の構成の一例を示す図である。図１に示す半導体集積回路装置は、グランド端子Ｔ１と、出力端子Ｔ２と、第１スイッチング回路１１と、第２スイッチング回路１２と、Ｎ型ＤＭＯＳトランジスタＱｄ１と、制御回路２０を有する。
　出力端子Ｔ２は、外部に信号を出力するための端子であり、不図示の信号ラインを介して信号出力先の装置に接続される。信号ラインは、信号出力先の装置において例えばプルアップ抵抗を介して電源ライン（ＶＤＤ）に接続される。
　グランド端子Ｔ１は、不図示の電源ラインを介して信号出力先の装置のグランド（ＶＳＳ）に接続される。
　第１スイッチング回路１１は、入力信号ＩＮ＿Ｂに応じた出力電圧ＶＯＵＴを発生させる回路であり、出力端子Ｔ２とグランドとの間の電流経路に設けられ、入力信号ＩＮ＿Ｂに応じてオン又はオフする。なお、ここで「グランド」は、グランド端子Ｔ１につながる低電圧側の電源ラインを示しており、本発明における第１電源ラインに対応する。
　第１スイッチング回路１１は、例えば図１において示すように、Ｎ型ＭＯＳトランジスタＱｎ１によって構成される。Ｎ型ＭＯＳトランジスタＱｎ１は、ソースがグランドに接続され、ドレインがＮ型ＤＭＯＳトランジスタＱｄ１を介して出力端子Ｔ２に接続され、ゲートに入力信号ＩＮ＿Ｂが入力される。Ｎ型ＭＯＳトランジスタＱｎ１は、入力信号ＩＮ＿Ｂがハイレベルのときオンし、入力信号ＩＮ＿Ｂがローレベルのときオフする。
　Ｎ型ＤＭＯＳトランジスタＱｄ１は、第１スイッチング回路１１と出力端子Ｔ２との間の電流経路に設けられており、ソースが出力端子Ｔ２に接続され、ドレインが第１スイッチング回路１１に接続される。Ｎ型ＤＭＯＳトランジスタＱｄ１は、ゲートの電位がソースの電位に比べてしきい電圧Ｖｔｈより高くなるとオンし、しきい電圧Ｖｔｈより低くなるとオフする。
　図２は、Ｎ型ＤＭＯＳトランジスタＱｄ１の構造の一例を示す図である。図２ＡはＮ型ＤＭＯＳトランジスタＱｄ１の断面構造を示し、図２Ｂはその等価回路を示す。Ｐ型基板の表面にＮ型拡散領域（Ｎウェル）が形成され、その内側にＰ型拡散領域（Ｐウェル）が形成される。Ｐウェルの内側には、ソースとなるＮ型拡散領域（Ｎ＋）が形成され、その更に内側には、ソースとＰウェルを導通させるためのＰ型拡散領域（Ｐ＋）が形成される。Ｐ型基板の表面におけるＰウェルとＮウェルとの境界部分には、絶縁膜を介してゲート電極が形成される。Ｐ型基板の表面におけるＮウェルの領域には、ドレインとＮウェルを導通させるためのＮ型拡散領域（Ｎ＋）が形成される。
　ＰウェルとＮウェルとの境界には、寄生ダイオードＤ１が形成される。寄生ダイオードＤ１のアノードはＰウェルを介してソースにつながり、寄生ダイオードＤ１のカソードはＮウェルを介してドレインにつながる。
　また、ＮウェルとＰ型基板との間には、寄生ダイオードＤ２が形成される。寄生ダイオードＤ２のアノードはＰ型基板につながり、寄生ダイオードＤ２のカソードはＮウェルを介してドレインにつながる。図１の例において、Ｐ型基板はグランドに接続されるため、寄生ダイオードＤ２のアノードはグランドに接続される。
　図１に戻る。
　第２スイッチング回路１２は、Ｎ型ＤＭＯＳトランジスタＱｄ１と並列に接続される。第２スイッチング回路１２は、グランド電位ＶＳＳを基準とする出力端子Ｔ２の出力電圧ＶＯＵＴが正の第１電圧Ｖ１より高くなるとオンし、第１電圧Ｖ１より低くなるとオフする。
　例えば第２スイッチング回路１２は、図１において示すように、第１のＰ型ＭＯＳトランジスタＱｐ１によって構成される。第１のＰ型ＭＯＳトランジスタＱｐ１は、ソースが出力端子Ｔ２に接続され、ドレインが第１スイッチング回路１１に接続され、ゲートがグランドに接続される。第１のＰ型ＭＯＳトランジスタＱｐ１のバルクは、適切な電位（例えば電源電圧ＶＤＤ）に接続される。出力電圧ＶＯＵＴは、第１のＰ型ＭＯＳトランジスタＱｐ１のゲート－ソース間の電圧と等しくなる。第１のＰ型ＭＯＳトランジスタＱｐ１は、この出力電圧ＶＯＵＴが第１電圧Ｖ１より高くなるとオンし、第１電圧Ｖ１より低くなるとオフする。第１電圧Ｖ１は、第１のＰ型ＭＯＳトランジスタＱｐ１におけるゲート－ソース間のしきい電圧に相当する。
　制御回路２０は、出力端子Ｔ２の電位に応じてＮ型ＤＭＯＳトランジスタＱｄ１のゲート電圧を制御する。出力端子Ｔ２の電位がグランド電位ＶＳＳより高い場合（出力電圧ＶＯＵＴが正電圧の場合）、制御回路２０は、グランド電位ＶＳＳを基準とするＮ型ＤＭＯＳトランジスタＱｄ１のゲートの電圧Ｖｇ１を第２電圧Ｖ２に設定する。第２電圧Ｖ２は、第１電圧Ｖ１に比べてしきい電圧Ｖｔｈより高い電圧（Ｖ２＞Ｖ１＋Ｖｔｈ）である。例えば制御回路２０は、第２電圧Ｖ２として、「Ｖ１＋Ｖｔｈ」より十分に高い電源電圧ＶＤＤをＮ型ＤＭＯＳトランジスタＱｄ１のゲートに印加する。
　他方、出力端子Ｔ２の電位がグランド電位ＶＳＳより低い場合（出力電圧ＶＯＵＴが負電圧の場合）、制御回路２０は、出力端子Ｔ２の電位を基準とするＮ型ＤＭＯＳトランジスタＱｄ１のゲートの電圧Ｖｇ２をしきい値Ｖｔｈより低い電圧に設定して、Ｎ型ＤＭＯＳトランジスタＱｄ１をオフさせる。
　ここで、上述した構成を有する半導体集積回路装置の動作を説明する。
　まず、出力電圧ＶＯＵＴがグランド電位ＶＳＳより高い正常状態の動作について述べる。出力端子Ｔ２は、図示しないプルアップ抵抗によって電源電圧ＶＤＤにプルアップされているものとする。ローレベルの入力信号ＩＮ＿ＢがＮ型ＭＯＳトランジスタＱｎ１のゲートに入力されると、Ｎ型ＭＯＳトランジスタＱｎ１がオフするため、出力端子Ｔ２からグランドへの電流経路が遮断され、出力端子Ｔ２の出力電圧ＶＯＵＴはほぼ電源電圧ＶＤＤとなる。制御回路２０は、出力電圧ＶＯＵＴがグランド電位ＶＳＳより高電位になっているため、Ｎ型ＤＭＯＳトランジスタＱｄ１のゲート電圧Ｖｇ１を電源電圧ＶＤＤに設定する。Ｎ型ＤＭＯＳトランジスタＱｄ１は、ゲートとソースの電圧がほぼ同じ電圧（ＶＤＤ）になるため、オフ状態となる。他方、第１のＰ型ＭＯＳトランジスタＱｐ１は、ゲートとソースの間の電圧（ＶＯＵＴ）が第１電圧Ｖ１より高くなるため、オン状態となる。
　入力信号ＩＮ＿Ｂがローベルからハイレベルに変化すると、Ｎ型ＭＯＳトランジスタＱｎ１がオンする。出力電圧ＶＯＵＴが電源電圧ＶＤＤに近いとき、Ｎ型ＤＭＯＳトランジスタＱｄ１がオフ状態になっている一方で、第１のＰ型ＭＯＳトランジスタＱｐ１がオン状態になっているため、出力端子Ｔ２から第１のＰ型ＭＯＳトランジスタＱｐ１及びＮ型ＭＯＳトランジスタＱｎ１を介してグランドに電流が流れる。Ｎ型ＤＭＯＳトランジスタＱｄ１の寄生ダイオードＤ１の両端は、第１のＰ型ＭＯＳトランジスタＱｐ１によって短絡されるため、寄生ダイオードＤ１にはほとんど電流が流れない。
　出力端子Ｔ２からグランドへ電流が流れると、不図示のプルアップ抵抗において電圧降下が生じ、出力端子Ｔ２の出力電圧ＶＯＵＴが電源電圧ＶＤＤから低下する。出力電圧ＶＯＵＴが電源電圧ＶＤＤから低下すると、Ｎ型ＤＭＯＳトランジスタＱｄ１のゲート－ソース間の電圧Ｖｇ２は上昇する。電圧Ｖｇ２が上昇してＮ型ＤＭＯＳトランジスタＱｄ１のしきい電圧Ｖｔｈを超えると、Ｎ型ＤＭＯＳトランジスタＱｄ１はオン状態となる。
　Ｎ型ＤＭＯＳトランジスタＱｄ１のゲート－ソース間電圧Ｖｇ２がしきい電圧Ｖｔｈに達したとき、出力電圧ＶＯＵＴは「ＶＤＤ－Ｖｔｈ」となる。ここで、制御回路２０がＮ型ＤＭＯＳトランジスタＱｄ１のゲートに印加している電源電圧ＶＤＤは、「Ｖ１＋Ｖｔｈ」より十分に高い電圧である（ＶＤＤ＞Ｖ１＋Ｖｔｈ）。そのため、「ＶＤＤ－Ｖｔｈ」は第１電圧Ｖ１より十分高い電圧となる（ＶＤＤ－Ｖｔｈ＞Ｖ１）。従って、出力電圧ＶＯＵＴが「ＶＤＤ－Ｖｔｈ」まで低下したときも、第１のＰ型ＭＯＳトランジスタＱｐ１は引き続きオン状態に維持される。すなわち、Ｎ型ＤＭＯＳトランジスタＱｄ１とＮ型ＭＯＳトランジスタＱｎ１が共にオン状態となり、出力端子Ｔ２とグランドはトランジスタ（Ｑｄ１，Ｑｐ１，Ｑｎ１）によって短絡される。また、Ｎ型ＤＭＯＳトランジスタＱｄ１及び第１のＰ型ＭＯＳトランジスタＱｐ１がオン状態のため、Ｎ型ＤＭＯＳトランジスタＱｄ１の寄生ダイオードＤ１にはほとんど電流が流れない。
　不図示のプルアップ抵抗の電圧降下によって出力電圧ＶＯＵＴが更に低下し、第１のＰ型ＭＯＳトランジスタＱｐ１のしきい電圧である第１電圧Ｖ１より低くなると、第１のＰ型ＭＯＳトランジスタＱｐ１はオフ状態となる。他方、Ｎ型ＤＭＯＳトランジスタＱｄ１のゲート－ソース間電圧Ｖｇ２は、出力電圧ＶＯＵＴの低下によって更に上昇するため、Ｎ型ＤＭＯＳトランジスタＱｄ１は引き続きオン状態に維持される。従って、出力端子Ｔ２とグランドはトランジスタ（Ｑｄ１，Ｑｎ１）によって短絡される。Ｎ型ＤＭＯＳトランジスタＱｄ１がオン状態のため、Ｎ型ＤＭＯＳトランジスタＱｄ１の寄生ダイオードＤ１にはほとんど電流が流れない。
　以上により、Ｎ型ＭＯＳトランジスタＱｎ１がオンする場合、寄生ダイオードＤ１へ電流が流れることなく、出力電圧ＶＯＵＴは電源電圧ＶＤＤからグランド電位ＶＳＳ近くまで低下する。
　次に、出力電圧ＶＯＵＴがグランド電位ＶＳＳより低い異常状態の動作について述べる。この場合、第１のＰ型ＭＯＳトランジスタＱｐ１のゲート－ソース間電圧はしきい電圧（第１電圧Ｖ１）より低くなるため、第１のＰ型ＭＯＳトランジスタＱｐ１はオフする。また、制御回路２０は、出力端子Ｔ２の電位を基準とするＮ型ＤＭＯＳトランジスタＱｄ１のゲートの電圧Ｖｇ２をしきい値Ｖｔｈより低い電圧（例えばゼロ）に設定するため、Ｎ型ＤＭＯＳトランジスタＱｄ１もオフ状態となる。出力電圧ＶＯＵＴがグランド電位ＶＳＳより低くなると、Ｎ型ＤＭＯＳトランジスタＱｄ１の寄生ダイオードＤ１には逆方向の電圧が加わるため電流が流れない。また、第１のＰ型ＭＯＳトランジスタＱｐ１のバルクには電源電圧ＶＤＤが印加されるため、第１のＰ型ＭＯＳトランジスタＱｐ１の寄生ダイオードにも逆方向の電圧が加わり、電流が流れない。従って、グランドと出力端子Ｔ２との間の電流経路が全て遮断されるため、グランドから出力端子Ｔ２へ逆流電流は流れない。
　以上説明したように、本実施形態に係る半導体集積回路装置によれば、誤接続等によって出力電圧ＶＯＵＴがグランド電位ＶＳＳより低い異常な状態となった場合、Ｎ型ＤＭＯＳトランジスタＱｄ１及び第１のＰ型ＭＯＳトランジスタＱｐ１がオフ状態になるとともに、それらの寄生ダイオードには逆方向に電圧が加わって電流が流れないため、グランドから出力端子Ｔ２へ逆流電流が流れることを確実に防止できる。
　また、本実施形態に係る半導体集積回路装置によれば、出力電圧ＶＯＵＴがグランド電位ＶＳＳより高い通常の状態において、Ｎ型ＤＭＯＳトランジスタＱｄ１のゲートには、「Ｖ１＋Ｖｔｈ」より高い電源電圧ＶＤＤが印加される。出力電圧ＶＯＵＴが第１電圧Ｖ１より高い場合（ＶＯＵＴ＞Ｖ１）、第１のＰ型ＭＯＳトランジスタＱｐ１がオンし、出力電圧ＶＯＵＴが「ＶＤＤ－Ｖｔｈ」より低い場合（ＶＤＤ－Ｖｔｈ＞ＶＯＵＴ）、Ｎ型ＤＭＯＳトランジスタＱｄ１がオンし、出力電圧ＶＯＵＴが「ＶＤＤ－Ｖｔｈ」より低く第１電圧Ｖ１より高い場合（ＶＤＤ－Ｖｔｈ＞ＶＯＵＴ＞Ｖ１）、Ｎ型ＤＭＯＳトランジスタＱｄ１及び第１のＰ型ＭＯＳトランジスタＱｐ１の両方がオンする。すなわち、並列に接続されたＮ型ＤＭＯＳトランジスタＱｄ１及び第１のＰ型ＭＯＳトランジスタＱｐ１の少なくとも一方がオン状態となり、Ｎ型ＤＭＯＳトランジスタＱｄ１の寄生ダイオードＤ１には電流が流れない。そのため、寄生ダイオードＤ１における不要な電力損失を抑えることができ、発熱による回路特性の劣化等を防止できる。
＜第２の実施形態＞
　次に、本発明の第２の実施形態について説明する。
　図３は、第２の実施形態に係る半導体集積回路装置の構成の一例を示す図である。本実施形態に係る半導体集積回路装置は、図１に示す半導体集積回路装置における制御回路２０の構成を具体化したものであり、その他の構成は図１に示す半導体集積回路装置と同じである。
　図３に示す半導体集積回路装置において、制御回路２０は、Ｎ型ＤＭＯＳトランジスタＱｄ１のゲートとソースの間に接続された抵抗Ｒ１と、電圧出力回路２１を有する。電圧出力回路２１は、出力電圧ＶＯＵＴがグランド電位ＶＳＳより高い正常な状態において、Ｎ型ＤＭＯＳトランジスタＱｄ１のゲートに第２電圧Ｖ２（Ｖ２＞Ｖ１＋Ｖｔｈ）として電源電圧ＶＤＤを出力し、出力電圧ＶＯＵＴがグランド電位ＶＳＳより低い異常な状態においては、出力インピーダンスを高インピーダンス状態とする。
　電圧出力回路２１は、例えば図３において示すように、第２のＰ型ＭＯＳトランジスタＱｐ２と比較回路２２を有する。
　第２のＰ型ＭＯＳトランジスタＱｐ２は、電源電圧ＶＤＤの電源ライン（第２電源ライン）とＮ型ＤＭＯＳトランジスタＱｄ１のゲートとの間に接続されており、バルクに電源電圧ＶＤＤが印加される。
　比較回路２２は、出力電圧ＶＯＵＴとグランド電位ＶＳＳとを比較し、出力電圧ＶＯＵＴがグランド電位ＶＳＳより高い場合には第２のＰ型ＭＯＳトランジスタＱｐ２をオンさせるローレベルの電圧（例えばグランド電位ＶＳＳ）を出力し、出力電圧ＶＯＵＴがグランド電位ＶＳＳより低い場合には第２のＰ型ＭＯＳトランジスタＱｐ２をオフさせるハイレベルの電圧（例えば電源電圧ＶＤＤ）を出力する。
　上記の構成によれば、誤接続等によって出力電圧ＶＯＵＴがグランド電位ＶＳＳより低い異常な状態となった場合、電源電圧ＶＤＤの電源ラインとＮ型ＤＭＯＳトランジスタＱｄ１のゲートとの間に接続された第２のＰ型ＭＯＳトランジスタＱｐ２がオフ状態となることによって、電圧出力回路２１の出力が高インピーダンス状態となり、Ｎ型ＤＭＯＳトランジスタＱｄ１のゲートは抵抗Ｒ１を介して出力端子Ｔ２に接続される。これにより、Ｎ型ＤＭＯＳトランジスタＱｄ１のゲートとソースがほぼ同電位となり、Ｎ型ＤＭＯＳトランジスタＱｄ１はオフ状態となる。従って、既に説明した図１の半導体集積回路装置と同様の動作により、グランドから出力端子Ｔ２へ逆流電流が流れることを防止できる。
　また、出力電圧ＶＯＵＴがグランド電位ＶＳＳより高い正常状態では、第２のＰ型ＭＯＳトランジスタＱｐ２がオン状態となって、Ｎ型ＤＭＯＳトランジスタＱｄ１のゲートには電源電圧ＶＤＤが印加される。従って、既に説明した図１の半導体集積回路装置と同様の動作により、並列に接続されたＮ型ＤＭＯＳトランジスタＱｄ１及び第１のＰ型ＭＯＳトランジスタＱｐ１の少なくとも一方がオン状態となるため、寄生ダイオードＤ１に電流が流れることによる不要な電力損失を抑えることができる。
　以上、本発明の幾つかの実施形態について説明したが、本発明は上述した実施形態にのみ限定されるものではなく、種々のバリエーションを含んでいる。
　例えば、図１，図３に示す半導体集積回路装置では、第１スイッチング回路１１としてＮ型ＭＯＳトランジスタ（Ｑｎ１）を用いているが、本発明はこれに限定されるものではなく、他の種類のスイッチング素子を用いてもよい。また、図１，図３に示す半導体集積回路装置では、第２スイッチング回路１２としてＰ型ＭＯＳトランジスタ（Ｑｐ１）を用いているが、出力電圧ＶＯＵＴが所定の第１電圧Ｖより高くなるとオン状態となり、第１電圧Ｖ１より低くなるとオフ状態となるスイッチング素子であって、グランドから出力端子Ｔ２への逆流電流が流れないものであれば、他の種類のスイッチング素子を用いてもよい。
　出力端子Ｔ２とグランドとの電流経路に設けられたトランジスタ（Ｑｄ１，Ｑｎ１，Ｑｐ１）は、それぞれ単一のトランジスタで構成してもよいし、電流容量やレイアウトの都合に応じて、複数の同一種類のトランジスタを並列に設けてもよい。
　１１…第１スイッチング回路、１２…第２スイッチング回路、２０…制御回路、２１…電圧出力回路、２２…比較回路、Ｑｄ１…Ｎ型ＤＭＯＳトランジスタ、Ｑｎ１…Ｎ型ＭＯＳトランジスタ、Ｑｐ１…第１のＰ型ＭＯＳトランジスタ、Ｑｐ２…第２のＰ型ＭＯＳトランジスタ、Ｄ１，Ｄ２…寄生ダイオード、Ｔ１…グランド端子、Ｔ２…出力端子、ＶＳＳ…グランド電位、ＶＤＤ…電源電圧、ＶＯＵＴ…出力電圧。
 

Claims (5)

  1. 　信号を出力するための出力端子と、
    　前記出力端子と第１電源ラインとの間の電流経路に設けられ、入力信号に応じてオン又はオフする第１スイッチング回路と、
    　前記出力端子と前記第１スイッチング回路との間の電流経路に設けられ、ソースが前記出力端子に接続され、ドレインが前記第１スイッチング回路に接続され、ゲートの電位が前記ソースの電位に比べてしきい電圧より高くなるとオンするＮ型ＤＭＯＳトランジスタと、
    　前記Ｎ型ＤＭＯＳトランジスタと並列に接続され、前記第１電源ラインの電位を基準とする前記出力端子の電圧が正の第１電圧より高くなるとオンする第２スイッチング回路と、
    　前記出力端子の電位が前記第１電源ラインの電位より高い場合、前記第１電源ラインの電位を基準とする前記Ｎ型ＤＭＯＳトランジスタのゲートの電圧を前記第１電圧に比べて前記しきい電圧より高い第２電圧に設定し、前記出力端子の電位が前記第１電源ラインの電位より低い場合、前記出力端子の電位を基準とする前記Ｎ型ＤＭＯＳトランジスタのゲートの電圧を前記しきい値より低い電圧に設定する制御回路と
    　を有することを特徴とする半導体集積回路装置。
  2. 　前記第２スイッチング回路は、ソースが前記出力端子に接続され、ドレインが前記第１スイッチング回路に接続され、ゲートが前記第１電源ラインに接続された第１のＰ型ＭＯＳトランジスタを含む
    　ことを特徴とする請求項１に記載の半導体集積回路装置。
  3. 　前記制御回路は、
    　　前記Ｎ型ＤＭＯＳトランジスタのゲートとソースの間に接続された抵抗と、
    　　前記出力端子の電位が前記第１電源ラインの電位より高い場合、前記Ｎ型ＤＭＯＳトランジスタのゲートに前記第２電圧を出力し、前記出力端子が前記第１電源ラインより低電位の場合、出力インピーダンスを高インピーダンス状態にする電圧出力回路と
    　を含むことを特徴とする請求項２に記載の半導体集積回路装置。
  4. 　前記電圧出力回路は、
    　　前記第１電源ラインに対して前記第２電圧を有する第２電源ラインと前記Ｎ型ＤＭＯＳトランジスタのゲートとの間に接続された第２のＰ型ＭＯＳトランジスタと、
    　　前記出力端子の電圧と前記第１電源ラインの電圧とを比較し、当該比較結果に応じて前記第２のＰ型ＭＯＳトランジスタをオン又はオフさせる電圧を前記第２のＰ型ＭＯＳトランジスタのゲートに出力する比較回路と
    　を含むことを特徴とする請求項３に記載の半導体集積回路装置。
  5. 　前記第１のＰ型ＭＯＳトランジスタ及び前記第２のＰ型ＭＯＳトランジスタのＮ型ウェルが前記第２電源ラインに接続されている
    　ことを特徴とする請求項４に記載の半導体集積回路装置。
     
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