以下では、本実施形態の技術的意義の理解を容易にするために、出力トランジスタと短絡MOSトランジスタとを備えるハイサイドドライバ、及び、このような構成のハイサイドドライバに生じ得る問題について詳細に説明する。
図1は、ハイサイドドライバ100の構成の一例を示す回路図である。図1のハイサイドドライバ100は、制御ロジック回路101と、チャージポンプ102と、ゲート抵抗103と、出力MOSトランジスタ104と、短絡MOSトランジスタ105と、インバータ106と、電源供給端子107と、出力端子108とを備えている。ここで、電源供給端子107は、電源(本実施形態では、バッテリ109)から電源電圧が供給される端子であり、出力端子108は、負荷110が接続される端子である。電源供給端子107の電位を、以下では、電位VCCと記載し、出力端子108の電位を、以下では、電位VOUTと記載する。
制御ロジック回路101は、出力MOSトランジスタ104のオンオフを制御する制御信号SCTRLを生成する。
チャージポンプ102は、その出力がゲート抵抗103を介して出力MOSトランジスタ104のゲートに接続されており、制御信号SCTRLに応答して出力MOSトランジスタ104のゲートを駆動する駆動回路として動作する。詳細には、チャージポンプ102は、制御信号SCTRLがHighレベルのときに出力MOSトランジスタ104のゲートを電位VCCより高い電位(典型的には、電位VCCの2倍程度の電位)に駆動し、制御信号SCTRLがLowレベルのときには出力MOSトランジスタ104のゲートの駆動を停止する。
出力MOSトランジスタ104は、電源供給端子107と出力端子108の間に接続されており、図1の構成では、出力MOSトランジスタ104としてNチャネルMOSトランジスタが用いられている。出力MOSトランジスタ104は、そのドレインが電源供給端子107に接続され、そのソースが出力端子108に接続されている。
短絡MOSトランジスタ105は、出力MOSトランジスタ104のゲートとソースを短絡する短絡スイッチとして用いられる。図1の構成では、短絡MOSトランジスタ105としてNチャネルMOSトランジスタが用いられている。短絡MOSトランジスタ105は、そのドレインが出力MOSトランジスタ104のゲートに接続され、ソースが出力MOSトランジスタ104のソース(又は、出力端子108)に接続されている。
インバータ106は、制御信号SCTRLの反転信号(相補の論理の信号)を生成して短絡MOSトランジスタ105のゲートに供給する。
このような構成のハイサイドドライバ100は、制御ロジック回路101によって制御信号SCTRLがHighレベルに設定されると、出力MOSトランジスタ104のゲート電位が、電位VCCよりも高い電位に設定されて出力MOSトランジスタ104がオン状態に設定される。出力MOSトランジスタ104がオン状態に設定されると、バッテリ109から負荷110に電圧が供給され、負荷110が駆動される。一方、制御信号SCTRLがLowレベルに設定されると、チャージポンプ102による出力MOSトランジスタ104のゲートの駆動が停止されると共に、短絡MOSトランジスタ105によって出力MOSトランジスタ104のソースとゲートがショートされる。これにより、出力MOSトランジスタ104がオフ状態に設定される。
図1のハイサイドドライバ100において、出力MOSトランジスタ104と短絡MOSトランジスタ105とは、モノリシックに(即ち、同一の半導体基板に)集積化しても良いし、別々の半導体基板に形成しても良い。モノリシックに形成した構成は、ハイサイドドライバ100の部品数を減少させ、コストの低減に有用である。他方、出力MOSトランジスタの電気的特性を、(短絡MOSトランジスタを含む)制御回路と相違させるような場合には、出力MOSトランジスタを備えた第1のチップと、制御回路が形成された第2のチップとを備えたマルチチップ構成を採用することで、様々な性能のハイサイドドライバを提供しやすくなる。
加えて、出願人は、誘導性負荷を駆動可能であるように、ハイサイドドライバ100を構成することを検討している。近年では、ハイサイドドライバ100は、様々な機器を駆動することが求められており、例えば、車載機器では、DC(直流)モータのような誘導性負荷を駆動することも求められることがある。
図2は、このような構成のハイサイドドライバIC100Aの等価回路を示している。図2の構成では、ハイサイドドライバIC100Aに、制御ロジック回路101、チャージポンプ102、ゲート抵抗103、出力MOSトランジスタ104、短絡MOSトランジスタ105、インバータ106、電源供給端子107、及び、出力端子108がモノリシックに集積化されている。出力端子108に接続される負荷としては、DCモータ110Aが用いられている。DCモータ110Aは、等価回路としては、直列接続された、電機子インダクタンス111、電機子抵抗112、及び、誘導起電力を生成する電圧源113として表現できる。
図3は、図2のハイサイドドライバIC100Aのうち、出力MOSトランジスタ104及び短絡MOSトランジスタ105の断面構造を概念的に示す図である。出力MOSトランジスタ104及び短絡MOSトランジスタ105は、いずれも、半導体基板121に形成されている。半導体基板121は、N+型基板122と、N+型基板122の上に形成されたN型エピタキシャル層123とを備えている。N+型基板122には、N型不純物が高濃度ドープ(heavily doped)されている。ここで、本明細書において「不純物が高濃度ドープされている」とは、縮退半導体が形成される程度の高い不純物濃度(典型的には、1020/cm3程度)で不純物がドープされていることを意味している。N+型基板122は、電源供給端子107に接続されている。N型エピタキシャル層123には、N型不純物がドープされている。N型エピタキシャル層123の表面部に、出力MOSトランジスタ104と短絡MOSトランジスタ105とが形成されている。
図3では、出力MOSトランジスタ104が、トレンチゲート構造を有するNチャネル縦型MOSFET(metal oxide semiconductor field effect transistor)として構成されている場合の構造を示す断面図が図示されている。詳細には、N型エピタキシャル層123の表面部に、P型不純物がドープされたP型ボディ領域124が形成されている。P型ボディ領域124を貫通するようにトレンチが形成され、そのトレンチを埋め込むようにゲート絶縁膜125及びゲート電極126が形成される。ここで、ゲート絶縁膜125はトレンチの内壁に沿って形成され、ゲート電極126は、ゲート絶縁膜125を挟んでP型ボディ領域124及びN型エピタキシャル層123に対向するように形成されている。加えて、P型ボディ領域124の表面部には、ゲート絶縁膜125に隣接する位置に、N型不純物が高濃度ドープされたN型拡散層127が形成されている。P型ボディ領域124の表面部には、更に、P型不純物が高濃度ドープされたP型拡散層128が形成されている。このような構成の出力MOSトランジスタ104では、N型拡散層127がソースとして機能し、半導体基板121及びN型エピタキシャル層123がドレインとして機能する。また、P型拡散層128がバックゲート端子として機能する。
一方、短絡MOSトランジスタ105は、横型NチャネルMOSFETとして構成されている。詳細には、N型エピタキシャル層123の表面部に、P型不純物がドープされたP型ボディ領域131が形成されている。P型ボディ領域131の表面部には、N型拡散層134及びN型拡散層135が形成されている。N型拡散層134及びN型拡散層135には、いずれも、N型不純物が高濃度ドープされている。P型ボディ領域131のN型拡散層134とN型拡散層135の間の領域(チャネル領域)を被覆するようにゲート絶縁膜132が形成され、そのゲート絶縁膜132の上側表面にゲート電極133が形成されている。加えて、P型ボディ領域131の表面部には、更に、P型不純物が高濃度ドープされたP型拡散層136が形成されている。このような構成の短絡MOSトランジスタ105では、N型拡散層134がソースとして機能し、N型拡散層135がドレインとして機能する。また、P型拡散層136が、バックゲート端子として機能する。
留意すべきことは、図3の構造においては、短絡MOSトランジスタ105に寄生バイポーラトランジスタ105aが形成されることである。より具体的には、N型拡散層135、P型ボディ領域131、及び、N型エピタキシャル層123は、それぞれ、NPN型寄生バイポーラトランジスタのコレクタ、ベース、及び、エミッタとして機能する。なお、図2の等価回路にも、寄生バイポーラトランジスタ105aが図示されている。
一つの問題は、出力端子108の電位VOUTが電源供給端子107の電位VCCよりも高い場合、制御信号SCTRLの信号レベルに関わらず、寄生バイポーラトランジスタ105aがオン状態になり得ることである。詳細には、P型ボディ領域131の電位は、概ね、出力端子108の電位VOUTに一致し、N型エピタキシャル層123の電位は、概ね、電源供給端子107の電位VCCに一致する。よって、出力端子108の電位VOUTが電源供給端子107の電位VCCよりも高い場合、P型ボディ領域131の電位がN型エピタキシャル層123の電位よりも高くなる。ここで、出力端子108に誘導性負荷(例えば、DCモータ110A)が接続されている場合には、誘導起電力により、出力端子108の電位VOUTが電源供給端子107の電位VCCよりも高くなるという事態が生じ得ることに留意されたい。出力端子108の電位VOUTが電源供給端子107の電位VCCよりも高い場合、NPN型の寄生バイポーラトランジスタ105aのベースの電位がエミッタの電位よりも高くなり、寄生バイポーラトランジスタ105aがオン状態になり得る。
寄生バイポーラトランジスタ105aがオン状態になると、出力MOSトランジスタ104のゲート電位が電位VCCになり、出力MOSトランジスタ104をオンすることができなくなる。これは、制御信号SCTRLによる出力MOSトランジスタ104の制御ができなくなることを意味しており、動作として好ましくない。以下では、短絡MOSトランジスタ105の寄生バイポーラトランジスタ105aの問題についての理解をより容易にするために、図4を参照しながら、図2、図3の構成のハイサイドドライバIC100Aの動作について説明する。
期間T1:
期間T1(時刻t1〜t2)は、ハイサイドドライバIC100Aが初期状態にある期間である。期間T1において、DCモータ110Aが停止しており、電源供給端子107の電位VCC(即ち、バッテリ109からハイサイドドライバIC100Aに供給される電源電圧)が14Vであり、制御信号SCTRLがLowレベルであるとする。ここで、DCモータ110Aが停止している状態では、誘電起電力が発生せず、出力端子108の電位VOUTは接地電位GND(0V)になることに留意されたい。
期間T2:
期間T2(時刻t2〜t4)の開始時刻t2において、制御ロジック回路101により制御信号SCTRLがLowレベルからHighレベルにプルアップされたとする。このとき、チャージポンプ102によって出力MOSトランジスタ104のゲート電位VGが、電源供給端子107の電位VCCよりも高い電位(典型的には、2VCC)に駆動され、出力MOSトランジスタ104がオンされる。このとき、出力端子108の電位VOUTは、バッテリ109から供給される電源電圧(14V)にプルアップされ、(時刻t3)、バッテリ109からDCモータ110Aへの電力の供給が開始される。
期間T3:
期間T3(時刻t4〜t6)の開始時刻t4において、制御信号SCTRLがHighレベルからLowレベルにプルダウンされると、チャージポンプ102による出力MOSトランジスタ104のゲートの駆動が停止されると共に、短絡MOSトランジスタ105がオンされ、これにより、出力MOSトランジスタ104がオフされる。
ここで、DCモータ110Aの回転子が慣性によって回転し続けると、誘導起電力により電機子に電圧が発生し、その電圧が出力端子108に印加される。よって、出力端子108の電位VOUTは、接地電位GNDには戻らず、ある程度の電位になることがある。図4では、誘電起電力により、時刻t5において出力端子108の電位VOUTが12Vになる場合が図示されている。このとき、短絡MOSトランジスタ105はオンされるので、出力MOSトランジスタ104のゲート電位VGも12Vになる。
期間T4:
その後、期間T4(時刻t6〜t8)の開始時刻t6において、バッテリ109の電圧が低下したとする。例えば、バッテリ109がハイサイドドライバIC100A以外の機器にも電力を供給している場合、その機器の消費電力によってはバッテリ109の電圧が低下することが起こり得ることに留意されたい。図4には、バッテリ109の電圧、即ち、電源供給端子107の電位VCCが時刻t7において10Vまで低下した場合の動作が図示されており、また、図5Aには、時刻t7におけるハイサイドドライバIC100Aの各ノードの電位も図示されている。
図5Aに図示されているように、バッテリ109の電圧、即ち、電源供給端子107の電位VCCが低下し、出力端子108の電位VOUTの電位が電源供給端子107の電位VCCとPN接合の順方向電圧VF(N型エピタキシャル層123がシリコンの場合、約0.7V)の和よりも高くなると、短絡MOSトランジスタ105の寄生バイポーラトランジスタ105aがオンになる。寄生バイポーラトランジスタ105aがオンになると、P型ボディ領域131の電位が、電源供給端子107の電位VCCとPN接合の順方向電圧VFの和、即ち、10.7Vまで低下し、出力端子108の電位VOUTも10.7Vまで低下する。このとき、短絡MOSトランジスタ105がオンされて出力MOSトランジスタ104のソースとゲートが短絡されるため、出力MOSトランジスタ104のゲート電位も10.7Vまで低下する。ただし、制御信号SCTRLがLowレベルであり、元々、出力MOSトランジスタ104はオフ状態にあることが期待されているから、この段階では、寄生バイポーラトランジスタ105aがオンすることによる影響はない。
期間T5:
この状態で、期間T5(時刻t8以降)の開始時刻t8において、制御信号SCTRLがLowレベルからHighレベルにプルアップされたとする。図5Bには、期間T5におけるハイサイドドライバIC100Aの各ノードの電位が図示されている。制御信号SCTRLがHighレベルにプルアップされた場合、本来、チャージポンプ102によって出力MOSトランジスタ104のゲート電位VGが、電源供給端子107の電位VCCよりも高い電位(典型的には、2VCC)に駆動され、出力MOSトランジスタ104がオンされることが期待される。この場合、出力端子108の電位VOUTが10Vになるはずである。図5Bでは、チャージポンプ102から出力される電圧が、記号VG’として図示されている。
しかしながら、寄生バイポーラトランジスタ105aがオン状態のままであるため、出力MOSトランジスタ104のゲート電位は10.7Vのままに維持され、したがって、出力MOSトランジスタ104をオン状態にすることはできない。このとき、出力端子108の電位VOUTも、(本来期待される10Vではなく)10.7Vになってしまう。これは、制御信号SCTRLによって出力MOSトランジスタ104のスイッチングを制御する機能が失われていることを意味しており、何らかの対処をすることが望ましい。
上述の図3、図5A、図5Bは、出力MOSトランジスタ104と短絡MOSトランジスタ105がモノリシックに(即ち、同一の半導体基板に)集積化された例を図示しているが、出力MOSトランジスタ104と短絡MOSトランジスタ105との間でN+型基板122及びN型エピタキシャル層123が分断されている場合(つまり、出力MOSトランジスタ104と短絡MOSトランジスタ105が別々のチップに搭載されている場合)も動作は同じであるため、同様の対処が望まれる。
以下に述べられる本実施形態の半導体装置(ハイサイドドライバIC)では、このような問題に対処するための構成が採用される。
(第1の実施形態)
図6は、第1の実施形態のハイサイドドライバIC10の構成を示す回路図である。本実施形態のハイサイドドライバIC10は、DCモータ11を駆動する駆動システムに適用される。上述の通り、DCモータ11は、等価回路としては、直列接続された、電機子インダクタンス11a、電機子抵抗11b、及び、誘導起電力を生成する電圧源11cを備える誘導性負荷として表現できる。
本実施形態のハイサイドドライバIC10は、図2のハイサイドドライバIC100Aと同様に、制御ロジック回路1と、チャージポンプ2と、ゲート抵抗3と、出力MOSトランジスタ4と、短絡MOSトランジスタ5と、インバータ6と、電源供給端子7と、出力端子8とを備えている。ここで、電源供給端子7は、電源(本実施形態では、バッテリ9)から電源電圧が供給される端子であり、出力端子8は、負荷、本実施形態では、DCモータ11が接続される端子である。電源供給端子7の電位を、以下では、電位VCCと記載し、出力端子8の電位を、以下では、電位VOUTと記載する。
制御ロジック回路1は、出力MOSトランジスタ4のオンオフを制御する制御信号SCTRLを生成する。制御ロジック回路1が制御信号SCTRLを生成する動作は、例えば、ハイサイドドライバIC10を外部から制御するCPU(central processing unit)によって制御されても良い。
チャージポンプ2は、その出力がゲート抵抗3を介して出力MOSトランジスタ4のゲート(制御端子)に接続されており、制御信号SCTRLに応答して出力MOSトランジスタ4のゲートを駆動する駆動回路として動作する。詳細には、チャージポンプ2は、制御信号SCTRLがHighレベルのときに出力MOSトランジスタ4のゲートを電位VCCより高い電位(典型的には、電位VCCの2倍程度の電位)に駆動し、制御信号SCTRLがLowレベルのときには出力MOSトランジスタ4のゲートの駆動を停止する。
ゲート抵抗3は、チャージポンプ2と出力MOSトランジスタ4のゲートの間で流れる充放電電流を抑制し、出力MOSトランジスタ4を保護する。
出力MOSトランジスタ4は、そのドレイン(第1端子)が電源供給端子7に接続され、そのソース(第2端子)が出力端子8に接続されており、そのゲート(制御端子)の電位に応じて、ドレイン(第1端子)とソース(第2端子)とを電気的に接続し、又は切り離す機能を有している。図6の構成では、出力MOSトランジスタ4としてNチャネルMOSトランジスタが用いられている。なお、出力MOSトランジスタ4のバックゲートは、ソースに接続されている。
短絡MOSトランジスタ5は、インバータ6から出力される制御信号SCTRLの反転信号に応答して出力MOSトランジスタ4のゲートとソースを短絡する短絡スイッチとして用いられる。図6の構成では、短絡MOSトランジスタ5としてNチャネルMOSトランジスタが用いられている。短絡MOSトランジスタ5は、そのドレインが(後述のスイッチトランジスタ12を介して)出力MOSトランジスタ4のゲートに接続され、ソースが出力MOSトランジスタ4のソース(又は、出力端子8)に接続されている。なお、短絡MOSトランジスタ5のバックゲートは、そのソースに接続されている。
インバータ6は、制御信号SCTRLの反転信号(相補の論理の信号)を生成して短絡MOSトランジスタ5のゲートに供給する。
加えて、本実施形態のハイサイドドライバIC10は、スイッチトランジスタ12と、負荷抵抗13と、バックゲート制御トランジスタ14とを備えている。
スイッチトランジスタ12は、出力MOSトランジスタ4のゲートと短絡MOSトランジスタ5のドレインの間に接続されたスイッチとして機能するMOSトランジスタである。本実施形態では、スイッチトランジスタ12として、ディプレッション型のNチャネルMOSトランジスタが用いられる。スイッチトランジスタ12のゲート及びソースは、短絡MOSトランジスタ5のドレインに共通に接続されており、スイッチトランジスタ12のドレインは、出力MOSトランジスタ4のゲートに接続されている。ここで、ディプレッション型のNチャネルMOSトランジスタはノーマリオン(normally ON)であり、且つ、スイッチトランジスタ12のソースとゲートは短絡されているから、スイッチトランジスタ12のオンオフは、バックゲートの電位(又は、P型ボディ領域の電位)を制御することによって制御されることに留意されたい。
負荷抵抗13とバックゲート制御トランジスタ14は、制御信号SCTRLに応答してスイッチトランジスタ12のバックゲート(又は、P型ボディ領域)の電位を制御するバックゲート制御回路15を構成している。詳細には、負荷抵抗13は、スイッチトランジスタ12のバックゲートに接続された接続ノードN1と短絡MOSトランジスタ5のソース(即ち、出力端子8)の間に接続されている。
また、バックゲート制御トランジスタ14は、制御信号SCTRLに応答して接続ノードN1を接地端子16に接続し、又は、切り離すスイッチ素子として動作する。バックゲート制御トランジスタ14は、そのドレインが接続ノードN1に接続され、ソースが接地端子16に接続されている。バックゲート制御トランジスタ14のゲートには制御信号SCTRLが供給され、バックゲートは接地端子16に接続されている。このような構成のバックゲート制御回路15は、制御信号SCTRLがHighレベルの場合、スイッチトランジスタ12のバックゲートを接地電位GNDに設定する。一方、制御信号SCTRLがLowレベルの場合、バックゲート制御回路15は、スイッチトランジスタ12のバックゲートを出力端子8の電位VOUTと同一の電位に設定する動作を行う。
上述の制御ロジック回路1、チャージポンプ2、ゲート抵抗3、出力MOSトランジスタ4、短絡MOSトランジスタ5、インバータ6、電源供給端子7、出力端子8、スイッチトランジスタ12、負荷抵抗13、バックゲート制御トランジスタ14は、モノリシックに(即ち、同一の半導体基板に)集積化される。なお、後述されるように、本実施形態の半導体装置に、マルチチップ構成が採用されてもよい。例えば、本実施形態の半導体装置が、ゲート抵抗3と出力MOSトランジスタ4を集積化した第1の半導体チップと、制御ロジック回路1、チャージポンプ2、短絡MOSトランジスタ5、インバータ6、スイッチトランジスタ12、負荷抵抗13、バックゲート制御トランジスタ14を集積化した第2の半導体チップとを備えていても良い。
図7は、ハイサイドドライバIC10のうち、出力MOSトランジスタ4、短絡MOSトランジスタ5、スイッチトランジスタ12及びバックゲート制御トランジスタ14が形成された部分の断面構造を概念的に示した断面図である。出力MOSトランジスタ4、短絡MOSトランジスタ5、スイッチトランジスタ12、及び、バックゲート制御トランジスタ14は、いずれも、半導体基板21に形成されている。半導体基板21は、N+型基板22と、そのN+型基板22の上に形成されたN型エピタキシャル層23とを備えている。N+型基板22は、N型不純物が高濃度ドープ(heavily doped)された半導体で形成されており、電源供給端子7に接続されている。N+型基板22は、N型不純物が高濃度ドープされた半導体領域として機能する。N型エピタキシャル層23は、N型不純物がドープされた半導体領域(即ち、導電型がN型の半導体領域)であり、そのN型エピタキシャル層23の表面部に、出力MOSトランジスタ4、短絡MOSトランジスタ5、スイッチトランジスタ12及びバックゲート制御トランジスタ14が形成されている。
図7では、出力MOSトランジスタ4が、トレンチゲート構造を有するNチャネル縦型MOSFET(metal oxide semiconductor field effect transistor)として構成されている場合の構造を示す断面図が図示されている。詳細には、N型エピタキシャル層23の表面部に、P型ボディ領域24が形成されている。P型ボディ領域24は、P型不純物がドープされている半導体領域(即ち、導電型がP型である半導体領域)である。P型ボディ領域24を貫通するようにトレンチが形成され、そのトレンチを埋め込むようにゲート絶縁膜25及びゲート電極26が形成される。ここで、ゲート絶縁膜25はトレンチの内壁に沿って形成され、ゲート電極26は、ゲート絶縁膜25を挟んでP型ボディ領域24及びN型エピタキシャル層23に対向するように形成されている。
加えて、P型ボディ領域24の表面部には、ゲート絶縁膜25に隣接する位置に、N型不純物が高濃度ドープされたN型拡散層27が形成されている。P型ボディ領域24の表面部には、更に、P型不純物が高濃度ドープされたP型拡散層28が形成されている。このような構成の出力MOSトランジスタ4では、N型拡散層27がソース端子として機能し、半導体基板21及びN型エピタキシャル層23がドレイン端子として機能する。また、P型拡散層28がバックゲート端子として機能する。なお、出力MOSトランジスタ4は、トレンチゲート構造を有する縦型MOSFETに限定されず、プレーナゲート型縦型MOSFETや、横型MOSFETであっても良い。
短絡MOSトランジスタ5は、横型NチャネルMOSFETとして構成されている。詳細には、N型エピタキシャル層23の表面部に、P型ボディ領域31が形成されている。P型ボディ領域31は、P型不純物がドープされている半導体領域(即ち、導電型がP型である半導体領域)である。P型ボディ領域31の表面部には、N型拡散層34及びN型拡散層35が形成されている。N型拡散層34及びN型拡散層35は、いずれも、N型不純物が高濃度ドープされている拡散層である。P型ボディ領域31のN型拡散層34とN型拡散層35の間の領域(チャネル領域)を被覆するようにゲート絶縁膜32が形成され、そのゲート絶縁膜32の上側表面にゲート電極33が形成されている。加えて、P型ボディ領域31の表面部には、更に、P型不純物が高濃度ドープされた拡散層であるP型拡散層36が形成されている。このような構成の短絡MOSトランジスタ5では、N型拡散層34がソースとして機能し、N型拡散層35がドレインとして機能する。また、P型拡散層36が、バックゲート端子として機能する。
スイッチトランジスタ12は、ディプレッション型の横型NチャネルMOSFETとして構成されている。詳細には、N型エピタキシャル層23の表面部に、P型ボディ領域41が形成されている。P型ボディ領域41は、P型不純物がドープされている半導体領域(即ち、導電型がP型である半導体領域)である。P型ボディ領域41の表面部には、N型拡散層44及びN型ド拡散層45が形成されている。N型拡散層44及びN型ド拡散層45には、いずれも、N型不純物が高濃度ドープされている。P型ボディ領域41の表面近傍には、更に、N型拡散層44とN型ド拡散層45の間の位置にN型不純物がドープされたN型チャネル領域47が形成されている。本実施形態のスイッチトランジスタ12の構造では、N型チャネル領域47が、スイッチトランジスタ12をディプレッション型NチャネルMOSFETとして機能させるために重要である。N型チャネル領域47を被覆するようにゲート絶縁膜42が形成され、そのゲート絶縁膜42を挟んでN型チャネル領域47に対向するようにゲート電極43が形成されている。加えて、P型ボディ領域41の表面部には、P型不純物が高濃度ドープされたP型拡散層46が形成されている。このような構成のスイッチトランジスタ12では、N型拡散層44がソースとして機能し、N型ド拡散層45がドレインとして機能する。また、P型拡散層46が、バックゲート端子として機能する。
バックゲート制御トランジスタ14も、短絡MOSトランジスタ5と同様に、横型NチャネルMOSFETとして構成されている。詳細には、N型エピタキシャル層23の表面部に、P型ボディ領域51が形成されている。P型ボディ領域51は、P型不純物がドープされている半導体領域(即ち、導電型がP型である半導体領域)である。P型ボディ領域51の表面部には、N型拡散層54及びN型拡散層55が形成されている。N型拡散層54及びN型拡散層55には、いずれも、N型不純物が高濃度ドープされている。P型ボディ領域51のN型拡散層54とN型拡散層55の間の領域(チャネル領域)を被覆するようにゲート絶縁膜52が形成され、そのゲート絶縁膜52の上側表面にゲート電極53が形成されている。加えて、P型ボディ領域51の表面部には、更に、P型不純物が高濃度ドープされたP型拡散層56が形成されている。このような構成の短絡MOSトランジスタ5では、N型拡散層54がソース端子として機能し、N型拡散層55がドレイン端子として機能する。また、P型拡散層56が、バックゲート端子として機能する。
図7に図示された構造においても、短絡MOSトランジスタ5、スイッチトランジスタ12及びバックゲート制御トランジスタ14のそれぞれについて、寄生バイポーラトランジスタ5a、12a、14aが形成されることに留意されたい。即ち、N型エピタキシャル層23は、寄生バイポーラトランジスタ5a、12a、14aのエミッタとして機能し、P型ボディ領域31、41、51がベースとして機能し、N型拡散層35、45、55がコレクタとして機能する。
しかしながら、以下に詳細に議論されるように、本実施形態のハイサイドドライバIC10では、寄生バイポーラトランジスタ5a、12a、14aは、いずれも、ハイサイドドライバIC10の動作を阻害しない。即ち、本実施形態のハイサイドドライバIC10では、出力端子8の電位VOUTが電源供給端子7の電位VCCよりも高くなって短絡MOSトランジスタ5の寄生バイポーラトランジスタ5aがオン状態になっても、出力MOSトランジスタ4のゲートがスイッチトランジスタ12によって寄生バイポーラトランジスタ5aから電気的に切り離される。このため、出力端子8の電位VOUTが電源供給端子7の電位VCCよりも高くなっても出力MOSトランジスタ4をオン状態にすることができる。
以下では、本実施形態のハイサイドドライバIC10の動作について詳細に説明する。なお、以下では、制御ロジック回路1が、前述の図4のタイミングチャートに示されている波形で制御信号SCTRLを生成する場合のハイサイドドライバIC10の動作について説明する。
期間T1:
図4を参照して、期間T1(時刻t1〜t2)は、ハイサイドドライバIC10が初期状態にある期間である。期間T1において、DCモータ11が停止しており、電源供給端子7の電位VCC(即ち、バッテリ9からハイサイドドライバIC10に供給される電源電圧)が14Vであり、制御信号SCTRLがLowレベルであるとする。ここで、DCモータ11が停止している状態では、誘電起電力が発生しないため、出力端子8の電位VOUTが接地電位GNDになる。図8は、期間T1におけるハイサイドドライバIC10の動作を示す回路図であり、図9は、期間T1におけるハイサイドドライバIC10の状態を示す断面図である。
期間T1においては、制御信号SCTRLがLowレベルであり、チャージポンプ2は出力MOSトランジスタ4のゲートを駆動しない。加えて、インバータ6から出力される制御信号SCTRLの反転信号はHighレベルであるため、短絡MOSトランジスタ5はオンされる。
また、バックゲート制御回路15においては、バックゲート制御トランジスタ14がオフされるため、スイッチトランジスタ12のバックゲートの電位が、出力端子8の電位VOUT、即ち、接地電位GNDになる。スイッチトランジスタ12のソース及びゲートは、短絡MOSトランジスタ5を介して出力端子8に接続されるから、スイッチトランジスタ12のソース及びゲートの電位は、出力端子8の電位VOUT、即ち、接地電位GNDになる。よって、スイッチトランジスタ12はオンされる。
この結果、出力MOSトランジスタ4のゲートは、短絡MOSトランジスタ5及びスイッチトランジスタ12を介して出力MOSトランジスタ4のソースに短絡され、出力MOSトランジスタ4はオフされる。なお、短絡MOSトランジスタ5、スイッチトランジスタ12、及び、バックゲート制御トランジスタ14の寄生バイポーラトランジスタ5a、12a、14aは、いずれも、オフ状態である。
期間T2:
図4を参照して、期間T2(時刻t2〜t4)の開始時刻t2において、制御ロジック回路1により制御信号SCTRLがLowレベルからHighレベルにプルアップされたとする。図10は、期間T2におけるハイサイドドライバIC10の動作を示す回路図であり、図11は、期間T2におけるハイサイドドライバIC10の状態を示す断面図である。
このとき、チャージポンプ2によって出力MOSトランジスタ4のゲート電位VGが、電源供給端子7の電位VCCよりも高い電位(典型的には、2VCC)に駆動され、出力MOSトランジスタ4がオンされる。このとき、出力端子8の電位VOUTは、バッテリ9から供給される電源電圧(14V)、即ち、電源供給端子7の電位VCCにプルアップされ、(時刻t3)、バッテリ9からDCモータ11への電力の供給が開始される。また、インバータ6から出力される制御信号SCTRLの反転信号はLowレベルであるため、短絡MOSトランジスタ5はオフされる。
また、短絡MOSトランジスタ5のP型ボディ領域31の電位は、出力端子8の電位VOUT、即ち、電位VCCになり、且つ、N型エピタキシャル層23の電位も電位VCCであるから、寄生バイポーラトランジスタ5aはオフされる。P型ボディ領域31が、NPN型の寄生バイポーラトランジスタ5aのベース、N型エピタキシャル層23がエミッタとして機能することに留意されたい。よって、出力MOSトランジスタ4のゲート電位が、寄生バイポーラトランジスタ5aによって低下する問題は起こらない。
また、バックゲート制御回路15においては、制御信号SCTRLがHighレベルであることに応答してバックゲート制御トランジスタ14がオンされるため、スイッチトランジスタ12のバックゲートの電位が接地電位GNDになる。その一方で、短絡MOSトランジスタ5及びその寄生バイポーラトランジスタ5aがいずれもオフされるので、スイッチトランジスタ12のゲートとソースは、フローティングになる。この結果、スイッチトランジスタ12はオン状態を維持する。スイッチトランジスタ12は、ノーマリオンであることに留意されたい。このとき、図11に図示されているように、スイッチトランジスタ12、及び、バックゲート制御トランジスタ14のP型ボディ領域41、51の電位、即ち、寄生バイポーラトランジスタ12a、14aのベースの電位は、いずれも接地電位GNDであり、寄生バイポーラトランジスタ12a、14aも、オフ状態になる。
期間T3:
その後、図4に示されているように、期間T3(時刻t4〜t6)の開始時刻t4において、制御信号SCTRLがHighレベルからLowレベルにプルダウンされたとする。図12は、期間T3におけるハイサイドドライバIC10の動作を示す回路図であり、図13は、期間T3におけるハイサイドドライバIC10の状態を示す断面図である。
制御信号SCTRLがLowレベルにプルダウンされたことに応答して、チャージポンプ2は出力MOSトランジスタ4のゲートの駆動を停止する。一方、インバータ6から出力される制御信号SCTRLの反転信号はHighレベルであるため、短絡MOSトランジスタ5はオンされる。
また、バックゲート制御トランジスタ14がオフされるため、スイッチトランジスタ12のバックゲートの電位が、出力端子8の電位VOUTになる。また、短絡MOSトランジスタ5はオンされるので、スイッチトランジスタ12のソース及びゲートの電位は、出力端子8の電位VOUTになる。この結果、スイッチトランジスタ12はオンされる。このとき、出力MOSトランジスタ4のゲートは、短絡MOSトランジスタ5及びスイッチトランジスタ12を介して出力MOSトランジスタ4のソースに短絡され、よって、出力MOSトランジスタ4はオフされる。
ここで、DCモータ11の回転子が慣性によって回転し続けると、誘導起電力により電機子に電圧が発生し、その電圧が出力端子8に印加される。図4に図示されているように、誘電起電力によって出力端子8の電位VOUTが12Vになる場合、図12、図13に図示されているように、出力MOSトランジスタ4のゲート電位VGも12Vになる。
このとき、図13に図示されているように、短絡MOSトランジスタ5及びスイッチトランジスタ12のP型ボディ領域31、41の電位は、いずれも、出力端子8の電位VOUT(12V)であり、バックゲート制御トランジスタ14のP型ボディ領域51の電位は接地電位GNDである。よって、寄生バイポーラトランジスタ5a、12a、14aは、オフ状態になる。
期間T4:
その後、図4に示されているように、期間T4(時刻t6〜t8)の開始時刻t6においてバッテリ9の電圧が低下し始め、時刻t7において10Vになったとする。図14は、時刻t7におけるハイサイドドライバIC10の動作を示す回路図であり、図15は、時刻t7におけるハイサイドドライバIC10の状態を示す断面図である。このとき、制御信号SCTRLはLowレベルにプルダウンされたままなので、短絡MOSトランジスタ5及びスイッチトランジスタ12はオン状態を維持する。よって、出力MOSトランジスタ4のソースとゲートが短絡され、出力MOSトランジスタ4もオフ状態に維持される。
その一方で、図14、図15に図示されているように、バッテリ9の電圧、即ち、電源供給端子7の電位VCCが低下することにより、出力端子8の電位VOUTの電位が電源供給端子7の電位VCCとPN接合の順方向電圧VF(N型エピタキシャル層23がシリコンの場合、約0.7V)の和よりも高くなると、短絡MOSトランジスタ5とスイッチトランジスタ12の寄生バイポーラトランジスタ5a、12aはオン状態になる。短絡MOSトランジスタ5、スイッチトランジスタ12のP型ボディ領域31、41の電位は、出力端子8の電位VOUTの電位に一致し、また、N型エピタキシャル層23の電位は、電源供給端子7の電位VCCに一致していることに留意されたい。寄生バイポーラトランジスタ5a、12aがオン状態になると、P型ボディ領域31、41の電位が、電源供給端子7の電位VCCとPN接合の順方向電圧VFの和、即ち、10.7Vまで低下し、出力端子8の電位VOUTも10.7Vまで低下する。このとき、短絡MOSトランジスタ5及びスイッチトランジスタ12がオンされて出力MOSトランジスタ4のソースとゲートが短絡されるため、出力MOSトランジスタ4のゲート電位も10.7Vまで低下する。
ただし、制御信号SCTRLがLowレベルであり、元々、出力MOSトランジスタ4はオフ状態にあることが期待されているから、寄生バイポーラトランジスタ5a、12aがオンすることによる影響はない。
期間T5:
この状態で、図4に示されているように、期間T5(時刻t8以降)の開始時刻t8において、制御信号SCTRLがLowレベルからHighレベルにプルアップされたとする。図16は、期間T5におけるハイサイドドライバIC10の動作を示す回路図であり、図17は、期間T5におけるハイサイドドライバIC10の状態を示す断面図である。以下に詳細に議論するように、本実施形態のハイサイドドライバIC10においては、期間T5において、スイッチトランジスタ12がオフされると共に、その寄生バイポーラトランジスタ12aがオフされ、出力MOSトランジスタ4のゲートをチャージポンプ2によって高電位(具体的には、2VCC程度の電位)に駆動できることが重要である。
詳細には、制御信号SCTRLがHighレベルにプルアップされたことに応答して、出力MOSトランジスタ4のゲート電位VGが、チャージポンプ2によって電源供給端子7の電位VCCよりも高い電位(典型的には、2VCC)に駆動される。また、インバータ6から出力される制御信号SCTRLの反転信号はLowレベルであるため、短絡MOSトランジスタ5はオフされる。
ただし、短絡MOSトランジスタ5の寄生バイポーラトランジスタ5aは、オン状態になる。詳細には、短絡MOSトランジスタ5のP型ボディ領域31の電位は、出力端子8の電位VOUT(即ち、12V)になり、且つ、N型エピタキシャル層23の電位は電位VCC(即ち10V)になるから、寄生バイポーラトランジスタ5aのベースの電位がエミッタの電位と順方向電圧VFの和よりも高くなる。このため、寄生バイポーラトランジスタ5aがオンされる。寄生バイポーラトランジスタ5aがオン状態になると、スイッチトランジスタ12のソース及びゲートの電位が、電位VCC(即ち10V)になる。
ここで、本実施形態では、バックゲート制御回路15においては、制御信号SCTRLがHighレベルであることに応答してバックゲート制御トランジスタ14がオンされるため、スイッチトランジスタ12のバックゲート、即ちP型ボディ領域41の電位が接地電位GNDになる。よって、スイッチトランジスタ12のN型拡散層44とP型ボディ領域41の間に逆バイアスが印加されることになり、スイッチトランジスタ12がオフされる。また、スイッチトランジスタ12の寄生バイポーラトランジスタ12aについても、ベースとして機能するP型ボディ領域41の電位が、エミッタとして機能するN型エピタキシャル層23の電位よりも低くなるから、寄生バイポーラトランジスタ12aがオフされる。
この結果、短絡MOSトランジスタ5の寄生バイポーラトランジスタ5aがオン状態になっても、出力MOSトランジスタ4のゲートを高電位に駆動することができ、出力MOSトランジスタ4をオンさせることができるようになる。この結果、出力端子8の電位VOUTは、バッテリ9から供給される電源電圧、即ち、電源供給端子7の電位VCCと同一の電位(10V)になる。
なお、出力端子8の電位VOUTが、電源供給端子7の電位VCCと同一の電位(10V)になった後は、短絡MOSトランジスタ5のP型ボディ領域31の電位も電源供給端子7の電位VCCと同一の電位になり、よって、寄生バイポーラトランジスタ5aは、オフ状態に戻る。寄生バイポーラトランジスタ5aがオフ状態になった後でも、出力MOSトランジスタ4のゲートを高電位に駆動することができることは、変わらないことに留意されたい。
以上に説明されているように、本実施形態のハイサイドドライバIC10においては、バッテリ9の電圧が低下して電源供給端子7の電位VCCが出力端子8の電位VOUTよりも低くなったときに短絡MOSトランジスタ5の寄生バイポーラトランジスタ5aが生じさせ得る問題を回避することができる。詳細には、電源供給端子7の電位VCCが出力端子8の電位VOUTよりも低くなったときに制御信号SCTRLがHighレベルにプルアップされると、バックゲート制御回路15の動作によってスイッチトランジスタ12がオフされると共に、その寄生バイポーラトランジスタ12aがオフされる。このため、電源供給端子7の電位VCCの低下によって短絡MOSトランジスタ5の寄生バイポーラトランジスタ5aがオンされても、出力MOSトランジスタ4のゲートが短絡MOSトランジスタ5から電気的に切り離される。よって、出力MOSトランジスタ4のゲートを高電位に駆動し、出力MOSトランジスタ4をオン状態にすることができる。
なお、上記の実施形態では、スイッチトランジスタ12としてディプレッション型のNチャネルMOSトランジスタが用いられているが、スイッチトランジスタ12の代わりに、下記のような条件を満たす他の構造のスイッチ素子を用いても良い:
(1)バッテリ9(即ち、電源)に接続された半導体基板に形成された半導体領域を有している。
(2)当該半導体領域に、短絡MOSトランジスタ5のドレインに接続された拡散層(不純物が高濃度ドープされた領域)と、出力MOSトランジスタ4のゲートに接続された拡散層とが形成されている。
(3)該半導体領域の電位をバックゲート制御回路15によって制御することで、短絡MOSトランジスタ5のドレインと出力MOSトランジスタ4のゲートの間を電気的に接続し、又は、切り離すことができる。
図18は、上記の条件(1)〜(3)を満たす構造のスイッチ素子の他の例を示す断面図である。図18には、短絡MOSトランジスタ5のドレインと出力MOSトランジスタ4のゲートの間に接続されたスイッチトランジスタ(図18では、符号12Aによって参照)としてJFET(junction field effect transistor)が用いられた構造を示している。JFETも、ノーマリオンのトランジスタであることに留意されたい。詳細には、N型エピタキシャル層23の表面部に、P型不純物がドープされたP型半導体領域61が形成され、その内部に、N型不純物がドープされたN型ボディ領域62が形成されている。N型ボディ領域62の表面部には、P型不純物が高濃度ドープされたP型拡散層63と、N型不純物が高濃度ドープされたN型拡散層64、65とが形成されている。このような構成のスイッチトランジスタ12Aでは、P型拡散層63がゲート端子として機能し、N型拡散層64がソース端子として機能し、N型拡散層65がドレイン端子として機能する。
図18の構成においても、負荷抵抗13とバックゲート制御トランジスタ14で構成されるバックゲート制御回路15によってスイッチトランジスタ12AのN型拡散層64の電位、即ち、N型ボディ領域62の電位を制御することで、スイッチトランジスタ12Aを、上述のスイッチトランジスタ12と同様に動作させることができる。即ち、詳細には、電源供給端子7の電位VCCが出力端子8の電位VOUTよりも低くなったときに制御信号SCTRLがHighレベルにプルアップされると、バックゲート制御回路15の動作によってスイッチトランジスタ12Aがオフされる。このため、電源供給端子7の電位VCCの低下によって短絡MOSトランジスタ5の寄生バイポーラトランジスタ5aがオンされても、出力MOSトランジスタ4のゲートが短絡MOSトランジスタ5から電気的に切り離される。よって、出力MOSトランジスタ4のゲートを高電位に駆動し、出力MOSトランジスタ4をオン状態にすることができる。
上述の図7、図9、図11、図13、図15、図17、図18では、出力MOSトランジスタ4、短絡MOSトランジスタ5、スイッチトランジスタ(12又は12A)及びバックゲート制御トランジスタ14が、モノリシックに(即ち、同一の半導体基板に)集積化されている例を示した。しかし、後に詳細に説明するように、本実施形態の半導体装置は、例えば、出力MOSトランジスタ4が形成された半導体チップと、スイッチトランジスタ(12又は12A)、バックゲート制御トランジスタ14が集積化された半導体チップとを備える、マルチチップ構成の半導体装置として構成しても良い。
(第2の実施形態)
スイッチトランジスタ12としてディプレッション型のNチャネルMOSトランジスタを用いる第1の実施形態のハイサイドドライバIC10に起こり得る一つの問題は、出力端子8の電位VOUTが負電位になると、制御信号SCTRLがLowレベルであっても出力MOSトランジスタ4がオンする可能性があることである。制御信号SCTRLがLowレベルの場合、出力MOSトランジスタ4はオフ状態であることが期待されることに留意されたい。図19は、この問題について説明する図である。
NチャネルMOSトランジスタであるバックゲート制御トランジスタ14には、ソースからドレインに順方向電流を流すことができるボディダイオードが形成される。また、スイッチトランジスタ12においては、バックゲートからソースに順方向電流を流すことができる寄生ダイオードが形成され、また、バックゲートからドレインに順方向電流を流すことができる寄生ダイオードが形成される。このため、出力端子8の電位VOUTが−2VFよりも低くなると(ここで、VFは、ダイオードの順方向電圧)、図19の矢印18で示された経路、即ち、接地端子16から、バックゲート制御トランジスタ14、スイッチトランジスタ12、短絡MOSトランジスタ5を通過して出力端子8に到達する経路で電流が流れる。このとき、スイッチトランジスタ12はオン状態であるから、出力MOSトランジスタ4のゲートの電位は、スイッチトランジスタ12のソースの電位、即ち、−2VFになる。
ここで、出力端子8の電位VOUTが、−2VF−VTH(ここで、VTHは、出力MOSトランジスタ4の閾値電圧)よりも低い場合には、出力MOSトランジスタ4のソース−ゲート電圧が閾値電圧VTHよりも高くなり、出力MOSトランジスタ4がオンしてしまう。第2の実施形態では、このような問題に対処するためのハイサイドドライバIC10Aの構成が提示される。
図20は、第2の実施形態のハイサイドドライバIC10Aの構成を示す回路図である。第2の実施形態では、接続ノードN1(スイッチトランジスタ12のバックゲートに接続されたノード)と接地端子16の間に、バックゲート制御トランジスタ14と直列にダイオード17が接続される。ダイオード17は、接地端子16から接続ノードN1に向かう電流を阻止するように(即ち、接地端子16から接続ノードN1から向かう方向がダイオード17の逆方向であるように)接続される。より具体的には、図20の構成では、ダイオード17のアノードが接続ノードN1に接続され、カソードがバックゲート制御トランジスタ14のドレインに接続されている。
このような構成によれば、図19に図示されているような、接地端子16からバックゲート制御トランジスタ14、スイッチトランジスタ12、短絡MOSトランジスタ5を通過して出力端子8に到達する経路で流れる電流を阻止することができる。よって、本実施形態のハイサイドドライバIC10Aの構成によれば、出力端子8の電位VOUTが負電位である場合に、制御信号SCTRLがLowレベルであっても出力MOSトランジスタ4がオンする可能性があるという問題を解消することができる。
なお、バックゲート制御トランジスタ14とダイオード17の位置は、交換されても良い。この場合、バックゲート制御トランジスタ14のドレインが接続ノードN1に接続され、ソースがダイオード17のアノードに接続され、カソードが接地端子16に接続される。
ダイオード17は、図21に図示されているように、出力MOSトランジスタ4、短絡MOSトランジスタ5、スイッチトランジスタ12及びバックゲート制御トランジスタ14と共に半導体基板21に集積化されても良い。図21は、ダイオード17がハイサイドドライバIC10Aが集積化された場合の、好適なダイオード17の構造を示す断面図である。好適な実施形態では、ダイオード17は、N型エピタキシャル層23の上に形成された絶縁層71の上に形成された、ポリシリコンのPN接合ダイオードとして形成される。具体的には、ダイオード17は、P型半導体領域72及びN型半導体領域73を含んでいる。P型半導体領域72は、P型不純物が高濃度ドープされたポリシリコンで形成され、N型半導体領域73は、N型不純物が高濃度ドープされたポリシリコンで形成される。このようなダイオード17の構造は、不所望な寄生素子が形成されない点で好適である。ダイオード17をN型エピタキシャル層23にP型不純物及びN型不純物を拡散することで形成すると、不所望な寄生素子が形成される可能性がある。ダイオード17をポリシリコンのPN接合ダイオードとして形成することで、不所望な寄生素子が形成される懸念を排除することができる。
なお、上記の実施形態では、制御ロジック回路1、チャージポンプ2、ゲート抵抗3、出力MOSトランジスタ4、短絡MOSトランジスタ5、インバータ6、電源供給端子7、出力端子8、スイッチトランジスタ12、負荷抵抗13、バックゲート制御トランジスタ14及び(存在する場合には)ダイオード17が同一の半導体基板に集積化されている例を図示して説明しているがハイサイドドライバIC10、10Aの構成は、このような構成に限定されない。上述の実施形態による利点(即ち、寄生バイポーラトランジスタ5aによる問題の解消)は、少なくとも、短絡MOSトランジスタ5とスイッチトランジスタ12が形成された半導体基板が、出力MOSトランジスタ4のドレインと共通にバッテリ9(即ち、電源)に接続された構成について得ることができることに留意されたい。
図22は、第1の実施形態の半導体装置(ハイサイドドライバIC)をマルチチップ構成に変更した構成のハイサイドドライバ10Bの構成の一例を示す回路図である。図22のハイサイドドライバ10Bは、出力トランジスタチップ20Aと、制御回路チップ20Bとを備えている。出力トランジスタチップ20Aには、ゲート抵抗3と、出力MOSトランジスタ4とが集積化されている。出力MOSトランジスタ4のドレインは、バッテリ9(即ち、電源)に接続された電源供給端子7Aに接続され、出力MOSトランジスタ4のソースは、出力端子8に接続されている。制御回路チップ20Bには、制御ロジック回路1、チャージポンプ2、短絡MOSトランジスタ5、インバータ6、スイッチトランジスタ12、負荷抵抗13及びバックゲート制御トランジスタ14が集積化されている。制御回路チップ20Bは、電源供給端子7Bを有しており、電源供給端子7Bは、バッテリ9に接続されている。制御回路チップ20Bに集積化された各回路は、バッテリ9から供給される電源電圧、又は、該電源電圧から発生した内部電源電圧の供給を受けて動作する。
図23は、ハイサイドドライバ10Bの出力トランジスタチップ20A及び制御回路チップ20Bの構造を部分的に示す断面図である。出力トランジスタチップ20Aは、半導体基板21Aを備えている。半導体基板21Aは、N+型基板22Aと、そのN+型基板22Aの上に形成されたN型エピタキシャル層23Aとを備えている。N+型基板22Aは、N型不純物が高濃度ドープ(heavily doped)された半導体で形成されており、電源供給端子7Aに接続されている。N型エピタキシャル層23Aは、N型不純物がドープされた半導体領域であり、そのN型エピタキシャル層23Aの表面部に、出力MOSトランジスタ4が形成されている。
制御回路チップ20Bは、半導体基板21Bを備えている。半導体基板21Bは、N+型基板22Bと、そのN+型基板22Bの上に形成されたN型エピタキシャル層23Bとを備えている。N+型基板22Bは、N型不純物が高濃度ドープ(heavily doped)された半導体で形成されており、電源供給端子7Bに接続されている。N型エピタキシャル層23Bは、N型不純物がドープされた半導体領域であり、そのN型エピタキシャル層23Bの表面部に、短絡MOSトランジスタ5、スイッチトランジスタ12及びバックゲート制御トランジスタ14が形成されている。
一方、図24は、第2の実施形態の半導体装置(ハイサイドドライバIC)をマルチチップ構成に変更した構成のハイサイドドライバ10Cの構成の一例を示す回路図である。図24のハイサイドドライバ10Bは、図22及び図23に図示された構造の出力トランジスタチップ20Aと、制御回路チップ20Cとを備えている。制御回路チップ20Cは、制御回路チップ20Bに、ダイオード17を追加した構造を有している。
図25は、ハイサイドドライバ10Cの出力トランジスタチップ20A及び制御回路チップ20Cの構造を部分的に示す断面図である。図25の出力トランジスタチップ20Aの構造は、図23に図示されている出力トランジスタチップ20Aと同様である。また、制御回路チップ20Cの構造は、N型エピタキシャル層23Bの上に形成された絶縁層71の上に、ダイオード17が形成されている点を除けば、図24に図示された制御回路チップ20Cの構造と同様である。図25の構造では、ダイオード17は、P型半導体領域72と:N型半導体領域73とを備える、ポリシリコンのPN接合ダイオードとして形成されている。
また、マルチチップ構成が採用される場合には、出力トランジスタチップ20Aに設けられる出力トランジスタとして、出力MOSトランジスタ4の代わりにIGBT(insulated gate bipolar transistor)が用いられてもよい。当業者には周知であるように、IGBTは、MOSトランジスタにコレクタ領域を追加的に設けた構造を採用することで電子と正孔の両方をキャリアとして使用可能なデバイスである。したがって、出力トランジスタとして、MOSトランジスタ4の代わりにIGBTを用いても、本質的な動作は変わらない。
図26は、図23に図示されたハイサイドドライバ10Bにおいて、出力トランジスタチップ20Aに設けられる出力トランジスタとして出力IGBT4Aが用いられる場合の構成を示す断面図である。出力トランジスタチップ20Aは、半導体基板81を備えている。半導体基板81は、P型コレクタ領域82と、N型ドレイン領域83(N型バッファ領域ともいう)と、N型エピタキシャル層84とを備えている。P型コレクタ領域82は、P型不純物が高濃度ドープされた半導体で形成されており、N型ドレイン領域83は、N型不純物が高濃度ドープされた半導体で形成されている。P型コレクタ領域82は、バッテリ9(即ち、電源)に接続された電源供給端子7Aに接続されており、コレクタ(第1端子)として機能する。N型ドレイン領域83は、P型コレクタ領域82の上に形成されており、ドレインとして機能する。N型エピタキシャル層84は、N型不純物がドープされた半導体領域であり、N型ドレイン領域83の上に形成されている。なお、N型ドレイン領域83は、必ずしも必要というわけではなく、なくても構わない。
N型エピタキシャル層84には、複数のP型ベース領域85が形成されており、該P型ベース領域85のそれぞれにはN型拡散層86が形成されている。P型ベース領域85は、P型不純物がドープされた半導体領域であり、また、N型拡散層86は、N型不純物が高濃度ドープされた半導体領域である。P型ベース領域85の表面部には、更に、P型不純物が高濃度ドープされたP型拡散層87が形成されている。P型ベース領域85は、離間的に設けられており、N型エピタキシャル層84は、隣接するP型ベース領域85の間を通って半導体基板81の表側主面81aに到達している。また、P型拡散層87及びN型拡散層86は、出力IGBT4Aのエミッタ(第2端子)として機能し、出力端子8に接続される。
更に、P型ベース領域85、及び、N型エピタキシャル層84の上面を部分的に被覆するようにゲート絶縁膜88が形成され、そのゲート絶縁膜88の上にゲート電極89が形成される。ゲート電極89は、P型ベース領域85の上面の一部に対向していると共に、N型エピタキシャル層84の上面の一部に対向するように設けられている。なお、ゲート絶縁膜88及びゲート電極89は、図3等のようなトレンチゲート構造であっても良い。
当業者には周知であるように、IGBTは、MOSトランジスタにコレクタ領域を追加的に設けた構造を採用することで電子と正孔の両方をキャリアとして使用可能なデバイスである。したがって、出力トランジスタチップ20Aの出力トランジスタとして、出力MOSトランジスタ4の代わりに出力IGBT4Aを用いても、本質的な動作は変わらない。
図25に図示されたハイサイドドライバ10Bにおいても、出力トランジスタチップ20Aに設けられる出力トランジスタとして出力IGBT4Aが用いてもよい。図27は、図25に図示されたハイサイドドライバ10Bの出力トランジスタチップ20Aに出力IGBT4Aを設けた場合のハイサイドドライバ10Bの構成を示す断面図である。図27に図示されている出力トランジスタチップ20Aの出力IGBT4Aの構造は、図26に図示されている構造と同一である。
なお、上記の図22〜図27には、マルチチップ構造の半導体装置が図示されているが、出力MOSトランジスタ4、短絡MOSトランジスタ5、スイッチトランジスタ12及びそれらを制御する回路群(上記の実施形態では、制御ロジック回路1、チャージポンプ2、ゲート抵抗3、インバータ6、負荷抵抗13、バックゲート制御トランジスタ14及び(存在する場合には)ダイオード17)が同一の半導体基板に集積化される構成は、部品点数を低減するために好適であることに留意されたい。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。