JP2001068663A

JP2001068663A - Ｍｏｓサイリスタ

Info

Publication number: JP2001068663A
Application number: JP24318199A
Authority: JP
Inventors: Hitoshi Yamaguchi; 仁山口; Toshio Sakakibara; 利夫榊原; Jun Sakakibara; 純榊原; Takumi Shibata; 巧柴田
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1999-08-30
Filing date: 1999-08-30
Publication date: 2001-03-16

Abstract

(57)【要約】【課題】低電流領域の損失を小さくすることができるＭ
ＯＳサイリスタを提供する。【解決手段】誘電体３，６により分離されたＮ^-型シリ
コン層７において、Ｐ型ベース領域８とＮ⁺型エミッタ
領域９とカソード電極１０とＰ⁺型アノード領域１１と
アノード電極１２が形成され、エミッタ領域９とＮ^-型
シリコン層７とに挟まれたベース領域８の表面露出部上
にゲート絶縁膜１３を介してゲート電極１４が配置され
ている。Ｎ型シリコン層７の表面であって、かつアノー
ド領域１１に隣接する領域にＮ⁺型のドレイン領域１５
が形成され、アノード電極１２がドレイン領域１５にも
接している。一つの素子においてＭＯＳトランジスタと
サイリスタが並列に動作する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はＭＯＳサイリスタ
に関するものである。

【０００２】

【従来の技術】半導体パワーデバイスとして、ＭＯＳサ
イリスタが知られている（特開平９−６４３３８号公報
等）。図１４には、ＭＯＳサイリスタの構成例を示す。
絶縁分離されたＮ型領域１００において、Ｐ型ベース領
域１０１とＮ型エミッタ領域１０２が形成され、エミッ
タ領域１０２はカソード電極１０３と接触している。ま
た、Ｎ型領域１００においてＮ⁺型領域１０４とＰ型ア
ノード領域１０５が形成され、アノード領域１０５はア
ノード電極１０６と接触している。さらに、エミッタ領
域１０２とＮ型領域１００とに挟まれたベース領域１０
１の表面露出部上にはゲート絶縁膜１０７を介してゲー
ト電極１０８が形成されている。

【０００３】このＭＯＳサイリスタは、電圧駆動型のパ
ワー素子で、パワーＭＯＳやＩＧＢＴよりも高電流出力
が可能な素子として注目されている。しかしながら、こ
のＭＯＳサイリスタは、ＩＧＢＴや単純なサイリスタと
同様に電流の立ち上がりがダイオードでクランプされ
（０．７ボルト程度の電圧を印加するまでは電流が流れ
ず）、低電流出力においても０．７ボルト以上の電圧が
素子にかかってしまうため、損失が大きいという問題が
あった。

【０００４】

【発明が解決しようとする課題】そこで、この発明の目
的は、低電流領域の損失を小さくすることができるＭＯ
Ｓサイリスタを提供することにある。

【０００５】

【課題を解決するための手段】請求項１〜１１に記載の
発明によれば、第１導電型半導体層の表面であって、か
つ第２導電型アノード領域に隣接する領域に第１導電型
のドレイン領域が形成され、アノード電極がドレイン領
域にも接することにより、ＭＯＳトランジスタが並列に
動作するようになる。このようにＭＯＳトランジスタと
の並列型にすることにより、０ボルトから電流が立ち上
がり、ＭＯＳサイリスタの低電流領域の損失を小さくす
ることができる。

【０００６】

【発明の実施の形態】（第１の実施の形態）以下、この
発明を具体化した第１の実施の形態を図面に従って説明
する。

【０００７】図１には、本実施の形態における横型ＭＯ
Ｓサイリスタの断面図を示す。このＭＯＳサイリスタは
半導体パワーデバイス、特に、自動車用、民生用モー
タ、或いはランプの駆動素子として用いられるものであ
る。

【０００８】図１において、ＳＯＩ基板１が用いられて
いる。つまり、単結晶シリコン基板２の上に埋め込み酸
化膜（誘電体）３を介して薄い単結晶シリコン層４が形
成されている。そして、このＳＯＩ基板１のシリコン層
４には埋め込み酸化膜３に達するトレンチ５が形成さ
れ、トレンチ５内には酸化膜（誘電体）６が充填されて
いる。このようにトレンチ構造によりＭＯＳサイリスタ
形成用の島が区画形成されている。

【０００９】上述のトレンチ島、つまり、誘電体（３，
６）により他の活性領域と分離されたＮ^-型シリコン層
（第１導電型半導体層）７における一主面表面層の一部
にＰ型ベース領域（第２導電型ベース領域）８が形成さ
れている。そのベース領域８の表面層の一部にはＮ⁺型
エミッタ領域（第１導電型エミッタ領域）９が形成され
ている。エミッタ領域９の表面にはカソード電極１０が
接するように配置されている。

【００１０】また、Ｎ^-型シリコン層７の表面層の他の
一部にはＰ⁺型アノード領域（第２導電型アノード領
域）１１が形成されている。そのアノード領域１１の表
面にはアノード電極１２が接するように配置されてい
る。一方、エミッタ領域９とＮ^-型シリコン層７とに挟
まれたベース領域８の表面露出部上にはゲート絶縁膜１
３が配置されるとともに、その上にはゲート電極１４が
配置されている。詳しくは、ゲート電極１４はエミッタ
領域９の端部の上を基端としてベース領域８の上を通し
てＮ^-型シリコン層７の上に延びている。

【００１１】さらに、Ｎ^-型シリコン層７の表面であっ
て、かつアノード領域１１に隣接する領域にＮ⁺型のド
レイン領域（第１導電型のドレイン領域）１５が形成さ
れている。ドレイン領域１５はアノード電極１２と接し
ている。

【００１２】つまり、ＭＯＳサイリスタのアノード拡散
層（Ｐ⁺型領域）１１に隣接する位置にＮチャネルＭＯ
Ｓトランジスタのドレイン電極用拡散層となるＮ⁺層１
５が設けられ、アノード電極１２がこのＮ⁺層１５にも
接続されている。

【００１３】このような構成とすることにより、一つの
素子においてＭＯＳトランジスタとサイリスタが並列的
に動作することになり、サイリスタの電流が立ち上がる
以前の状態でＭＯＳトランジスタが動作し、低損失化が
達成される。即ち、出力特性は図２の実線Ｌ１のように
なり、破線Ｌ２で示されるサイリスタ単独の特性よりも
低い電圧（０ボルト）から立ち上がり、低損失化が図ら
れる。また、同じく一点鎖線Ｌ３で示されるＭＯＳトラ
ンジスタ単独の特性に対しては、高電流化が図られる。

【００１４】実験によって確認した出力特性を図３に示
す。詳しくは、ゲート電圧が７ボルトであり、（i)ＭＯ
Ｓトランジスタ単体、（ii）サイリスタ単体、（iii)Ｍ
ＯＳ−サイリスタ並列における、各々の特性を示す。

【００１５】このような特性を利用して、本デバイス
を、例えば、自動車のパワーウィンドウ用モータを駆動
するための素子として用いた場合、図４に示すように、
ラッシュ電流やロック電流の短時間かつ大電流をサイリ
スタ特性で流し、定常電流の長時間かつ小電流をＭＯＳ
トランジスタ特性で流すことができる。従って、ＭＯＳ
トランジスタ或いはサイリスタ単独では不可能或いは大
きな面積となってしまうパワー素子を小さな面積で実現
することができる。

【００１６】次に、詳しい動作メカニズムについて説明
を加える。図１において、例えばドレイン電圧＝５Ｖで
ゲートをオン（５Ｖ）にすると、ゲート電極１４の下で
のＰ層８の表面に反転層が形成され、カソードのＮ⁺型
領域９をソース、Ｐ型領域８をウエル、アノードのＮ⁺
型領域１５及びＮ^-型領域７をドレインとするＮチャネ
ルＭＯＳトランジスタがオンする。

【００１７】次に、このドレイン電流をベース電流とし
て、アノードのＰ⁺型領域１１をエミッタ、Ｎ^-型領域
７をベース、Ｐ型領域（ウエル領域）８をコレクタとす
るＰＮＰトランジスタがオンする。

【００１８】そして、このＰＮＰトランジスタのコレク
タ電流をベース電流として、カソードのＮ⁺型領域９を
エミッタ、Ｐ型領域（ウエル領域）８をベース、Ｎ^-領
域７をコレクタとするＮＰＮトランジスタがオンする。

【００１９】さらに、このＮＰＮトランジスタのコレク
タ電流をベースとしてＰＮＰトランジスタの電流が増
え、正帰還によりサイリスタがオンする。従って、ＭＯ
Ｓトランジスタとサイリスタが並列に動作することにな
る。

【００２０】以上のように、一つの素子でＭＯＳトラン
ジスタとサイリスタの並列動作が可能となり、サイリス
タの高電流特性とＭＯＳトランジスタの低損失特性を両
立することができる。詳しくは、図２に示すごとく０ボ
ルトから電流が立ち上がり、低電流領域の損失を小さく
することができるとともに、サイリスタ動作で大電流を
流すことができる。さらに、ＳＯＩ構造で、ＣＭＯＳや
バイポーラと集積できる構造である。また、ＳＯＩ分離
した各島において素子が形成されるが、隣接素子との間
で寄生素子がない。

【００２１】また、図１においては、ドレイン領域１５
がアノード領域１１に対してベース領域８側に接してい
る。この場合には、ＭＯＳトランジスタとサイリスタの
うちＭＯＳ特性を有利に働かせることができる。つま
り、低電圧駆動時にも通常のＭＯＳトランジスタとして
使用できる。（第２の実施の形態）次に、第２の実施の形態を説明す
る。

【００２２】図５には、本実施の形態における横型ＭＯ
Ｓサイリスタの断面図を示す。図５において、エピ基板
（半導体基板）２０を用いている。つまり、Ｐ型単結晶
シリコン基板２１の上にＮ^-型シリコン層（第１導電型
半導体層）２２をエピタキシャル成長させたものを使用
しいてる。エピ層２２にはＰ型領域（第２導電型半導体
層）２３，２４が形成され、島状に絶縁分離されてい
る。つまり、Ｎ^-型エピ層２２に対してＰ型半導体層２
３，２４を接合分離層として用いている。

【００２３】この基板２０においてエピ層２２の一主面
表面層の一部にはＰ型ベース領域（第２導電型ベース領
域）２５が形成され、そのベース領域２５の表面層の一
部にはＮ⁺型エミッタ領域（第１導電型エミッタ領域）
２６が形成されている。エミッタ領域２６の表面にはカ
ソード電極２７が接するように配置されている。

【００２４】エピ層２２の表面層の他の一部には、Ｐ⁺
型アノード領域（第２導電型アノード領域）２８が形成
され、そのアノード領域２８の表面に接するようにアノ
ード電極２９が設けられている。一方、エミッタ領域２
６とエピ層２２とに挟まれたベース領域２５の表面露出
部上にはゲート絶縁膜３０が形成され、その上にゲート
電極３１が配置されている。詳しくは、ゲート電極３１
はエミッタ領域２６の端部の上を基端としてベース領域
２５の上を通してエピ層２２上に延びている。

【００２５】さらに、エピ層２２の表面であって、かつ
アノード領域２８に隣接する領域にＮ⁺型のドレイン領
域（第１導電型のドレイン領域）３２が形成されてい
る。アノード電極２９はドレイン領域３２にも接してい
る。これにより、一つの素子においてＭＯＳトランジス
タとサイリスタが並列に動作するこのように本例でも、
一つの素子でＭＯＳトランジスタとサイリスタの並列動
作が可能であり、図２に示すように０ボルトから電流が
立ち上がり、低電流領域の損失を小さくすることができ
るとともに、サイリスタ動作で大電流が流せる。さら
に、ＰＮ接合分離構造で、ＣＭＯＳやバイポーラと集積
できる構造となっている。さらには、コストが安い（Ｓ
ＯＩ基板よりもバルク基板の方が安価である）。

【００２６】なお、第１および第２の実施形態では、同
一チップ内において素子分離された島が多数形成された
場合について説明したが、１チップ内に１つのＭＯＳサ
イリスタが配置されている場合、つまり、素子分離構造
ではない場合に適用してもよい。（第３の実施の形態）次に、第３の実施の形態を説明す
る。

【００２７】図６には、本実施の形態における縦型ＭＯ
Ｓサイリスタの断面図を示す。図６において、Ｎ^-型シ
リコン層（第１導電型半導体層）４１の一主面表面層の
一部にはＰ型ベース領域（第２導電型ベース領域）４２
が形成され、そのベース領域４２の表面層の一部にＮ⁺
型エミッタ領域（第１導電型エミッタ領域）４３が形成
されている。エミッタ領域４３の表面に接するようにカ
ソード電極４４が設けられている。

【００２８】また、Ｎ^-型シリコン層４１の一主面表面
層とは反対側の表面層には、Ｐ型アノード領域（第２導
電型アノード領域）４５が形成されている。アノード領
域４５の表面に接するようにアノード電極４６が設けら
れている。一方、エミッタ領域４３とＮ^-型シリコン層
４１とに挟まれたベース領域４２の表面露出部上にはゲ
ート絶縁膜４７が形成され、その上にゲート電極４８が
配置されている。詳しくは、ゲート電極４８はエミッタ
領域４３の端部の上を基端としてベース領域４２の上を
通してＮ^-型シリコン層４１の上に延びている。

【００２９】さらに、Ｎ^-型シリコン層４１の一主面表
面層とは反対側の表面層であって、かつアノード領域４
５に隣接する領域にＮ型のドレイン領域（第１導電型の
ドレイン領域）４９が形成されている。アノード電極４
６はドレイン領域４９にも接している。このようにする
ことにより、一つの素子においてＭＯＳトランジスタと
サイリスタが並列に動作する。

【００３０】本例においても、一つの素子でＭＯＳトラ
ンジスタとサイリスタの並列動作が可能であり、図２に
示すように０ボルトから電流が立ち上がり、低電流領域
の損失を小さくすることができるとともに、サイリスタ
動作で大電流が流せる。また、縦型としたので、横型に
比べ面積当たりの電流が大きく、換言すれば、小さな面
積で同量の電流を流すことができ、コストを低くするこ
とができる。

【００３１】なお、本実施形態の応用例として、図７に
示すように、Ｐ型領域４５をベース層４２に近づけるこ
とでオン抵抗を下げることも可能である（ただし、トレ
ードオフの関係で耐圧は低下する）。（第４の実施の形態）次に、第４の実施の形態を、第１
の実施の形態との相違点を中心に説明する。

【００３２】図８には、本実施の形態におけるＭＯＳサ
イリスタの断面図を示す。図１のＭＯＳサイリスタに対
し、図８の本例においては、ドレイン領域１５がアノー
ド領域１１に対してベース領域８とは反対側に接してい
る。

【００３３】このようにすると、ＭＯＳトランジスタと
サイリスタのうちサイリスタ特性を有利に働かせること
ができる。つまり、低電圧駆動時のＭＯＳトランジスタ
動作は低出力気味であるが、高電圧駆動時にはサイリス
タとして大出力が出せる。

【００３４】なお、本構造は第２の実施形態（図５）等
にも適用できる。（第５の実施の形態）次に、第５の実施の形態を、第１
の実施の形態との相違点を中心に説明する。

【００３５】図９には、本実施の形態におけるＭＯＳサ
イリスタの平面図を示す。図９において、ドレイン領域
の或る部分１５ａはアノード領域１１ａに対してベース
領域８側に接し、またドレイン領域の残りの部分１５ｂ
はアノード領域１１ｂに対してベース領域８の反対側に
接している。つまり、Ｐ⁺型アノード領域（１１ａ，１
１ｂ）とＮ⁺型ドレイン領域（１５ａ，１５ｂ）を市松
模様となるように配置している。

【００３６】このようにすると、ＭＯＳトランジスタと
サイリスタをバランス良く働かせることができる。な
お、レイアウトの応用例として、図１０に示すように、
ゲート電極１４を中心にして全周にドレイン領域１５
ａ，１５ｂを配置してもよい。このようにすると、図９
の角部Ｐ１，Ｐ２が無くなるので電界集中が起きにくく
耐圧が上がる。

【００３７】本実施形態の構造は第２の実施形態等にも
適用できる。（第６の実施の形態）次に、第６の実施の形態を、第１
の実施の形態との相違点を中心に説明する。

【００３８】図１１には、本実施の形態におけるＭＯＳ
サイリスタの断面図を示す。図１１において、Ｐ型ベー
ス領域８の表面にＰ⁺型の高濃度拡散層領域６０が設け
られ、さらに、この拡散層領域６０の表面に接して設け
られたベース電極６１とカソード電極１０が接続されて
いる。

【００３９】このようにベースをカソードと短絡するこ
とにより、ノイズ等によるサイリスタ誤動作を起きにく
くすることができる。なお、本構造は第２の実施形態や
第３の実施形態にも適用できる。（第７の実施の形態）次に、第７の実施の形態を、第１
の実施の形態との相違点を中心に説明する。

【００４０】図１２には、本実施の形態におけるＭＯＳ
サイリスタの断面図を示す。図１２において、Ｎ^-型シ
リコン層７の一主面表面層であってＰ型ベース領域８か
ら離れた位置にＰ⁺型ドレイン領域（第２導電型ドレイ
ン領域）７１が形成されている。ドレイン領域７１には
ドレイン電極７２が設けられている。Ｐ⁺型ドレイン領
域７１とＰ型ベース領域８との間に挟まれたＮ^-型シリ
コン層７の表面上には絶縁膜７３が形成され、その上に
は第２ゲート電極７４が配置されている。この構造に
て、ベース領域８をソースとし、ドレイン領域７１、第
２ゲート電極７４からなるＭＯＳトランジスタが併設さ
れていることになる。

【００４１】この構造によって、第１のトランジスタ
（サイリスタ）Ｑ１のオフ状態で、第２のトランジスタ
Ｑ２をオンすることにより、ベースをカソードと短絡す
ることができる（エミッタ短絡型とすることができ
る）。これにより、ノイズ等によるサイリスタ誤動作を
起きにくくすることができる。さらに、サイリスタを第
２ゲート電極７４でオフさせることができる。

【００４２】なお、本構造は第２の実施形態や第３の実
施形態にも適用できる。（第８の実施の形態）次に、第８の実施の形態を、第７
の実施の形態との相違点を中心に説明する。

【００４３】図１３には、本実施の形態におけるＭＯＳ
サイリスタの断面図を示す。図１３において、第２ゲー
ト電極７４がベース領域８上のゲート電極１４と接続さ
れ、Ｐ⁺型ドレイン領域７１がカソード電極１０と接続
されている。このようにすることにより、オン・オフを
一つのゲートで制御できる。なお、本構造は第２の実施
形態や第３の実施形態にも適用できる。

【００４４】これまで説明してきた実施の形態以外にも
次のように実施してもよい。導電型に関して、これまで
の説明においては第１導電型がＮ型、第２導電型がＰ型
であったが、第１導電型をＰ型、第２導電型をＮ型とし
てもよい。

【図面の簡単な説明】

【図１】第１の実施の形態におけるＭＯＳサイリスタ
の断面図。

【図２】電流−電圧特性を表す図。

【図３】電流−電圧特性を表す図。

【図４】モータ駆動電流を示す図。

【図５】第２の実施の形態におけるＭＯＳサイリスタ
の断面図。

【図６】第３の実施の形態におけるＭＯＳサイリスタ
の断面図。

【図７】第３の実施の形態におけるＭＯＳサイリスタ
の断面図。

【図８】第４の実施の形態におけるＭＯＳサイリスタ
の断面図。

【図９】第５の実施の形態におけるＭＯＳサイリスタ
の平面図。

【図１０】第５の実施の形態におけるＭＯＳサイリス
タの平面図。

【図１１】第６の実施の形態におけるＭＯＳサイリス
タの断面図。

【図１２】第７の実施の形態におけるＭＯＳサイリス
タの断面図。

【図１３】第８の実施の形態におけるＭＯＳサイリス
タの断面図。

【図１４】従来のＭＯＳサイリスタの断面図。

【符号の説明】

１…ＳＯＩ基板、２…単結晶シリコン基板、３…埋め込
み酸化膜、４…単結晶シリコン層、５…トレンチ、６…
酸化膜、７…Ｎ^-型シリコン層、８…Ｐ型ベース領域、
９…Ｎ⁺型エミッタ領域、１０…カソード電極、１１…
Ｐ⁺型アノード領域、１２…アノード電極、１３…ゲー
ト絶縁膜、１４…ゲート電極、１５…Ｎ ⁺型のドレイン
領域、２０…エピ基板、２１…Ｐ型単結晶シリコン基
板、２２…Ｎ^-型シリコン層、２３，２４…Ｐ型領域、
２５…Ｐ型ベース領域、２６…Ｎ⁺型エミッタ領域、２
７…カソード電極、２８…Ｐ⁺型アノード領域、２９…
アノード電極、３０…ゲート絶縁膜、３１…ゲート電
極、３２…Ｎ⁺型のドレイン領域、４１…Ｎ^-型シリコ
ン層、４２…Ｐ型ベース領域、４３…Ｎ⁺型エミッタ領
域、４４…カソード電極、４５…Ｐ型アノード領域、４
６…アノード電極、４７…ゲート絶縁膜、４８…ゲート
電極、４９…Ｎ型のドレイン領域、６０…Ｐ⁺型の高濃
度拡散層領域、６１…ベース電極、７１…Ｐ⁺型ドレイ
ン領域、７２…ドレイン電極、７３…絶縁膜、７４…第
２ゲート電極。

フロントページの続き (72)発明者榊原純愛知県刈谷市昭和町１丁目１番地株式会社デンソー内 (72)発明者柴田巧愛知県刈谷市昭和町１丁目１番地株式会社デンソー内Ｆターム(参考） 5F005 AA03 AB02 AB03 AC02 AD01 AE09 AF01 AF02 CA01 CA02 GA01

Claims

【特許請求の範囲】

【請求項１】第１導電型半導体層（７）の表面層の一
部に形成された第２導電型ベース領域（８）と、その第２導電型ベース領域（８）の表面層の一部に形成
された第１導電型エミッタ領域（９）と、その第１導電型エミッタ領域（９）の表面に接して設け
られたカソード電極（１０）と、前記第１導電型半導体層（７）の表面層の他の一部に形
成された第２導電型アノード領域（１１）と、その第２導電型アノード領域（１１）の表面に接して設
けられたアノード電極（１２）と、第１導電型エミッタ領域（９）と第１導電型半導体層
（７）とに挟まれた第２導電型ベース領域（８）の表面
露出部上にゲート絶縁膜（１３）を介して設けられたゲ
ート電極（１４）とを有する横型ＭＯＳサイリスタにお
いて、前記第１導電型半導体層（７）の表面であって、かつ前
記第２導電型アノード領域（１１）に隣接する領域に第
１導電型のドレイン領域（１５）を形成し、前記アノー
ド電極（１２）を前記ドレイン領域（１５）にも接する
ようにすることにより、ＭＯＳトランジスタが並列に動
作するようにしたことを特徴とするＭＯＳサイリスタ。
【請求項２】誘電体（３，６）により他の活性領域と
分離された第１導電型半導体層（７）における一主面表
面層の一部に形成された第２導電型ベース領域（８）
と、その第２導電型ベース領域（８）の表面層の一部に形成
された第１導電型エミッタ領域（９）と、その第１導電型エミッタ領域（９）の表面に接して設け
られたカソード電極（１０）と、前記第１導電型半導体層（７）の表面層の他の一部に形
成された第２導電型アノード領域（１１）と、その第２導電型アノード領域（１１）の表面に接して設
けられたアノード電極（１２）と、第１導電型エミッタ領域（９）と第１導電型半導体層
（７）とに挟まれた第２導電型ベース領域（８）の表面
露出部上にゲート絶縁膜（１３）を介して設けられたゲ
ート電極（１４）とを有する横型ＭＯＳサイリスタにお
いて、前記第１導電型半導体層（７）の表面であって、かつ前
記第２導電型アノード領域（１１）に隣接する領域に第
１導電型のドレイン領域（１５）を形成し、前記アノー
ド電極（１２）を前記ドレイン領域（１５）にも接する
ようにすることにより、ＭＯＳトランジスタが並列に動
作するようにしたことを特徴とするＭＯＳサイリスタ。
【請求項３】第１導電型半導体層（２２）に対して第
２導電型半導体層（２３，２４）を接合分離層として用
いる半導体基板（２０）において第１導電型半導体層
（２２）の一主面表面層の一部に形成された第２導電型
ベース領域（２５）と、その第２導電型ベース領域（２５）の表面層の一部に形
成された第１導電型エミッタ領域（２６）と、その第１導電型エミッタ領域（２６）の表面に接して設
けられたカソード電極（２７）と、前記第１導電型半導体層（２２）の表面層の他の一部に
形成された第２導電型アノード領域（２８）と、その第２導電型アノード領域（２８）の表面に接して設
けられたアノード電極（２９）と、第１導電型エミッタ領域（２６）と第１導電型半導体層
（２２）とに挟まれた第２導電型ベース領域（２５）の
表面露出部上にゲート絶縁膜（３０）を介して設けられ
たゲート電極（３１）とを有する横型ＭＯＳサイリスタ
において、前記第１導電型半導体層（２２）の表面であって、かつ
前記第２導電型アノード領域（２８）に隣接する領域に
第１導電型のドレイン領域（３２）を形成し、前記アノ
ード電極（２９）を前記ドレイン領域（３２）にも接す
るようにすることにより、ＭＯＳトランジスタが並列に
動作するようにしたことを特徴とするＭＯＳサイリス
タ。
【請求項４】第１導電型半導体層（４１）の一主面表
面層の一部に形成された第２導電型ベース領域（４２）
と、その第２導電型ベース領域（４２）の表面層の一部に形
成された第１導電型エミッタ領域（４３）と、その第１導電型エミッタ領域（４３）の表面に接して設
けられたカソード電極（４４）と、前記第１導電型半導体層（４１）の一主面表面層とは反
対側の表面層に形成された第２導電型アノード領域（４
５）と、その第２導電型アノード領域（４５）の表面に接して設
けられたアノード電極（４６）と、第１導電型エミッタ領域（４３）と第１導電型半導体層
（４１）とに挟まれた第２導電型ベース領域（４２）の
表面露出部上にゲート絶縁膜（４７）を介して設けられ
たゲート電極（４８）とを有する縦型ＭＯＳサイリスタ
において、前記第１導電型半導体層（４１）の一主面表面層とは反
対側の表面層であって、かつ前記第２導電型アノード領
域（４５）に隣接する領域に第１導電型のドレイン領域
（４９）を形成し、前記アノード電極（４６）を前記ド
レイン領域（４９）にも接するようにすることにより、
ＭＯＳトランジスタが並列に動作するようにしたことを
特徴とするＭＯＳサイリスタ。
【請求項５】請求項１〜４のいずれか１項に記載のＭ
ＯＳサイリスタにおいて、前記ドレイン領域（１５）が前記アノード領域（１１）
に対して前記ベース領域（８）側に接することを特徴と
するＭＯＳサイリスタ。
【請求項６】請求項１〜４のいずれか１項に記載のＭ
ＯＳサイリスタにおいて、前記ドレイン領域（１５）が前記アノード領域（１１）
に対して前記ベース領域（８）とは反対側に接すること
を特徴とするＭＯＳサイリスタ。
【請求項７】請求項１〜４のいずれか１項に記載のＭ
ＯＳサイリスタにおいて、前記ドレイン領域の或る部分（１５ａ）は前記アノード
領域（１１ａ）に対して前記ベース領域（８）側に接
し、またドレイン領域の残りの部分（１５ｂ）は前記ア
ノード領域（１１ｂ）に対して前記ベース領域（８）の
反対側に接することを特徴とするＭＯＳサイリスタ。
【請求項８】請求項１〜７のいずれか１項に記載のＭ
ＯＳサイリスタにおいて、第２導電型ベース領域（８）の表面に第２導電型の高濃
度拡散層領域（６０）を設け、さらに、この拡散層領域
（６０）の表面に接して設けられたベース電極（６１）
と前記カソード電極（１０）が接続されていることを特
徴とするＭＯＳサイリスタ。
【請求項９】請求項１〜８のいずれか１項に記載のＭ
ＯＳサイリスタにおいて、第１導電型半導体層（７）の一主面表面層であって第２
導電型ベース領域（８）から離れて設けた第２導電型ド
レイン領域（７１）と、その第２導電型ドレイン領域（７１）に設けたドレイン
電極（７２）と、第２導電型ドレイン領域（７１）と第２導電型ベース領
域（８）との間に挟まれた第１導電型半導体層（７）の
表面上に絶縁膜（７３）を介して設けられた第２ゲート
電極（７４）と、を有することにより、前記第２導電型ベース領域（８）をソースとし、第２導
電型ドレイン領域（７１）、第２ゲート電極（７４）か
らなるＭＯＳトランジスタを併設したことを特徴とする
ＭＯＳサイリスタ。
【請求項１０】請求項９に記載のＭＯＳサイリスタに
おいて、第２ゲート電極（７４）が前記ベース領域（８）上のゲ
ート電極（１４）と接続され、第２導電型ドレイン領域
（７１）がカソード電極（１０）と接続されていること
を特徴とするＭＯＳサイリスタ。
【請求項１１】請求項１〜１０のいずれか１項に記載
のＭＯＳサイリスタにおいて、半導体材料はシリコンであることを特徴とするＭＯＳサ
イリスタ。