JPH10200104A - 電圧駆動型半導体装置及びその製造方法 - Google Patents
電圧駆動型半導体装置及びその製造方法Info
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- JPH10200104A JPH10200104A JP9003588A JP358897A JPH10200104A JP H10200104 A JPH10200104 A JP H10200104A JP 9003588 A JP9003588 A JP 9003588A JP 358897 A JP358897 A JP 358897A JP H10200104 A JPH10200104 A JP H10200104A
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- 239000004065 semiconductor Substances 0.000 title claims description 24
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 24
- 239000010703 silicon Substances 0.000 claims abstract description 24
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 22
- 238000009826 distribution Methods 0.000 claims abstract description 10
- 230000000149 penetrating effect Effects 0.000 claims abstract description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 21
- 238000005530 etching Methods 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims 6
- 238000000059 patterning Methods 0.000 claims 4
- 230000000873 masking effect Effects 0.000 claims 2
- 239000010410 layer Substances 0.000 abstract description 69
- 238000009413 insulation Methods 0.000 abstract description 14
- 239000011229 interlayer Substances 0.000 abstract description 13
- 239000012535 impurity Substances 0.000 abstract description 6
- 238000009751 slip forming Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 101000617708 Homo sapiens Pregnancy-specific beta-1-glycoprotein 1 Proteins 0.000 description 1
- 101000617725 Homo sapiens Pregnancy-specific beta-1-glycoprotein 2 Proteins 0.000 description 1
- 102100022019 Pregnancy-specific beta-1-glycoprotein 2 Human genes 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
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- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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Abstract
(57)【要約】
【課題】トレンチ型の絶縁ゲートを有する半導体装置
で、ゲート電極形成時の多結晶シリコンのエッチバック
の制御性が良く、しかも寄生サイリスタがラッチアップ
しにくい素子を提供すること、及びそのような素子の製
造方法を提供する。 【解決手段】シリコン基板１の表面上に、ゲート絶縁膜
６よりも厚い絶縁膜７及び、絶縁膜７上及びゲート電極
５上に絶縁膜８を設ける。
で、ゲート電極形成時の多結晶シリコンのエッチバック
の制御性が良く、しかも寄生サイリスタがラッチアップ
しにくい素子を提供すること、及びそのような素子の製
造方法を提供する。 【解決手段】シリコン基板１の表面上に、ゲート絶縁膜
６よりも厚い絶縁膜７及び、絶縁膜７上及びゲート電極
５上に絶縁膜８を設ける。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はトレンチ型の絶縁ゲ
ートを有する半導体装置に係り、特にパワーMOSFETやＩ
ＧＢＴなどに関する。
ートを有する半導体装置に係り、特にパワーMOSFETやＩ
ＧＢＴなどに関する。
【０００２】
【従来の技術】図８（ａ），（ｂ）に従来のトレンチ型
の絶縁ゲートを有するＩＧＢＴ（Insulated Gate Bipol
ar Transistor ）のアクティブ領域の断面図及び平面図
を示す（以下、この素子をトレンチＩＧＢＴと呼ぶ）。
なお、断面図（ａ）は平面図（ｂ）のＸ−Ｘ′に対応し
ている。トレンチＩＧＢＴはｐ+基板１上にｎ-ドリフト
層２が形成される。ｎ- ドリフト層２の表面にｐベース
層３が形成され、さらに、ｐベース層３の表面に選択的
にｎ+ エミッタ層４が形成される。さらに、ｐベース層
３及びｎ+ エミッタ層４を貫通して、連続的にトレンチ
１０が形成され、トレンチ表面には、ゲート絶縁膜６及
びゲート電極５が形成される。さらに、ゲート電極表面
に酸化膜１２及び層間絶縁膜８が形成される。さらに、
ｐ+基板１の裏面上にコレクタ電極１１が形成され、ｎ
- ドリフト層２上にエミッタ電極９が形成される。
の絶縁ゲートを有するＩＧＢＴ（Insulated Gate Bipol
ar Transistor ）のアクティブ領域の断面図及び平面図
を示す（以下、この素子をトレンチＩＧＢＴと呼ぶ）。
なお、断面図（ａ）は平面図（ｂ）のＸ−Ｘ′に対応し
ている。トレンチＩＧＢＴはｐ+基板１上にｎ-ドリフト
層２が形成される。ｎ- ドリフト層２の表面にｐベース
層３が形成され、さらに、ｐベース層３の表面に選択的
にｎ+ エミッタ層４が形成される。さらに、ｐベース層
３及びｎ+ エミッタ層４を貫通して、連続的にトレンチ
１０が形成され、トレンチ表面には、ゲート絶縁膜６及
びゲート電極５が形成される。さらに、ゲート電極表面
に酸化膜１２及び層間絶縁膜８が形成される。さらに、
ｐ+基板１の裏面上にコレクタ電極１１が形成され、ｎ
- ドリフト層２上にエミッタ電極９が形成される。
【０００３】図９（ａ），（ｂ）に従来のトレンチＩＧ
ＢＴのゲート電極をゲートパッドに引き出す領域の断面
図及び平面図を示す。なお、断面図（ａ）は平面図
（ｂ）のＹ−Ｙ′に対応している。ｐ+ 基板１上にｎ-
ドリフト層２が形成される。ｎ-ドリフト層２の表面に
ｐウェル層及びｐベース層３が形成され、さらに、ｐベ
ース層３の表面に選択的にｎ+ エミッタ層４が形成され
る。さらに、ｐベース層３及びｎ+ エミッタ層４を貫通
して、連続的にトレンチ１０が形成され、トレンチ表面
には、ゲート絶縁膜６及びゲート電極５，ゲート配電部
５Ａが形成される。さらに、ゲート電極表面に酸化膜１
２及び層間絶縁膜８が形成される。さらに、ｐ+ 基板１
の裏面上にコレクタ電極１１が形成され、層間絶縁膜８
上にエミッタ電極９が、ゲート配電部５Ａ上にゲート電
極用配線９Ａが形成される。
ＢＴのゲート電極をゲートパッドに引き出す領域の断面
図及び平面図を示す。なお、断面図（ａ）は平面図
（ｂ）のＹ−Ｙ′に対応している。ｐ+ 基板１上にｎ-
ドリフト層２が形成される。ｎ-ドリフト層２の表面に
ｐウェル層及びｐベース層３が形成され、さらに、ｐベ
ース層３の表面に選択的にｎ+ エミッタ層４が形成され
る。さらに、ｐベース層３及びｎ+ エミッタ層４を貫通
して、連続的にトレンチ１０が形成され、トレンチ表面
には、ゲート絶縁膜６及びゲート電極５，ゲート配電部
５Ａが形成される。さらに、ゲート電極表面に酸化膜１
２及び層間絶縁膜８が形成される。さらに、ｐ+ 基板１
の裏面上にコレクタ電極１１が形成され、層間絶縁膜８
上にエミッタ電極９が、ゲート配電部５Ａ上にゲート電
極用配線９Ａが形成される。
【０００４】動作原理は以下の通りである。まず、エミ
ッタ電極９を接地し、コレクタ電極１１にある一定の正
電圧を印加する。この状態で、ゲート電極５にしきい値
電圧以上の電圧を加えることにより、ゲート電極５に沿
って、縦方向にチャネルが形成され、コレクタ電極１
１，エミッタ電極９間に電流が流れ、トレンチＩＧＢＴ
はオン状態となる。
ッタ電極９を接地し、コレクタ電極１１にある一定の正
電圧を印加する。この状態で、ゲート電極５にしきい値
電圧以上の電圧を加えることにより、ゲート電極５に沿
って、縦方向にチャネルが形成され、コレクタ電極１
１，エミッタ電極９間に電流が流れ、トレンチＩＧＢＴ
はオン状態となる。
【０００５】従来のＩＧＢＴはＭＯＳゲートが平面(プ
レーナ)にあるため、プレーナIGBTと呼ばれている。プ
レーナＩＧＢＴは微細化し、Ｐベース層間に設けられた
ＭＯＳゲートの長さを短くすると、空乏層により電流通
路が狭められるＪＦＥＴ効果により、オン電圧が上昇し
てしまう。このためＩＧＢＴはＬＳＩとは異なり微細化
には限界がある。一方、トレンチＩＧＢＴは、プレーナ
ＩＧＢＴに比べ、JFET効果による抵抗成分が存在せず、
さらに、微細化が可能であることから、オン電圧が低減
できることが特徴である。
レーナ)にあるため、プレーナIGBTと呼ばれている。プ
レーナＩＧＢＴは微細化し、Ｐベース層間に設けられた
ＭＯＳゲートの長さを短くすると、空乏層により電流通
路が狭められるＪＦＥＴ効果により、オン電圧が上昇し
てしまう。このためＩＧＢＴはＬＳＩとは異なり微細化
には限界がある。一方、トレンチＩＧＢＴは、プレーナ
ＩＧＢＴに比べ、JFET効果による抵抗成分が存在せず、
さらに、微細化が可能であることから、オン電圧が低減
できることが特徴である。
【０００６】
【発明が解決しようとする課題】トレンチ型の絶縁ゲー
トを有する半導体装置はその特徴であるゲート電極を形
成するために、一般的に、ドライエッチング技術を利用
してシリコン基板にトレンチを形成後、ゲート酸化を
し、さらに不純物を含んだ多結晶シリコンを埋め込み、
その後、ゲート配電部を除き多結晶シリコンをエッチバ
ックする。この時、多結晶シリコンの表面はシリコン基
板の表面からｎ+ エミッタ層の下面との間に存在しなけ
ればならない。なぜなら、多結晶シリコンの表面がシリ
コン基板表面よりも上にある場合、ゲート電極がエミッ
タ電極と短絡し、多結晶シリコンの表面がｎ+ エミッタ
層の下面よりも下にある場合、チャネルが形成されない
領域が生じ、素子がＭＯＳ動作をしないためである。し
たがって、エッチバックの面内均一性を考慮すると、ウ
エハ全面でこの制御を行うにはｎ+ エミッタ層の接合深
さを深くする必要がある。しかし、ｎ+ エミッタ層の接
合深さを深くすると、制御範囲が広くなり、制御性は良
くなるものの、ｎ+ エミッタ層横のｐベース層の抵抗成
分が増加することにより、ｎ+ｐｎ-ｐ+ の寄生サイリス
タがラッチアップし易くなり、素子が破壊し易くなると
いう問題があった。
トを有する半導体装置はその特徴であるゲート電極を形
成するために、一般的に、ドライエッチング技術を利用
してシリコン基板にトレンチを形成後、ゲート酸化を
し、さらに不純物を含んだ多結晶シリコンを埋め込み、
その後、ゲート配電部を除き多結晶シリコンをエッチバ
ックする。この時、多結晶シリコンの表面はシリコン基
板の表面からｎ+ エミッタ層の下面との間に存在しなけ
ればならない。なぜなら、多結晶シリコンの表面がシリ
コン基板表面よりも上にある場合、ゲート電極がエミッ
タ電極と短絡し、多結晶シリコンの表面がｎ+ エミッタ
層の下面よりも下にある場合、チャネルが形成されない
領域が生じ、素子がＭＯＳ動作をしないためである。し
たがって、エッチバックの面内均一性を考慮すると、ウ
エハ全面でこの制御を行うにはｎ+ エミッタ層の接合深
さを深くする必要がある。しかし、ｎ+ エミッタ層の接
合深さを深くすると、制御範囲が広くなり、制御性は良
くなるものの、ｎ+ エミッタ層横のｐベース層の抵抗成
分が増加することにより、ｎ+ｐｎ-ｐ+ の寄生サイリス
タがラッチアップし易くなり、素子が破壊し易くなると
いう問題があった。
【０００７】本発明の目的は、トレンチ型の絶縁ゲート
を有する半導体装置において、前記従来技術の問題点を
解決することにある。すなわち、ゲート電極形成時の多
結晶シリコンのエッチバックの制御性が良く、しかも寄
生サイリスタがラッチアップしにくい素子を提供するこ
と、及びそのような素子の製造方法を提供することにあ
る。
を有する半導体装置において、前記従来技術の問題点を
解決することにある。すなわち、ゲート電極形成時の多
結晶シリコンのエッチバックの制御性が良く、しかも寄
生サイリスタがラッチアップしにくい素子を提供するこ
と、及びそのような素子の製造方法を提供することにあ
る。
【０００８】
【課題を解決するための手段】上記目的は、シリコン基
板表面上に、ゲート絶縁膜よりも厚い第１の絶縁膜及
び、第１の絶縁膜上及びゲート電極上に第２の絶縁膜を
設けることによって達成される。
板表面上に、ゲート絶縁膜よりも厚い第１の絶縁膜及
び、第１の絶縁膜上及びゲート電極上に第２の絶縁膜を
設けることによって達成される。
【０００９】
【発明の実施の形態】以下、本発明の実施例を図面を用
いて説明する。
いて説明する。
【００１０】図１は本発明の一実施例を示すアクティブ
領域の図であり、断面図（ａ）は平面図（ｂ）のＸ−
Ｘ′に対応している。ｐ+ 基板１上にｎ- ドリフト層２
が形成される。そして、ｎ- ドリフト層２の表面にｐベ
ース層３が形成され、ｐベース層３の表面に選択的にｎ
+ エミッタ層４が形成される。さらに、絶縁膜７を形成
後、これをマスクとし、ドライエッチング技術を使っ
て、ｐベース層３及びｎ+エミッタ層４を貫通して、連
続的にトレンチ１０が形成され、トレンチ表面にゲート
絶縁膜６及び不純物を含んだ多結晶シリコンで形成され
たゲート電極５及びゲート配電部５Ａが形成される。こ
の時、ゲート電極５の表面は絶縁膜７の表面からｎ+ エ
ミッタ層４の下面の間に存在している。そして、層間絶
縁膜８が形成された後、絶縁膜７及び層間絶縁膜８が同
時にエッチングされ、コンタクト領域が形成される。そ
して、ｎ- ドリフト層２上にｐベース層３及びｎ+ エミ
ッタ層４に接するようにエミッタ電極９が形成され、ｐ
+ 基板１の裏面上にコレクタ電極１１が形成される。
領域の図であり、断面図（ａ）は平面図（ｂ）のＸ−
Ｘ′に対応している。ｐ+ 基板１上にｎ- ドリフト層２
が形成される。そして、ｎ- ドリフト層２の表面にｐベ
ース層３が形成され、ｐベース層３の表面に選択的にｎ
+ エミッタ層４が形成される。さらに、絶縁膜７を形成
後、これをマスクとし、ドライエッチング技術を使っ
て、ｐベース層３及びｎ+エミッタ層４を貫通して、連
続的にトレンチ１０が形成され、トレンチ表面にゲート
絶縁膜６及び不純物を含んだ多結晶シリコンで形成され
たゲート電極５及びゲート配電部５Ａが形成される。こ
の時、ゲート電極５の表面は絶縁膜７の表面からｎ+ エ
ミッタ層４の下面の間に存在している。そして、層間絶
縁膜８が形成された後、絶縁膜７及び層間絶縁膜８が同
時にエッチングされ、コンタクト領域が形成される。そ
して、ｎ- ドリフト層２上にｐベース層３及びｎ+ エミ
ッタ層４に接するようにエミッタ電極９が形成され、ｐ
+ 基板１の裏面上にコレクタ電極１１が形成される。
【００１１】本発明の場合、絶縁膜７が存在するため絶
縁膜７の高さ分だけ、多結晶シリコンで形成されたゲー
ト電極５のエッチバックの制御範囲が広くなり、制御性
が向上する。これにより、ｎ+ エミッタ層４の接合深さ
を浅くできるので、寄生サイリスタがラッチアップしに
くくできる。また、ｎ+ エミッタ層４の接合深さは素子
のしきい値電圧に大きく影響する。本発明の場合、ｎ+
エミッタ層４が浅く形成できるため、拡散時間が短くな
り、安定した接合深さが得られ、チップ内のしきい値電
圧が安定する。
縁膜７の高さ分だけ、多結晶シリコンで形成されたゲー
ト電極５のエッチバックの制御範囲が広くなり、制御性
が向上する。これにより、ｎ+ エミッタ層４の接合深さ
を浅くできるので、寄生サイリスタがラッチアップしに
くくできる。また、ｎ+ エミッタ層４の接合深さは素子
のしきい値電圧に大きく影響する。本発明の場合、ｎ+
エミッタ層４が浅く形成できるため、拡散時間が短くな
り、安定した接合深さが得られ、チップ内のしきい値電
圧が安定する。
【００１２】図２は、図１に示すトレンチＩＧＢＴの製
造方法を示す断面図である。製造方法は以下の通りであ
る。
造方法を示す断面図である。製造方法は以下の通りであ
る。
【００１３】（ａ）ｐ+ シリコン基板１の上に、ｎ- シ
リコンエピタキシャル層２が形成され、ｎ- シリコンエ
ピタキシャル層２の上にｐベース拡散層３が形成され、
ｐベース拡散層３の表面中にｎ+エミッタ拡散層４が形
成される。
リコンエピタキシャル層２が形成され、ｎ- シリコンエ
ピタキシャル層２の上にｐベース拡散層３が形成され、
ｐベース拡散層３の表面中にｎ+エミッタ拡散層４が形
成される。
【００１４】（ｂ）（ａ）で形成したシリコン基板表面
にトレンチゲートのマスクとなる絶縁膜７、例えばＣＶ
Ｄによる酸化膜を１〜２μｍ堆積し、トレンチゲートの
パターンにエッチングする。なお、絶縁膜７の厚さはシ
リコンエッチ後に0.3〜0.7μｍの膜厚になる程度に堆積
するのが好ましい。
にトレンチゲートのマスクとなる絶縁膜７、例えばＣＶ
Ｄによる酸化膜を１〜２μｍ堆積し、トレンチゲートの
パターンにエッチングする。なお、絶縁膜７の厚さはシ
リコンエッチ後に0.3〜0.7μｍの膜厚になる程度に堆積
するのが好ましい。
【００１５】（ｃ）絶縁膜７をマスクとし、ｎ+ エミッ
タ層４及びｐベース層３を貫通するようにドライエッチ
ングし、トレンチ１０を形成する。この時、トレンチ底
部を丸く加工することにより、高電圧印加時の電界集中
を緩和できる。
タ層４及びｐベース層３を貫通するようにドライエッチ
ングし、トレンチ１０を形成する。この時、トレンチ底
部を丸く加工することにより、高電圧印加時の電界集中
を緩和できる。
【００１６】（ｄ）ドライエッチ後のシリコン表面の欠
陥を除去した後、ゲート絶縁膜６を形成する。
陥を除去した後、ゲート絶縁膜６を形成する。
【００１７】（ｅ）不純物を含んだ多結晶シリコンをト
レンチ１０に埋め込むように堆積する。
レンチ１０に埋め込むように堆積する。
【００１８】（ｆ）多結晶シリコンをエッチバックする
ことにより、ゲート電極５を形成する。この時、多結晶
シリコンの表面は絶縁膜７の表面とｎ+ エミッタ層４の
下面の間に存在する。
ことにより、ゲート電極５を形成する。この時、多結晶
シリコンの表面は絶縁膜７の表面とｎ+ エミッタ層４の
下面の間に存在する。
【００１９】（ｇ）層間絶縁膜８を、例えばＰＳＧ１.
３μｍ をＣＶＤにより形成する。なお、膜厚は所望の
ゲート耐圧に耐え得る厚さにすれば良い。
３μｍ をＣＶＤにより形成する。なお、膜厚は所望の
ゲート耐圧に耐え得る厚さにすれば良い。
【００２０】（ｈ）絶縁膜７及び層間絶縁膜８が同時に
エッチングし、コンタクト領域を形成する。
エッチングし、コンタクト領域を形成する。
【００２１】（ｉ）シリコン基板上に、ｐベース層３及
びｎ+ エミッタ層４に接するようにエミッタ電極９を形
成し、ｐ+ 基板１の裏面上にコレクタ電極１１を形成す
る。図３は図１で説明した実施例のゲート電極をゲート
パッドに引き出す領域における一実施例を示す図であ
り、断面図（ａ）は平面図（ｂ）のＹ−Ｙ′に対応して
いる。ｐ+ 基板１上にｎ- ドリフト層２が形成される。
そして、ｎ- ドリフト層２の表面にｐウェル層３１及び
それよりも接合深さが浅く、不純物濃度の高いｐベース
層３が形成され、ｐベース層３の表面に選択的にｎ+ エ
ミッタ層４が形成される。さらに、絶縁膜７を形成後、
これをマスクとし、ドライエッチング技術を使って、ｐ
ウェル層３１は貫通せず、ｐベース層３及びｎ+ エミッ
タ層４を貫通して、連続的にトレンチ１０が形成され
る。さらに、トレンチ１０表面にゲート絶縁膜６及び不
純物を含んだ多結晶シリコンで形成されたゲート電極５
及びゲート配電部５Ａが形成される。この時、ゲート電
極５の表面は絶縁膜７の表面からｎ+ エミッタ層４の下
面の間に存在している。そして、層間絶縁膜８が形成さ
れた後、層間絶縁膜８上にエミッタ電極９が、ゲート配
電部５Ａ上にゲート電極用配線９Ａが形成され、ｐ+ 基
板１の裏面上にコレクタ電極１１が形成される。
びｎ+ エミッタ層４に接するようにエミッタ電極９を形
成し、ｐ+ 基板１の裏面上にコレクタ電極１１を形成す
る。図３は図１で説明した実施例のゲート電極をゲート
パッドに引き出す領域における一実施例を示す図であ
り、断面図（ａ）は平面図（ｂ）のＹ−Ｙ′に対応して
いる。ｐ+ 基板１上にｎ- ドリフト層２が形成される。
そして、ｎ- ドリフト層２の表面にｐウェル層３１及び
それよりも接合深さが浅く、不純物濃度の高いｐベース
層３が形成され、ｐベース層３の表面に選択的にｎ+ エ
ミッタ層４が形成される。さらに、絶縁膜７を形成後、
これをマスクとし、ドライエッチング技術を使って、ｐ
ウェル層３１は貫通せず、ｐベース層３及びｎ+ エミッ
タ層４を貫通して、連続的にトレンチ１０が形成され
る。さらに、トレンチ１０表面にゲート絶縁膜６及び不
純物を含んだ多結晶シリコンで形成されたゲート電極５
及びゲート配電部５Ａが形成される。この時、ゲート電
極５の表面は絶縁膜７の表面からｎ+ エミッタ層４の下
面の間に存在している。そして、層間絶縁膜８が形成さ
れた後、層間絶縁膜８上にエミッタ電極９が、ゲート配
電部５Ａ上にゲート電極用配線９Ａが形成され、ｐ+ 基
板１の裏面上にコレクタ電極１１が形成される。
【００２２】図９に示す従来構造では、トレンチ端部２
０でゲート絶縁膜６が局所的に薄くなることにより、ゲ
ート耐圧の劣化を生じるのに対し、本発明では、その上
部にトレンチエッチのマスクに使用した絶縁膜７が存在
することにより、ゲート絶縁膜６が局所的に薄くなるの
を防げるため、所望のゲート耐圧を確保できる。
０でゲート絶縁膜６が局所的に薄くなることにより、ゲ
ート耐圧の劣化を生じるのに対し、本発明では、その上
部にトレンチエッチのマスクに使用した絶縁膜７が存在
することにより、ゲート絶縁膜６が局所的に薄くなるの
を防げるため、所望のゲート耐圧を確保できる。
【００２３】図４は本発明の一実施例を示すアクティブ
領域の図であり、断面図（ａ）は平面図（ｂ）のＸ−
Ｘ′に対応している。また、図５は図４のゲート電極を
ゲートパッドに引き出す領域における一実施例を示す図
であり、断面図（ａ）は平面図（ｂ）のＹ−Ｙ′に対応
している。図１に示した実施例と異なる点は、ゲート電
極５と層間絶縁膜８の間に酸化膜１２が形成されている
ことにある。
領域の図であり、断面図（ａ）は平面図（ｂ）のＸ−
Ｘ′に対応している。また、図５は図４のゲート電極を
ゲートパッドに引き出す領域における一実施例を示す図
であり、断面図（ａ）は平面図（ｂ）のＹ−Ｙ′に対応
している。図１に示した実施例と異なる点は、ゲート電
極５と層間絶縁膜８の間に酸化膜１２が形成されている
ことにある。
【００２４】これにより、図１に示した実施例に比べ、
多結晶シリコンで形成されたゲート電極の表面が多少後
退するものの、ゲート電極とエミッタ電極の絶縁が確実
にとれるためゲート耐圧が向上する。
多結晶シリコンで形成されたゲート電極の表面が多少後
退するものの、ゲート電極とエミッタ電極の絶縁が確実
にとれるためゲート耐圧が向上する。
【００２５】図６は図４に示すトレンチＩＧＢＴの製造
方法を示す断面構造図である。図２に示す製造方法と異
なる点は工程（ｆ）の後に酸化工程が追加されることに
ある。
方法を示す断面構造図である。図２に示す製造方法と異
なる点は工程（ｆ）の後に酸化工程が追加されることに
ある。
【００２６】図７は本発明のトレンチＩＧＢＴを使って
構成したモータ駆動用インバータ回路の例である。トレ
ンチIGBT100 には逆並列にダイオード１０１が接続され
ており、トレンチＩＧＢＴが２個直列に接続され、１相
が形成されている。トレンチＩＧＢＴが接続された中点
から出力され、モータ１０６と接続されている。上アー
ム側のトレンチIGBT100a，ｂ，ｃのコレクタは共通であ
り、整流回路の高電位側と接続されている。また、下ア
ーム側のトレンチIGBT100d，ｅ，ｆのエミッタは共通で
あり、整流回路のアース側と接続されている。整流回路
１０３は、交流電源１０２を直流に変換する。トレンチ
IGBT100 は、この直流を受電し、再度交流に変換してモ
ータを駆動する。上下の駆動回路１０４，１０５は、ト
レンチＩＧＢＴのゲートに駆動信号を伝え、所定の周期
でトレンチＩＧＢＴをオン・オフさせる。本実施例で
は、トレンチＩＧＢＴのトレンチ形成のマスクに用いる
絶縁膜を残すことにより、多結晶シリコンのエッチバッ
クの制御範囲が広くなり、ｎ+ エミッタを浅接合化でき
るので、寄生サイリスタがラッチアップしにくく、さら
に、チップ内のしきい値電圧が安定するため、従来のト
レンチＩＧＢＴを使用した場合よりも、信頼性の高いイ
ンバータを提供できる。
構成したモータ駆動用インバータ回路の例である。トレ
ンチIGBT100 には逆並列にダイオード１０１が接続され
ており、トレンチＩＧＢＴが２個直列に接続され、１相
が形成されている。トレンチＩＧＢＴが接続された中点
から出力され、モータ１０６と接続されている。上アー
ム側のトレンチIGBT100a，ｂ，ｃのコレクタは共通であ
り、整流回路の高電位側と接続されている。また、下ア
ーム側のトレンチIGBT100d，ｅ，ｆのエミッタは共通で
あり、整流回路のアース側と接続されている。整流回路
１０３は、交流電源１０２を直流に変換する。トレンチ
IGBT100 は、この直流を受電し、再度交流に変換してモ
ータを駆動する。上下の駆動回路１０４，１０５は、ト
レンチＩＧＢＴのゲートに駆動信号を伝え、所定の周期
でトレンチＩＧＢＴをオン・オフさせる。本実施例で
は、トレンチＩＧＢＴのトレンチ形成のマスクに用いる
絶縁膜を残すことにより、多結晶シリコンのエッチバッ
クの制御範囲が広くなり、ｎ+ エミッタを浅接合化でき
るので、寄生サイリスタがラッチアップしにくく、さら
に、チップ内のしきい値電圧が安定するため、従来のト
レンチＩＧＢＴを使用した場合よりも、信頼性の高いイ
ンバータを提供できる。
【００２７】なお、実施例では、半導体素子の例として
ＩＧＢＴのみについて述べたが、絶縁ゲートを持つ他の
素子、例えば、パワーMOSFETなどでも同様の効果がある
のは明らかである。
ＩＧＢＴのみについて述べたが、絶縁ゲートを持つ他の
素子、例えば、パワーMOSFETなどでも同様の効果がある
のは明らかである。
【００２８】
【発明の効果】本発明によるトレンチ型の絶縁ゲートを
有する半導体装置の場合、トレンチ形成時にマスクとし
て使用した絶縁膜を残すことにより、以下に示す効果が
得られる。多結晶シリコンのエッチバックの制御範囲が
広がり、制御性が向上するため、ｎ+ エミッタ層の接合
深さを浅くできるので、寄生サイリスタがラッチアップ
しにくくなる。また、ｎ+ エミッタ層形成の拡散時間が
短くできるため、チップ内のしきい値電圧が安定する。
さらに、トレンチ端部のゲート絶縁膜が局所的に薄くな
るのを防げるため、所望のゲート耐圧を確保できる。
有する半導体装置の場合、トレンチ形成時にマスクとし
て使用した絶縁膜を残すことにより、以下に示す効果が
得られる。多結晶シリコンのエッチバックの制御範囲が
広がり、制御性が向上するため、ｎ+ エミッタ層の接合
深さを浅くできるので、寄生サイリスタがラッチアップ
しにくくなる。また、ｎ+ エミッタ層形成の拡散時間が
短くできるため、チップ内のしきい値電圧が安定する。
さらに、トレンチ端部のゲート絶縁膜が局所的に薄くな
るのを防げるため、所望のゲート耐圧を確保できる。
【図１】本発明の一実施例のアクティブ領域での説明
図。
図。
【図２】本発明の一実施例の製造方法の説明図。
【図３】本発明の一実施例のゲート電極をゲートパッド
に引き出す領域での説明図。
に引き出す領域での説明図。
【図４】本発明の一実施例のアクティブ領域での説明
図。
図。
【図５】本発明の一実施例のゲート電極をゲートパッド
に引き出す領域での説明図。
に引き出す領域での説明図。
【図６】本発明の一実施例の製造方法の説明図。
【図７】本発明の電圧駆動型半導体装置を使用したイン
バータ装置の一実施例の回路図。
バータ装置の一実施例の回路図。
【図８】従来のトレンチ型の絶縁ゲートを有するＩＧＢ
Ｔの説明図。
Ｔの説明図。
【図９】従来のトレンチ型の絶縁ゲートを有するＩＧＢ
Ｔの異なる断面での説明図。
Ｔの異なる断面での説明図。
１…ｐ+ 基板、２…ｎ- ドレイン層、３…ｐベース層、
４…ｎ+ エミッタ層、５…ゲート電極、５Ａ…ゲート配
電部、６…ゲート絶縁膜、７…トレンチ形成のマスクと
なる絶縁膜、８…層間絶縁膜、９…エミッタ電極、１０
…トレンチ、１１…コレクタ電極、３１…ｐウェル層。
４…ｎ+ エミッタ層、５…ゲート電極、５Ａ…ゲート配
電部、６…ゲート絶縁膜、７…トレンチ形成のマスクと
なる絶縁膜、８…層間絶縁膜、９…エミッタ電極、１０
…トレンチ、１１…コレクタ電極、３１…ｐウェル層。
Claims (5)
- 【請求項１】第１半導体領域と、前記第１半導体領域に
隣接する第１導電型の第２半導体領域と、前記第２半導
体領域に隣接する第２導電型の第３半導体領域と、前記
第３半導体領域内に設けられる第１導電型の第４半導体
領域とを有する半導体チップを備え、前記第１半導体領
域に接触する第１主電極と、前記第４半導体領域に接触
する第２主電極と、前記第３半導体領域を貫通する複数
のトレンチ内に設けられる絶縁ゲート電極とを具備し、
前記第３半導体領域に隣接する絶縁ゲート電極の絶縁膜
よりも厚い第１の絶縁膜と、前記絶縁ゲート電極及び前
記第１の絶縁膜に隣接する第２の絶縁膜を具備すること
を特徴とする電圧駆動型半導体装置。 - 【請求項２】請求項１において、前記絶縁ゲート電極と
前記第２の絶縁膜の間に酸化膜を具備する電圧駆動型半
導体装置。 - 【請求項３】シリコン基板を準備する工程と、前記シリ
コン基板の表面に第１絶縁膜を堆積する工程と、前記第
１絶縁膜をパターニングし、次に、パターニングされた
第１絶縁膜をマスクにして、前記シリコン基板の表面中
にトレンチを形成する工程と、前記第１絶縁膜を残した
まま、前記トレンチ内に酸化膜を形成し、さらに、多結
晶シリコンを、前記トレンチ内及び前記第１絶縁膜上に
堆積する工程と、前記多結晶シリコンをゲート配電部を
残して、エッチバックする工程と、前記多結晶シリコン
の表面及び前記第１絶縁膜の表面上に、第２絶縁膜を堆
積する工程と、前記第２絶縁膜及び前記第１絶縁膜をパ
ターニングし、前記シリコン基板表面を露出することに
より、コンタクト領域を形成する工程と、前記シリコン
基板表面及び裏面に電極を形成する工程とからなること
を特徴とする半導体装置の製造方法。 - 【請求項４】シリコン基板を準備する工程と、前記シリ
コン基板の表面に第１絶縁膜を堆積する工程と、前記第
１絶縁膜をパターニングし、次に、パターニングされた
第１絶縁膜をマスクにして、前記シリコン基板の表面中
にトレンチを形成する工程と、前記第１絶縁膜を残した
まま、前記トレンチ内に酸化膜を形成し、さらに、多結
晶シリコンを、前記トレンチ内及び前記第１絶縁膜上に
堆積する工程と、前記多結晶シリコンをゲート配電部を
残して、エッチバックする工程と、前記多結晶シリコン
の表面に酸化膜を形成する工程と、前記酸化膜及び前記
第１絶縁膜の表面上に、第２絶縁膜を堆積する工程と、
前記第２絶縁膜及び前記第１絶縁膜をパターニングし、
前記シリコン基板表面を露出することにより、コンタク
ト領域を形成する工程と、前記シリコン基板表面及び裏
面に電極を形成する工程とからなることを特徴とする半
導体装置の製造方法。 - 【請求項５】請求項１に記載の前記電圧駆動型半導体装
置をスイッチング素子に使用したインバータ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00358897A JP3924829B2 (ja) | 1997-01-13 | 1997-01-13 | 電圧駆動型半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00358897A JP3924829B2 (ja) | 1997-01-13 | 1997-01-13 | 電圧駆動型半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10200104A true JPH10200104A (ja) | 1998-07-31 |
| JP3924829B2 JP3924829B2 (ja) | 2007-06-06 |
Family
ID=11561630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00358897A Expired - Lifetime JP3924829B2 (ja) | 1997-01-13 | 1997-01-13 | 電圧駆動型半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3924829B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6624044B2 (en) | 2000-05-16 | 2003-09-23 | Denso Corporation | Method for manufacturing semiconductor device having trench filled with polysilicon |
| JP2004055659A (ja) * | 2002-07-17 | 2004-02-19 | Toyota Central Res & Dev Lab Inc | トレンチゲート型半導体装置とその製造方法 |
| JP2004507882A (ja) * | 2000-06-16 | 2004-03-11 | ゼネラル セミコンダクター，インク． | ゲート酸化層の完全性を向上させた半導体トレンチデバイス |
| JP2008078174A (ja) * | 2006-09-19 | 2008-04-03 | Fuji Electric Holdings Co Ltd | トレンチゲート型炭化珪素半導体装置 |
| JP2008166707A (ja) * | 2006-12-27 | 2008-07-17 | Dongbu Hitek Co Ltd | トレンチゲートｍｏｓ素子の製造方法 |
| JP2008227533A (ja) * | 2008-05-12 | 2008-09-25 | Hitachi Ltd | 半導体装置 |
| JP2013232533A (ja) * | 2012-04-27 | 2013-11-14 | Rohm Co Ltd | 半導体装置および半導体装置の製造方法 |
| CN106024636A (zh) * | 2016-07-12 | 2016-10-12 | 杭州士兰集成电路有限公司 | 槽栅功率器件及制作方法 |
-
1997
- 1997-01-13 JP JP00358897A patent/JP3924829B2/ja not_active Expired - Lifetime
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6624044B2 (en) | 2000-05-16 | 2003-09-23 | Denso Corporation | Method for manufacturing semiconductor device having trench filled with polysilicon |
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| US9536998B2 (en) | 2012-04-27 | 2017-01-03 | Rohm Co., Ltd. | Semiconductor device and semiconductor device manufacturing method |
| CN106024636A (zh) * | 2016-07-12 | 2016-10-12 | 杭州士兰集成电路有限公司 | 槽栅功率器件及制作方法 |
| CN106024636B (zh) * | 2016-07-12 | 2023-08-04 | 杭州士兰集成电路有限公司 | 槽栅功率器件及制作方法 |
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| Publication number | Publication date |
|---|---|
| JP3924829B2 (ja) | 2007-06-06 |
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