JPH08274351A - 誘電体分離半導体装置およびその製造方法 - Google Patents
誘電体分離半導体装置およびその製造方法Info
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- JPH08274351A JPH08274351A JP7073344A JP7334495A JPH08274351A JP H08274351 A JPH08274351 A JP H08274351A JP 7073344 A JP7073344 A JP 7073344A JP 7334495 A JP7334495 A JP 7334495A JP H08274351 A JPH08274351 A JP H08274351A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【目的】 キャリアライフタイムコントロール技術を用
いないで高速ターンオフが可能な半導体装置の新規な構
造を提供する。 【構成】 ＳＯＩ基板等を用いた誘電体分離（ＤＩ）構
造を有する半導体装置であって、基板の主表面に対して
ほぼ垂直な側壁部を有したＤＩ溝によって半導体装置の
主電流の通路となる活性層を挾み、この主電流の通路の
幅ｗを５μｍ以下とした構造により、逆回復電荷Ｑrrを
小さくする。
いないで高速ターンオフが可能な半導体装置の新規な構
造を提供する。 【構成】 ＳＯＩ基板等を用いた誘電体分離（ＤＩ）構
造を有する半導体装置であって、基板の主表面に対して
ほぼ垂直な側壁部を有したＤＩ溝によって半導体装置の
主電流の通路となる活性層を挾み、この主電流の通路の
幅ｗを５μｍ以下とした構造により、逆回復電荷Ｑrrを
小さくする。
Description
【０００１】
【産業上の利用分野】本発明は誘電体分離型半導体装置
に係り、特に半導体装置の高速化およびその製造方法に
関する。
に係り、特に半導体装置の高速化およびその製造方法に
関する。
【０００２】
【従来の技術】誘電体分離（Ｄｉｅｌｅｃｔｒｉｃ Ｉ
ｓｏｌａｔｉｏｎ：以下ＤＩという）型集積回路の従来
例を第９図と第１０図に示す。これらの図はダイオード
をあらわしている。第９図はシリコン直接接着（Ｓｉｌ
ｉｃｏｎ Ｄｉｒｅｃｔ Ｂｏｎｄｉｎｇ：以下ＳＤＢ
という）法による誘電体基板とＶ溝を用いている。第１
０図はＥＰＩＣ（Ｅｐｉｔａｘｉａｌ Ｐａｓｓｉｖａ
ｔｅｄ ＩＣ）法による基板を使用している。基板の厚
さは素子の耐圧系によって異なるが、１１０〜５０μｍ
が一般的である。１０μｍ以下の厚さは研磨による仕上
げでは今のところ困難である。
ｓｏｌａｔｉｏｎ：以下ＤＩという）型集積回路の従来
例を第９図と第１０図に示す。これらの図はダイオード
をあらわしている。第９図はシリコン直接接着（Ｓｉｌ
ｉｃｏｎ Ｄｉｒｅｃｔ Ｂｏｎｄｉｎｇ：以下ＳＤＢ
という）法による誘電体基板とＶ溝を用いている。第１
０図はＥＰＩＣ（Ｅｐｉｔａｘｉａｌ Ｐａｓｓｉｖａ
ｔｅｄ ＩＣ）法による基板を使用している。基板の厚
さは素子の耐圧系によって異なるが、１１０〜５０μｍ
が一般的である。１０μｍ以下の厚さは研磨による仕上
げでは今のところ困難である。
【０００３】図９および図１０に示した従来のダイオー
ドのスイッチング時の逆回復波形を第１１図に示す。縦
軸は電流、横軸は時間である。逆回復時間ｔrrはデバイ
ス内のキャリアが流れるため発生し、接合間に空乏層が
広まるまで続く。従って逆回復電荷Ｑrrは、キャリアラ
イフタイムと、順方向に電流が流れていたときのデバイ
ス内のキャリヤ総量に依存する。Ｑrrが大きすぎると、
特にモーターを駆動する用途などではロスが多くなるた
め、できるだけ小さくすることが望ましい。
ドのスイッチング時の逆回復波形を第１１図に示す。縦
軸は電流、横軸は時間である。逆回復時間ｔrrはデバイ
ス内のキャリアが流れるため発生し、接合間に空乏層が
広まるまで続く。従って逆回復電荷Ｑrrは、キャリアラ
イフタイムと、順方向に電流が流れていたときのデバイ
ス内のキャリヤ総量に依存する。Ｑrrが大きすぎると、
特にモーターを駆動する用途などではロスが多くなるた
め、できるだけ小さくすることが望ましい。
【０００４】これらのダイオードに限らず従来のＩＧＢ
Ｔ，ＭＯＳＦＥＴ，ＧＴＯ等の種々のディスクリートデ
バイスでは電子線照射や重金属拡散などで結晶中にキャ
リアの再接合中心を生成して置き、キャリアの消滅によ
り逆回復電荷Ｑrrを小さくする、いわゆるキャリアライ
フタイムコントロール技術が用いられていた。
Ｔ，ＭＯＳＦＥＴ，ＧＴＯ等の種々のディスクリートデ
バイスでは電子線照射や重金属拡散などで結晶中にキャ
リアの再接合中心を生成して置き、キャリアの消滅によ
り逆回復電荷Ｑrrを小さくする、いわゆるキャリアライ
フタイムコントロール技術が用いられていた。
【０００５】
【発明が解決しようとする課題】しかし、集積回路の場
合、ダイオードのみにキャリアライフタイムコントロー
ルを行うことは困難で、他の素子にも同時に再結合中心
を生成していた。すると、、特にバイポーラトランジス
タなどは増幅率の低下が起き、また接合間のリークなど
も増加するという問題があった。
合、ダイオードのみにキャリアライフタイムコントロー
ルを行うことは困難で、他の素子にも同時に再結合中心
を生成していた。すると、、特にバイポーラトランジス
タなどは増幅率の低下が起き、また接合間のリークなど
も増加するという問題があった。
【０００６】ところで、活性層の厚さをたとえば約５μ
ｍ以下程度に薄くして、そのような基板にダイオードや
ＩＧＢＴ等の半導体装置を作ると、ライフタイムコント
ロールをしなくてもターンオフタイムあるいは逆回復電
荷Ｑrrの小さい半導体装置ができることは数値シミュレ
ーションなどで検証されている。たとえば図１２は、酸
化膜の上部にシリコン膜からなる薄い活性層を有したＤ
Ｉ基板を用いてＩＧＢＴを構成した場合におけるＳＯＩ
層の厚さとＩＧＢＴのフォールタイムとの関係である
が，ＳＯＩ層の厚さが薄くなればなるほどフォールタイ
ムが短くなることがわかる。図８に示したダイオードの
場合もＳＯＩ層２が薄くなると逆回復電荷Ｑrrが小さく
なることが知られている。このようにすることで図９，
図１０に比べて有効体積が小さくなり、従って、スイッ
チング時に，より速く余剰キャリアがなくなるからであ
る。しかし、ＳＤＢ法でＳＯＩ基板を作成するために活
性層を約５μｍ以下に研磨加工する事は機械的強度や結
晶欠陥の発生等の問題があり困難である。この点ＳＩＭ
ＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌａｎｔｅ
ｄ ＯＸｙｇｅｎ）法、すなわち酸素インプラによる薄
型加工が厚さの点ではもっとも適したＳＯＩ基板の製法
と言える。しかし酸素インプラ加工によるＳＯＩ基板を
用いた半導体装置は絶縁膜の耐圧が低く、特にモーター
用途等の高耐圧（１００Ｖ以上）には使用できない問題
があった。
ｍ以下程度に薄くして、そのような基板にダイオードや
ＩＧＢＴ等の半導体装置を作ると、ライフタイムコント
ロールをしなくてもターンオフタイムあるいは逆回復電
荷Ｑrrの小さい半導体装置ができることは数値シミュレ
ーションなどで検証されている。たとえば図１２は、酸
化膜の上部にシリコン膜からなる薄い活性層を有したＤ
Ｉ基板を用いてＩＧＢＴを構成した場合におけるＳＯＩ
層の厚さとＩＧＢＴのフォールタイムとの関係である
が，ＳＯＩ層の厚さが薄くなればなるほどフォールタイ
ムが短くなることがわかる。図８に示したダイオードの
場合もＳＯＩ層２が薄くなると逆回復電荷Ｑrrが小さく
なることが知られている。このようにすることで図９，
図１０に比べて有効体積が小さくなり、従って、スイッ
チング時に，より速く余剰キャリアがなくなるからであ
る。しかし、ＳＤＢ法でＳＯＩ基板を作成するために活
性層を約５μｍ以下に研磨加工する事は機械的強度や結
晶欠陥の発生等の問題があり困難である。この点ＳＩＭ
ＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌａｎｔｅ
ｄ ＯＸｙｇｅｎ）法、すなわち酸素インプラによる薄
型加工が厚さの点ではもっとも適したＳＯＩ基板の製法
と言える。しかし酸素インプラ加工によるＳＯＩ基板を
用いた半導体装置は絶縁膜の耐圧が低く、特にモーター
用途等の高耐圧（１００Ｖ以上）には使用できない問題
があった。
【０００７】このような問題を鑑みて、本発明の目的
は、ＳＯＩ層の厚みを薄くすることを要せず、またキャ
リアライフコントロール技術を用いなくても高速なスイ
ッチングが実現できる新規な構造のダイオードやＩＧＢ
Ｔ等の半導体装置を提供することである。
は、ＳＯＩ層の厚みを薄くすることを要せず、またキャ
リアライフコントロール技術を用いなくても高速なスイ
ッチングが実現できる新規な構造のダイオードやＩＧＢ
Ｔ等の半導体装置を提供することである。
【０００８】
【課題を解決するための手段】前記課題を解決するため
に、本発明の第１の特徴は図１および図２に示すよう
に、半導体基板５５上に形成された底面絶縁膜５と、こ
の底面絶縁膜５上に、実質的に垂直な側壁部を有して形
成された、第１導電形の半導体層２と、半導体層２の側
壁部に形成された素子間分離絶縁膜１と、半導体層２中
に形成された第１導電型の第１の主電極領域４、および
第２導電型の第２の主電極領域３から少なくとも構成さ
れたダイオード構造を具備する半導体装置であり、第１
および第２の主電極領域との間に形成される電流経路領
域の素子分離絶縁膜１に挟まれた部分の幅Ｗが５μｍ以
下である構成を有していることである。好ましくは半導
体層２の厚みｔが５μｍ以上であることである。さらに
好ましくは図３又は図４に示されるように第１および第
２の主電極領域の少なくとも一方は、半導体層２の表面
から、底面絶縁膜５に達するまで形成されていることで
ある。
に、本発明の第１の特徴は図１および図２に示すよう
に、半導体基板５５上に形成された底面絶縁膜５と、こ
の底面絶縁膜５上に、実質的に垂直な側壁部を有して形
成された、第１導電形の半導体層２と、半導体層２の側
壁部に形成された素子間分離絶縁膜１と、半導体層２中
に形成された第１導電型の第１の主電極領域４、および
第２導電型の第２の主電極領域３から少なくとも構成さ
れたダイオード構造を具備する半導体装置であり、第１
および第２の主電極領域との間に形成される電流経路領
域の素子分離絶縁膜１に挟まれた部分の幅Ｗが５μｍ以
下である構成を有していることである。好ましくは半導
体層２の厚みｔが５μｍ以上であることである。さらに
好ましくは図３又は図４に示されるように第１および第
２の主電極領域の少なくとも一方は、半導体層２の表面
から、底面絶縁膜５に達するまで形成されていることで
ある。
【０００９】また好ましくは、図５に示すようにカソー
ド側の幅ＷK とアノード側の幅ＷAとが異なり、少なく
共一方が５μｍ以下であることである。
ド側の幅ＷK とアノード側の幅ＷAとが異なり、少なく
共一方が５μｍ以下であることである。
【００１０】また本発明の第２の特徴は次の工程を少な
く共含む誘電体分離型半導体装置の製造方法であること
である。すなわち、（イ）半導体基板５５上に底面絶縁
膜５を形成し、底面絶縁膜５の上に第１導電型の半導体
層２を形成する第１の工程、（ロ）半導体層２の表面か
ら、半導体層２の表面に対して実質的に垂直な側壁を有
する第１の素子間分離用溝（トレンチ）を形成し、第１
の素子間分離用溝を介して半導体層２に第１導電型もし
くは第２導電型の不純物を拡散し、第１の主電極領域４
を形成し、その後第１の素子間分離用溝の表面に素子間
分離絶縁膜１を形成する第２の工程，（ハ）半導体層２
の表面から、半導体層２の表面に対して実質的に垂直な
側壁を有する第２の素子間分離用溝を、第１の素子間分
離用溝とは離間して形成し、第２の素子間分離用溝を介
して半導体層２に第２の工程に用いた不純物とは反対導
電型の不純物を拡散し、第２の主電極領域３を形成する
第３の工程，（ニ）第１および第２の素子間分離用溝に
連続して第３および第４の素子間分離用溝を形成し、第
１〜第４の素子間分離用溝で半導体層２を囲う第４の工
程。（ホ）第１〜第４の素子間分離用溝の表面に素子間
分離絶縁膜１を形成し、さらにその後第１〜第４の素子
間分離用溝を素子間分離穴埋め物５９で埋め込む第５の
工程、からなる製造方法であることを特徴とする。この
場合第３の工程を省略して、いわゆるフォトリソグラフ
ィーを用いて、選択拡散等により半導体層２の表面側よ
り第２の主電極領域を形成してもよい。
く共含む誘電体分離型半導体装置の製造方法であること
である。すなわち、（イ）半導体基板５５上に底面絶縁
膜５を形成し、底面絶縁膜５の上に第１導電型の半導体
層２を形成する第１の工程、（ロ）半導体層２の表面か
ら、半導体層２の表面に対して実質的に垂直な側壁を有
する第１の素子間分離用溝（トレンチ）を形成し、第１
の素子間分離用溝を介して半導体層２に第１導電型もし
くは第２導電型の不純物を拡散し、第１の主電極領域４
を形成し、その後第１の素子間分離用溝の表面に素子間
分離絶縁膜１を形成する第２の工程，（ハ）半導体層２
の表面から、半導体層２の表面に対して実質的に垂直な
側壁を有する第２の素子間分離用溝を、第１の素子間分
離用溝とは離間して形成し、第２の素子間分離用溝を介
して半導体層２に第２の工程に用いた不純物とは反対導
電型の不純物を拡散し、第２の主電極領域３を形成する
第３の工程，（ニ）第１および第２の素子間分離用溝に
連続して第３および第４の素子間分離用溝を形成し、第
１〜第４の素子間分離用溝で半導体層２を囲う第４の工
程。（ホ）第１〜第４の素子間分離用溝の表面に素子間
分離絶縁膜１を形成し、さらにその後第１〜第４の素子
間分離用溝を素子間分離穴埋め物５９で埋め込む第５の
工程、からなる製造方法であることを特徴とする。この
場合第３の工程を省略して、いわゆるフォトリソグラフ
ィーを用いて、選択拡散等により半導体層２の表面側よ
り第２の主電極領域を形成してもよい。
【００１１】また本発明の第３の特徴は次の工程を少な
く共含む誘電体分離型半導体装置の製造方法であること
である。すなわち、（イ）半導体基板５５上に底面絶縁
膜５を形成し、底面絶縁膜５の上に第１導電型の半導体
層２を形成する第１の工程、（ロ）半導体層２の表面か
ら、半導体層２の表面に対して実質的に垂直な側壁を有
する素子間分離用溝（トレンチ）を形成する第２の工
程、（ハ）素子間分離用溝の側壁部に素子間分離絶縁膜
１を形成する第３の工程、（ニ）素子間分離絶縁膜１の
所定の部分に拡散窓を開孔し、第１および第２導電型の
不純物のうち少なく共一方の不純物を拡散窓を介して半
導体層２に拡散し、第１および第２の主電極領域の少な
く共一方を形成する第４の工程、（ホ）拡散窓の上に新
たな素子間分離絶縁膜１を形成し、さらにその後素子間
分離用溝を素子間分離穴埋め物５９で埋め込む第５の工
程、からなる製造方法であることを特徴とする。この場
合第４の工程で第１および第２の主電極領域が形成され
るときは第５の工程までで、図４に示す構造が製造され
るが、第４の工程で、第１もしくは第２の主電極領域の
一方のみが形成される時は、第５の工程に引き続き、残
る他方の主電極領域を半導体層２の表面から、いわゆる
フォトリソグラフィーを用いて、表面側から選択拡散等
により形成すれば図３に示すような構造が実現できる。
図３ではｐ+ アノード拡散層３を表面側から選択拡散し
ている。
く共含む誘電体分離型半導体装置の製造方法であること
である。すなわち、（イ）半導体基板５５上に底面絶縁
膜５を形成し、底面絶縁膜５の上に第１導電型の半導体
層２を形成する第１の工程、（ロ）半導体層２の表面か
ら、半導体層２の表面に対して実質的に垂直な側壁を有
する素子間分離用溝（トレンチ）を形成する第２の工
程、（ハ）素子間分離用溝の側壁部に素子間分離絶縁膜
１を形成する第３の工程、（ニ）素子間分離絶縁膜１の
所定の部分に拡散窓を開孔し、第１および第２導電型の
不純物のうち少なく共一方の不純物を拡散窓を介して半
導体層２に拡散し、第１および第２の主電極領域の少な
く共一方を形成する第４の工程、（ホ）拡散窓の上に新
たな素子間分離絶縁膜１を形成し、さらにその後素子間
分離用溝を素子間分離穴埋め物５９で埋め込む第５の工
程、からなる製造方法であることを特徴とする。この場
合第４の工程で第１および第２の主電極領域が形成され
るときは第５の工程までで、図４に示す構造が製造され
るが、第４の工程で、第１もしくは第２の主電極領域の
一方のみが形成される時は、第５の工程に引き続き、残
る他方の主電極領域を半導体層２の表面から、いわゆる
フォトリソグラフィーを用いて、表面側から選択拡散等
により形成すれば図３に示すような構造が実現できる。
図３ではｐ+ アノード拡散層３を表面側から選択拡散し
ている。
【００１２】
【作用】本発明の第１の特徴によれば主電流経路すなわ
ちチャネルを素子間分離絶縁膜１で幅Ｗの薄い領域とし
て挟み込んでいるので、ターンオフ時に余剰キャリアが
なくなり、逆回復電荷Ｑrrが小さくなる。したがってタ
ーンオフタイムが短くなり高速スイッチングが可能とな
る。幅Ｗは素子間分離用溝の相互の間隔の精度で決めれ
ばよく、機械的強度上の問題や、結晶欠陥発生の問題を
伴うことなく、Ｑrrを小さくすることとができる。
ちチャネルを素子間分離絶縁膜１で幅Ｗの薄い領域とし
て挟み込んでいるので、ターンオフ時に余剰キャリアが
なくなり、逆回復電荷Ｑrrが小さくなる。したがってタ
ーンオフタイムが短くなり高速スイッチングが可能とな
る。幅Ｗは素子間分離用溝の相互の間隔の精度で決めれ
ばよく、機械的強度上の問題や、結晶欠陥発生の問題を
伴うことなく、Ｑrrを小さくすることとができる。
【００１３】本発明の第２および第３の特徴によれば、
素子間分離用溝の側壁を介して第１又は第２の主電極領
域の少なく共一方を横方向拡散で形成できる。したがっ
て、高温、長時間の熱処理工程や、深い拡散に伴う横方
向拡がりがない。したがって生産性が向上するととも
に、熱処理工程に伴うプロセス誘起欠陥の発生という問
題もなく、またダイオード構造の微細化も可能となる。
素子間分離用溝の側壁を介して第１又は第２の主電極領
域の少なく共一方を横方向拡散で形成できる。したがっ
て、高温、長時間の熱処理工程や、深い拡散に伴う横方
向拡がりがない。したがって生産性が向上するととも
に、熱処理工程に伴うプロセス誘起欠陥の発生という問
題もなく、またダイオード構造の微細化も可能となる。
【００１４】
【実施例】以下、図面を参照して本発明の実施例を説明
する。
する。
【００１５】図１は本発明の第１の実施例に係るｐｎダ
イオードの鳥かん図である。図２（ａ）はその上面図、
図２（ｂ）は図２（ａ）のＡ−Ａ方向から見た断面図、
図２（ｃ）は図２（ａ）のＢ−Ｂ方向から見た断面図で
ある。図２（ｂ），および図２（ｃ）から明らかなよう
に、ＳＯＩ基板上でほぼ垂直の側壁となるような深いト
レンチが底面絶縁膜５まで到達したＤＩ技術を使用して
いる。ｎ型半導体層２からなる活性層の厚さｔとしては
５μｍ〜２０μｍである。この程度の活性層２の厚さの
ＳＯＩ基板はＳＤＢ法を用いることで加工精度の面も含
めて容易に実現できる。また、ＳＤＢ法によるＳＯＩ基
板は耐圧の面でも酸素インプラに対しはるかに強い基板
が得られる。図１では底面の絶縁膜５や、トレンチ分離
のためのトレンチ側壁絶縁膜１以外の構造は省略してあ
るが、図２にはＳＯＩ基板を構成するシリコン基板５
５，底面絶縁膜５、活性層となるｎ型半導体層２が示さ
れている。図２からわかるようにｎ型半導体層２の表面
にはＳｉＯ2 等の絶縁膜６が形成され、この絶縁膜６中
に形成されたコンタクトホールを介してｎ+ カソード拡
散層４、およびｐ+ アノード拡散層３に対して金属カソ
ード電極７、金属アノード電極８が形成されている。な
お図１のちょうかん図２（ａ）上面図は簡単化のために
金属カソード電極７、金属アノード電極８の図示を省略
している。またｎ型半導体層２の周辺に配置された側壁
に形成されたトレンチ側壁絶縁膜１の外側はノンドープ
ポリシリコン（ＮＤＰＯＳ）等の素子間分離溝穴埋め物
５９が形成されている。ＮＤＰＯＳのかわりに酸素添加
のポリシリコンすなわちＳＩＰＯＳ（Ｓｅｍｉ−Ｉｎｓ
ｕｌａｔｉｎｇ Ｐｏｌｙ−Ｓｉｌｉｃｏｎ）でもよ
い。図１、および図２に示した本発明の第１の実施例の
特徴は電流の経路に沿った一対のトレンチ側壁絶縁膜１
の相互の距離Ｗを５μｍ以下にしてあることである。基
板の厚みｔの薄型加工が耐圧の面で難しいのであるか
ら、横方向で、幅Ｗを薄くした素子を作り込むわけであ
る。すなわち、本発明の第１の実施例においては図１お
よび図２に示したように、活性層の厚さｔと両電極の距
離ｌに対し、電流に沿った１対のトレンチ側壁絶縁膜の
相互の距離Ｗを小さくしてあることが特徴である。この
ような構造とする事でダイオード等の半導体素子の有効
体積を小さく抑えることができる。そのため、ダイオー
ドの逆回復電荷Ｑrrを小さくすることができる。本発明
の第１の実施例においてはＷ＝１μｍの場合を図示した
が、Ｗ＝５μｍ以下にすれば逆回復電荷Ｑrrは小さくで
きるので、その他の加工技術や、電流容量とを考慮して
Ｗ＝５μｍ以下の所望の値に選べばよい。また５０Ａ〜
１００Ａ、あるいは１０００Ａ以上といった大電流の素
子では、これらのＷ＝５μｍ以下の素子を並列接続した
マルチチャンネル構造とすればよい。なお、深さ５〜２
０μｍの垂直側壁を有したトレンチはＣＦ4 ＋Ｏ2 ，Ｓ
Ｆ6 ＋Ｏ2 ，ＳｉＣｌ4 ，ＣＣｌ4 等を用いたＲＩＥ、
あるいはＥＣＲイオンエッチングを用いれば容易に形成
できる。このトレンチエッチング時に基板を−５℃から
−１９６℃に冷却すれば、高アスペクト比のトレンチが
形成できる。
イオードの鳥かん図である。図２（ａ）はその上面図、
図２（ｂ）は図２（ａ）のＡ−Ａ方向から見た断面図、
図２（ｃ）は図２（ａ）のＢ−Ｂ方向から見た断面図で
ある。図２（ｂ），および図２（ｃ）から明らかなよう
に、ＳＯＩ基板上でほぼ垂直の側壁となるような深いト
レンチが底面絶縁膜５まで到達したＤＩ技術を使用して
いる。ｎ型半導体層２からなる活性層の厚さｔとしては
５μｍ〜２０μｍである。この程度の活性層２の厚さの
ＳＯＩ基板はＳＤＢ法を用いることで加工精度の面も含
めて容易に実現できる。また、ＳＤＢ法によるＳＯＩ基
板は耐圧の面でも酸素インプラに対しはるかに強い基板
が得られる。図１では底面の絶縁膜５や、トレンチ分離
のためのトレンチ側壁絶縁膜１以外の構造は省略してあ
るが、図２にはＳＯＩ基板を構成するシリコン基板５
５，底面絶縁膜５、活性層となるｎ型半導体層２が示さ
れている。図２からわかるようにｎ型半導体層２の表面
にはＳｉＯ2 等の絶縁膜６が形成され、この絶縁膜６中
に形成されたコンタクトホールを介してｎ+ カソード拡
散層４、およびｐ+ アノード拡散層３に対して金属カソ
ード電極７、金属アノード電極８が形成されている。な
お図１のちょうかん図２（ａ）上面図は簡単化のために
金属カソード電極７、金属アノード電極８の図示を省略
している。またｎ型半導体層２の周辺に配置された側壁
に形成されたトレンチ側壁絶縁膜１の外側はノンドープ
ポリシリコン（ＮＤＰＯＳ）等の素子間分離溝穴埋め物
５９が形成されている。ＮＤＰＯＳのかわりに酸素添加
のポリシリコンすなわちＳＩＰＯＳ（Ｓｅｍｉ−Ｉｎｓ
ｕｌａｔｉｎｇ Ｐｏｌｙ−Ｓｉｌｉｃｏｎ）でもよ
い。図１、および図２に示した本発明の第１の実施例の
特徴は電流の経路に沿った一対のトレンチ側壁絶縁膜１
の相互の距離Ｗを５μｍ以下にしてあることである。基
板の厚みｔの薄型加工が耐圧の面で難しいのであるか
ら、横方向で、幅Ｗを薄くした素子を作り込むわけであ
る。すなわち、本発明の第１の実施例においては図１お
よび図２に示したように、活性層の厚さｔと両電極の距
離ｌに対し、電流に沿った１対のトレンチ側壁絶縁膜の
相互の距離Ｗを小さくしてあることが特徴である。この
ような構造とする事でダイオード等の半導体素子の有効
体積を小さく抑えることができる。そのため、ダイオー
ドの逆回復電荷Ｑrrを小さくすることができる。本発明
の第１の実施例においてはＷ＝１μｍの場合を図示した
が、Ｗ＝５μｍ以下にすれば逆回復電荷Ｑrrは小さくで
きるので、その他の加工技術や、電流容量とを考慮して
Ｗ＝５μｍ以下の所望の値に選べばよい。また５０Ａ〜
１００Ａ、あるいは１０００Ａ以上といった大電流の素
子では、これらのＷ＝５μｍ以下の素子を並列接続した
マルチチャンネル構造とすればよい。なお、深さ５〜２
０μｍの垂直側壁を有したトレンチはＣＦ4 ＋Ｏ2 ，Ｓ
Ｆ6 ＋Ｏ2 ，ＳｉＣｌ4 ，ＣＣｌ4 等を用いたＲＩＥ、
あるいはＥＣＲイオンエッチングを用いれば容易に形成
できる。このトレンチエッチング時に基板を−５℃から
−１９６℃に冷却すれば、高アスペクト比のトレンチが
形成できる。
【００１６】図３は本発明の第２の実施例に係り、ｎ+
カソード拡散層４を底面絶縁５に達するまで形成した場
合である。活性層であるｎ型半導体層２の厚みｔが５μ
ｍ程度であればｎ型半導体層２の表面からリン（Ｐ）等
を深さ５μｍ拡散するのは比較的容易であるが、厚みｔ
が２０μｍでは１１５０℃〜１２００℃といった高温で
長時間の拡散を要し、熱処理によって新たな結晶欠陥が
発生する。また深い拡散を行なえば、当然横方向拡散も
生じるので、構造の微細化が困難となり、ひいては単位
チップ面積当りのオン電圧が高くなる。また拡散に長時
間を要することは製造コストの面でも不利である。した
がって表面から拡散するのではなく、トレンチ側壁から
横方向に拡散してｎ+ カソード拡散層４を形成すればよ
い。すなわち本発明の第２の実施例の構造は以下のよう
な方法で製造できる。
カソード拡散層４を底面絶縁５に達するまで形成した場
合である。活性層であるｎ型半導体層２の厚みｔが５μ
ｍ程度であればｎ型半導体層２の表面からリン（Ｐ）等
を深さ５μｍ拡散するのは比較的容易であるが、厚みｔ
が２０μｍでは１１５０℃〜１２００℃といった高温で
長時間の拡散を要し、熱処理によって新たな結晶欠陥が
発生する。また深い拡散を行なえば、当然横方向拡散も
生じるので、構造の微細化が困難となり、ひいては単位
チップ面積当りのオン電圧が高くなる。また拡散に長時
間を要することは製造コストの面でも不利である。した
がって表面から拡散するのではなく、トレンチ側壁から
横方向に拡散してｎ+ カソード拡散層４を形成すればよ
い。すなわち本発明の第２の実施例の構造は以下のよう
な方法で製造できる。
【００１７】（イ）ＳＤＢ法等を用いて半導体基板５５
上に底面絶縁膜５を介してｎ型半導体層２を形成する第
１の工程、（ロ）ｎ型半導体層２の表面から、図３
（ａ）の左側部分に半導体層２の表面に対して実質的に
垂直な側壁を有する第１の素子間分離用溝（トレンチ）
を形成する第２の工程、（ハ）第１の素子間分離用溝か
らＰＯＣｌ3 やＡｓＣｌ3 を用いてｎ型不純物を拡散し
ｎ+ カソード拡散層４を形成する第３の工程（たとえば
１０５０℃でＰＯＣｌ3 をＯ2 とＮ2 の混合ガス中で３
０分間デポジションし、デポジションによって形成され
たＰＳＧ膜を除去後さらに１０５０℃で３０分間ドライ
ブインすればよい），（ニ）次に、第１の素子間分離用
溝（トレンチ）に連続して、第２の素子間分離溝（トレ
ンチ）を形成し、第１および第２の素子間分離溝で半導
体層２を囲う第４の工程，（ホ）第１および第２の素子
間分離用溝の側壁部に素子間分離絶縁膜１を形成し、さ
らにその後離第１および第２の素子間分離溝をポリシリ
コン等の素子間分離穴埋め物５９で埋め込む第５の工
程、（ヘ）半導体層２の表面から所定の部分のみにｐ型
の不純物を拡散し、ｐ+ アノード拡散層３を形成する第
６の工程、の第１〜第６の工程によれば、図３の構造は
容易に実現できる。
上に底面絶縁膜５を介してｎ型半導体層２を形成する第
１の工程、（ロ）ｎ型半導体層２の表面から、図３
（ａ）の左側部分に半導体層２の表面に対して実質的に
垂直な側壁を有する第１の素子間分離用溝（トレンチ）
を形成する第２の工程、（ハ）第１の素子間分離用溝か
らＰＯＣｌ3 やＡｓＣｌ3 を用いてｎ型不純物を拡散し
ｎ+ カソード拡散層４を形成する第３の工程（たとえば
１０５０℃でＰＯＣｌ3 をＯ2 とＮ2 の混合ガス中で３
０分間デポジションし、デポジションによって形成され
たＰＳＧ膜を除去後さらに１０５０℃で３０分間ドライ
ブインすればよい），（ニ）次に、第１の素子間分離用
溝（トレンチ）に連続して、第２の素子間分離溝（トレ
ンチ）を形成し、第１および第２の素子間分離溝で半導
体層２を囲う第４の工程，（ホ）第１および第２の素子
間分離用溝の側壁部に素子間分離絶縁膜１を形成し、さ
らにその後離第１および第２の素子間分離溝をポリシリ
コン等の素子間分離穴埋め物５９で埋め込む第５の工
程、（ヘ）半導体層２の表面から所定の部分のみにｐ型
の不純物を拡散し、ｐ+ アノード拡散層３を形成する第
６の工程、の第１〜第６の工程によれば、図３の構造は
容易に実現できる。
【００１８】なお、本発明の第２の実施例では幅Ｗが小
さいという本発明の特徴を生かして、ｎ型半導体層２の
トレンチ側壁絶縁膜１に拡散窓を開孔してこの拡散窓よ
りＰＯＣｌ3 等を用いてリン（Ｐ）を側壁から横方向に
拡散することによっても、低温で、短時間の拡散により
ｎ+ カソード拡散層４が、底面絶縁膜５に達するよう深
く形成できる。この場合は、側壁部の拡散窓からの拡散
時に酸素雰囲気中で拡散するか、拡散終了後に拡散窓上
部に酸化膜を形成し、その後減圧ＣＶＤ法等を用いて素
子間分離溝であるトレンチを埋め込みようにＮＤＰＯＳ
５９を堆積すれば図３の構造が実現できる。ＮＤＰＯＳ
のかわりに１０〜５０％の酸素を添加したＳＩＰＯＳで
もよい。なお、図３はいわゆるマルチチャンネル構造の
場合で、図３（ｂ）に示したものはＷ＝１μｍのｎ+ ｎ
ｐ+ ダイオードが１０００個並列接続された構造の一部
が示されているのである。このようにすることにより、
逆回復電荷Ｑrrが対さく、高速ターンオフ可能でしかも
大電流を流すことのできるダイオードが可能となる。
さいという本発明の特徴を生かして、ｎ型半導体層２の
トレンチ側壁絶縁膜１に拡散窓を開孔してこの拡散窓よ
りＰＯＣｌ3 等を用いてリン（Ｐ）を側壁から横方向に
拡散することによっても、低温で、短時間の拡散により
ｎ+ カソード拡散層４が、底面絶縁膜５に達するよう深
く形成できる。この場合は、側壁部の拡散窓からの拡散
時に酸素雰囲気中で拡散するか、拡散終了後に拡散窓上
部に酸化膜を形成し、その後減圧ＣＶＤ法等を用いて素
子間分離溝であるトレンチを埋め込みようにＮＤＰＯＳ
５９を堆積すれば図３の構造が実現できる。ＮＤＰＯＳ
のかわりに１０〜５０％の酸素を添加したＳＩＰＯＳで
もよい。なお、図３はいわゆるマルチチャンネル構造の
場合で、図３（ｂ）に示したものはＷ＝１μｍのｎ+ ｎ
ｐ+ ダイオードが１０００個並列接続された構造の一部
が示されているのである。このようにすることにより、
逆回復電荷Ｑrrが対さく、高速ターンオフ可能でしかも
大電流を流すことのできるダイオードが可能となる。
【００１９】図４は本発明の第３の実施例に係り、ｎ+
カソード拡散層４、ｐ+ アノード拡散層３を共にトレン
チ側壁を介して、横方向拡散により形成し、各拡散層が
底面絶縁膜５に達するようにしたものである。図３の場
合はｐ+ アノード拡散層３がｎ型半導体層２の表面近傍
にしか形成されていないので、若干のダイオード動作の
主電流通路の実効部分となる体積にはならない部分が発
生するが、図４の構造にすれば、過剰なキャリアが蓄積
するような余分な体積部分がなくなり、逆回復電荷Ｑrr
を小さくすることができる。したがって高速ターンオフ
が可能となる。図４（ａ）は図４（ｂ）のＡ−Ａ方向か
ら見た断面図であるが、長手方向に素子間分離溝を介し
てｐ+ ｎｎ+ ダイオードが配列された場合の一部を示し
ている。これらのｐ+ ｎｎ+ ダイオードを直列接続すれ
ば高耐圧でかつ高速スイッチングのダイオードが得られ
る。ｐ+ アノード拡散層３の横方向拡散は、たとえばガ
スソースのＢＢｒ3 や固体ソースのＢＮを用いればよ
い。
カソード拡散層４、ｐ+ アノード拡散層３を共にトレン
チ側壁を介して、横方向拡散により形成し、各拡散層が
底面絶縁膜５に達するようにしたものである。図３の場
合はｐ+ アノード拡散層３がｎ型半導体層２の表面近傍
にしか形成されていないので、若干のダイオード動作の
主電流通路の実効部分となる体積にはならない部分が発
生するが、図４の構造にすれば、過剰なキャリアが蓄積
するような余分な体積部分がなくなり、逆回復電荷Ｑrr
を小さくすることができる。したがって高速ターンオフ
が可能となる。図４（ａ）は図４（ｂ）のＡ−Ａ方向か
ら見た断面図であるが、長手方向に素子間分離溝を介し
てｐ+ ｎｎ+ ダイオードが配列された場合の一部を示し
ている。これらのｐ+ ｎｎ+ ダイオードを直列接続すれ
ば高耐圧でかつ高速スイッチングのダイオードが得られ
る。ｐ+ アノード拡散層３の横方向拡散は、たとえばガ
スソースのＢＢｒ3 や固体ソースのＢＮを用いればよ
い。
【００２０】本発明の第３の実施例の構造は以下のよう
な工程により容易に製造できる。すなわち，（イ）ＳＤ
Ｂ法等により半導体基板５５上に底面絶縁膜５を介して
ｎ型半導体層２を形成する第１の工程、（ロ）ｎ型半導
体層２の表面から、ｎ型半導体層２の表面に対して実質
的に垂直な側壁を有する第１のトレンチを図４（ａ）の
左側部分に形成し，第１のトレンチに対してＰＯＣｌ3
等によりｎ+ 拡散を行ないｎ+ カソード領域４を形成
し、その後第１のトレンチの表面に素子間分離絶縁膜１
を形成する第２の工程，（ハ）ｎ型半導体層２の表面か
ら、ｎ型半導体層２の表面に対して実質的に垂直な側壁
を有する第２のトレンチを図４（ａ）の右側部分に第１
のトレンチとは所定の距離だけ離して形成し、この第２
のトレンチに対しＢＢｒ3 等を用いてｐ+ 拡散を行な
い、ｐ+ アノード領域３を形成する第３の工程（たとえ
ば９５０〜１０００℃でＢＢｒ3 を３０分間デポジショ
ンし、デポジションによって形成されたＢＳＧ膜を除去
後、さらに１１００℃で１５分間ドライブインすればよ
い）， （ニ）第１および第２のトレンチに連続して図
４（ｂ）に示すように第３および第４のトレンチを形成
し、第１〜第４のトレンチでｎ型半導体層２を囲う第４
の工程（ホ）第１〜第４のトレンチの表面にＳｉＯ2 膜
等の素子間分離絶縁膜１を形成し、さらにその後第１〜
第４のトレンチをポリシリコン等の素子間分離穴埋め物
５９で埋め込む第５の工程、（ヘ）ｎ型半導体層２の表
面に酸化膜等の表面絶縁層６を形成し、ｎ+ カソード領
域４，ｐ+ カソード領域３の上部の所定の部分にコンタ
クトホールを開孔して、Ａｌ，Ａｌ−Ｓｉ等の金属薄膜
を蒸着し、フォトリソグラフィーによりパターン形成
し，カソード電極７およびアノード電極８を形成する第
６工程によればよい。
な工程により容易に製造できる。すなわち，（イ）ＳＤ
Ｂ法等により半導体基板５５上に底面絶縁膜５を介して
ｎ型半導体層２を形成する第１の工程、（ロ）ｎ型半導
体層２の表面から、ｎ型半導体層２の表面に対して実質
的に垂直な側壁を有する第１のトレンチを図４（ａ）の
左側部分に形成し，第１のトレンチに対してＰＯＣｌ3
等によりｎ+ 拡散を行ないｎ+ カソード領域４を形成
し、その後第１のトレンチの表面に素子間分離絶縁膜１
を形成する第２の工程，（ハ）ｎ型半導体層２の表面か
ら、ｎ型半導体層２の表面に対して実質的に垂直な側壁
を有する第２のトレンチを図４（ａ）の右側部分に第１
のトレンチとは所定の距離だけ離して形成し、この第２
のトレンチに対しＢＢｒ3 等を用いてｐ+ 拡散を行な
い、ｐ+ アノード領域３を形成する第３の工程（たとえ
ば９５０〜１０００℃でＢＢｒ3 を３０分間デポジショ
ンし、デポジションによって形成されたＢＳＧ膜を除去
後、さらに１１００℃で１５分間ドライブインすればよ
い）， （ニ）第１および第２のトレンチに連続して図
４（ｂ）に示すように第３および第４のトレンチを形成
し、第１〜第４のトレンチでｎ型半導体層２を囲う第４
の工程（ホ）第１〜第４のトレンチの表面にＳｉＯ2 膜
等の素子間分離絶縁膜１を形成し、さらにその後第１〜
第４のトレンチをポリシリコン等の素子間分離穴埋め物
５９で埋め込む第５の工程、（ヘ）ｎ型半導体層２の表
面に酸化膜等の表面絶縁層６を形成し、ｎ+ カソード領
域４，ｐ+ カソード領域３の上部の所定の部分にコンタ
クトホールを開孔して、Ａｌ，Ａｌ−Ｓｉ等の金属薄膜
を蒸着し、フォトリソグラフィーによりパターン形成
し，カソード電極７およびアノード電極８を形成する第
６工程によればよい。
【００２１】図５は本発明の第４の実施例に係るダイオ
ードの上面図を示す。断面図は本発明の第１〜第３の実
施例と同様なので省略する。また、簡単化のために図５
の上面図においてもカソード電極７、アノード電極８や
これらに接続される金属配線層およびボンディングパッ
ド等は図示を省略している。
ードの上面図を示す。断面図は本発明の第１〜第３の実
施例と同様なので省略する。また、簡単化のために図５
の上面図においてもカソード電極７、アノード電極８や
これらに接続される金属配線層およびボンディングパッ
ド等は図示を省略している。
【００２２】本発明の第４の実施例においてはｎ+ カソ
ード拡散層４側の幅ＷK を８μｍ、ｐ+ アノード拡散層
３側の幅ＷA を２μｍとしている。すなわち、ダイオー
ドのターンオフ時の逆回復電荷Ｑrrに寄与するのはアノ
ード前面のｎ型半導体層２中のキャリアであるので、ア
ノード前面の幅ＷA のみを狭くしている。ＷA ＝２μｍ
は例示であり２μｍである必要はなくＷA ＜５μｍなら
ばＱrrは小さくなり高速ターンオフが可能となる。な
お、ｎ- 半導体層のかわりに不純物密度５×１０11〜２
×１０12ｃｍ-3以下のｉ層を用いてもよい。ｐ+ アノー
ド拡散層の前面の面積よりも、ｎ+ カソード拡散層４側
の面積が大きくなるので、ｎ+ カソード拡散層４からの
実効的な電子の注入効率が増大し、しかもターンオフが
速くなる。低オン抵抗化と、高速スイッチング化とはト
レードオフ関係にあるが、本発明により、オン抵抗ＲON
とターンオフタイムτOFF のトレードオフカーブはより
小さな値側にシフトする。
ード拡散層４側の幅ＷK を８μｍ、ｐ+ アノード拡散層
３側の幅ＷA を２μｍとしている。すなわち、ダイオー
ドのターンオフ時の逆回復電荷Ｑrrに寄与するのはアノ
ード前面のｎ型半導体層２中のキャリアであるので、ア
ノード前面の幅ＷA のみを狭くしている。ＷA ＝２μｍ
は例示であり２μｍである必要はなくＷA ＜５μｍなら
ばＱrrは小さくなり高速ターンオフが可能となる。な
お、ｎ- 半導体層のかわりに不純物密度５×１０11〜２
×１０12ｃｍ-3以下のｉ層を用いてもよい。ｐ+ アノー
ド拡散層の前面の面積よりも、ｎ+ カソード拡散層４側
の面積が大きくなるので、ｎ+ カソード拡散層４からの
実効的な電子の注入効率が増大し、しかもターンオフが
速くなる。低オン抵抗化と、高速スイッチング化とはト
レードオフ関係にあるが、本発明により、オン抵抗ＲON
とターンオフタイムτOFF のトレードオフカーブはより
小さな値側にシフトする。
【００２３】図６（ａ）は本発明の第５の実施例に係る
ＩＧＢＴの上面図で、図６（ｂ）は図６（ａ）のＡ−Ａ
方向断面図である。図６のＩＧＢＴはＳｉ基板５５上に
底面絶縁膜５を介してｎ型半導体層２が形成されたＳＯ
Ｉ基板で厚さｔは１５μｍであるが、幅Ｗは２μｍであ
る。ｎ型半導体層２の表面からｐベース層４４が形成さ
れ、その表面にｎ+ エミッタ領域４２が形成されてい
る。ｐベース層４４の表面には厚さ７０ｎｍのゲート絶
縁膜４６を介してドープドポリシリコン（ＤＯＰＯＳ）
からなるゲート電極４５が形成されている。またｎ+ エ
ミッタ領域４２とｐベース層４４の両方に接触するよう
に金属エミッタ電極４７が形成されている。ｎ型半導体
層２の表面の一部にはｐ+ コレクタ領域４３が形成さ
れ、ｐ+ コレクタ領域４３の表面には金属コレクタ電極
４８が形成されている。なお、簡単化のため図６（ａ）
では金属エミッタ電極４７，金属コレクタ電極４８，ゲ
ート電極４５の図示を省略している。図６からわかるよ
うにｎ型半導体層２の表面には厚さ３５０ｎｍのＳｉＯ
2 からなる絶縁膜６が形成され、この絶縁膜６中に形成
されたコンタクトホールを介して金属エミッタ電極４
７，金属コレクタ電極４８が形成されている。
ＩＧＢＴの上面図で、図６（ｂ）は図６（ａ）のＡ−Ａ
方向断面図である。図６のＩＧＢＴはＳｉ基板５５上に
底面絶縁膜５を介してｎ型半導体層２が形成されたＳＯ
Ｉ基板で厚さｔは１５μｍであるが、幅Ｗは２μｍであ
る。ｎ型半導体層２の表面からｐベース層４４が形成さ
れ、その表面にｎ+ エミッタ領域４２が形成されてい
る。ｐベース層４４の表面には厚さ７０ｎｍのゲート絶
縁膜４６を介してドープドポリシリコン（ＤＯＰＯＳ）
からなるゲート電極４５が形成されている。またｎ+ エ
ミッタ領域４２とｐベース層４４の両方に接触するよう
に金属エミッタ電極４７が形成されている。ｎ型半導体
層２の表面の一部にはｐ+ コレクタ領域４３が形成さ
れ、ｐ+ コレクタ領域４３の表面には金属コレクタ電極
４８が形成されている。なお、簡単化のため図６（ａ）
では金属エミッタ電極４７，金属コレクタ電極４８，ゲ
ート電極４５の図示を省略している。図６からわかるよ
うにｎ型半導体層２の表面には厚さ３５０ｎｍのＳｉＯ
2 からなる絶縁膜６が形成され、この絶縁膜６中に形成
されたコンタクトホールを介して金属エミッタ電極４
７，金属コレクタ電極４８が形成されている。
【００２４】またｎ型半導体層２の周辺に配置された側
壁に形成された厚さ３００ｎｍのトレンチ側壁絶縁膜１
の外側はＮＤＰＯＳからなる素子間分離溝穴埋め物５９
が形成されている。ＮＤＰＯＳのかわりに酸素添加のポ
リシリコンすなわちＳＩＰＯＳでもよい。
壁に形成された厚さ３００ｎｍのトレンチ側壁絶縁膜１
の外側はＮＤＰＯＳからなる素子間分離溝穴埋め物５９
が形成されている。ＮＤＰＯＳのかわりに酸素添加のポ
リシリコンすなわちＳＩＰＯＳでもよい。
【００２５】本発明の第５の実施例においては図６に示
したように、活性層の厚さｔに対し、電流に沿った１対
のトレンチ側壁絶縁膜の相互の距離Ｗを小さくしてある
ことが特徴である。このような構造とする事でＩＧＢＴ
の活性領域の有効体積を小さく抑えることができる。そ
のため、ＩＧＢＴのフォールタイムを短かくすることが
できる。本発明の第５の実施例においてはＷ＝２μｍの
場合で図示したが、Ｗ＝５μｍ以下にすればフォールタ
イムは短かくできるので、その他の加工技術や、電流容
量とを考慮してＷ＝５μｍ以下の所望の値に選べばよ
い。また１００Ａ、あるいは１０００Ａ以上といった大
電流の素子では、これらのＷ＝５μｍ以下の素子を並列
接続したマルチチャンネル構造とすればよい。活性層の
厚さｔは５〜２０μｍの範囲で目的に応じて選べばよ
い。なお、深さ５〜２０μｍの垂直側壁を有したトレン
チは本発明の第１の実施例と同様に，ＳＦ6 ＋Ｏ2 ，Ｃ
Ｃｌ4等を用いたＲＩＥ、あるいはＥＣＲイオンエッチ
ングを用いれば容易に形成できる。
したように、活性層の厚さｔに対し、電流に沿った１対
のトレンチ側壁絶縁膜の相互の距離Ｗを小さくしてある
ことが特徴である。このような構造とする事でＩＧＢＴ
の活性領域の有効体積を小さく抑えることができる。そ
のため、ＩＧＢＴのフォールタイムを短かくすることが
できる。本発明の第５の実施例においてはＷ＝２μｍの
場合で図示したが、Ｗ＝５μｍ以下にすればフォールタ
イムは短かくできるので、その他の加工技術や、電流容
量とを考慮してＷ＝５μｍ以下の所望の値に選べばよ
い。また１００Ａ、あるいは１０００Ａ以上といった大
電流の素子では、これらのＷ＝５μｍ以下の素子を並列
接続したマルチチャンネル構造とすればよい。活性層の
厚さｔは５〜２０μｍの範囲で目的に応じて選べばよ
い。なお、深さ５〜２０μｍの垂直側壁を有したトレン
チは本発明の第１の実施例と同様に，ＳＦ6 ＋Ｏ2 ，Ｃ
Ｃｌ4等を用いたＲＩＥ、あるいはＥＣＲイオンエッチ
ングを用いれば容易に形成できる。
【００２６】図７（ａ）は本発明の第６の実施例に係る
ＩＧＢＴの上面図で、図７（ｂ）は図７（ａ）のＡ−Ａ
方向断面図である。図７のＩＧＢＴはＳｉ基板５５上に
底面絶縁膜５を介してｎ型半導体層２が形成されたＳＯ
Ｉ基板で厚さｔは２０μｍであるが、幅Ｗは１．５μｍ
である。ｎ型半導体層２の左側は底面絶縁膜５に達する
までｎ+ エミッタ層４２，ｐベース層４４が形成されて
いる。又、ｎ型半導体層２の右側はｎ型半導体層２の表
面から底面絶縁膜５に達するまでｐ+ コレクタ領域４３
が形成されている。ｎ+ エミッタ層４２，ｐベース層４
４はｎ型半導体層２の左側のトレンチを用いて、トレン
チ側壁からボロン（Ｂ）およびリン（Ｐ）の二重拡散で
形成すればよい。ｐ+ コレクタ領域４３はｎ型半導体層
２の右側のトレンチを用いて、トレンチ側壁からボロン
（Ｂ）の拡散をすればよい。図７（ａ）に示されるよう
に、ｐベース層４４の側壁部には１００ｎｍのゲート酸
化膜４６を介してＤＯＰＯＳからなるゲート電極４５が
トレンチの内部に埋め込んで形成されている。またｎ+
エミッタ領域４２とｐベース層４４の両方に接触するよ
うに金属エミッタ電極４７が形成され，ｐ+ コレクタ領
域４３の表面には金属コレクタ電極４８が形成されてい
る。なお、簡単化のため図７（ａ）では金属エミッタ電
極４７，金属コレクタ電極４８，ゲート電極４５の図示
を省略している。図７（ｂ）からわかるようにｎ型半導
体層２の表面には厚さ３５０ｎｍのＳｉＯ2 からなる絶
縁膜６が形成され、この絶縁膜６中に形成されたコンタ
クトホールを介して金属エミッタ電極４７，金属コレク
タ電極４８が形成されている。またｎ型半導体層２の周
辺に配置された側壁に形成された厚さ３００ｎｍのトレ
ンチ側壁絶縁膜１の外側はＮＤＰＯＳからなる素子間分
離溝穴埋め物５９が形成されている。ＮＤＰＯＳのかわ
りに酸素添加のポリシリコンすなわちＳＩＰＯＳでもよ
い。
ＩＧＢＴの上面図で、図７（ｂ）は図７（ａ）のＡ−Ａ
方向断面図である。図７のＩＧＢＴはＳｉ基板５５上に
底面絶縁膜５を介してｎ型半導体層２が形成されたＳＯ
Ｉ基板で厚さｔは２０μｍであるが、幅Ｗは１．５μｍ
である。ｎ型半導体層２の左側は底面絶縁膜５に達する
までｎ+ エミッタ層４２，ｐベース層４４が形成されて
いる。又、ｎ型半導体層２の右側はｎ型半導体層２の表
面から底面絶縁膜５に達するまでｐ+ コレクタ領域４３
が形成されている。ｎ+ エミッタ層４２，ｐベース層４
４はｎ型半導体層２の左側のトレンチを用いて、トレン
チ側壁からボロン（Ｂ）およびリン（Ｐ）の二重拡散で
形成すればよい。ｐ+ コレクタ領域４３はｎ型半導体層
２の右側のトレンチを用いて、トレンチ側壁からボロン
（Ｂ）の拡散をすればよい。図７（ａ）に示されるよう
に、ｐベース層４４の側壁部には１００ｎｍのゲート酸
化膜４６を介してＤＯＰＯＳからなるゲート電極４５が
トレンチの内部に埋め込んで形成されている。またｎ+
エミッタ領域４２とｐベース層４４の両方に接触するよ
うに金属エミッタ電極４７が形成され，ｐ+ コレクタ領
域４３の表面には金属コレクタ電極４８が形成されてい
る。なお、簡単化のため図７（ａ）では金属エミッタ電
極４７，金属コレクタ電極４８，ゲート電極４５の図示
を省略している。図７（ｂ）からわかるようにｎ型半導
体層２の表面には厚さ３５０ｎｍのＳｉＯ2 からなる絶
縁膜６が形成され、この絶縁膜６中に形成されたコンタ
クトホールを介して金属エミッタ電極４７，金属コレク
タ電極４８が形成されている。またｎ型半導体層２の周
辺に配置された側壁に形成された厚さ３００ｎｍのトレ
ンチ側壁絶縁膜１の外側はＮＤＰＯＳからなる素子間分
離溝穴埋め物５９が形成されている。ＮＤＰＯＳのかわ
りに酸素添加のポリシリコンすなわちＳＩＰＯＳでもよ
い。
【００２７】本発明の第６の実施例においては図７に示
したように、活性層の厚さｔに対し、電流に沿った１対
のトレンチ側壁絶縁膜の相互の距離Ｗを小さくしてある
ことが特徴である。このような構造とする事でＩＧＢＴ
の活性領域の有効体積を小さく抑えることができる。そ
のため、ＩＧＢＴのフォールタイムを短かくすることが
できる。本発明の第６の実施例においてはＷ＝１．５μ
ｍの場合で図示したが、Ｗ＝５μｍ以下にすればフォー
ルタイムは短かくできるので、その他の加工技術や、電
流容量とを考慮してＷ＝５μｍ以下の所望の値に選べば
よい。また１０００Ａ以上といった大電流の素子では、
これらのＷ＝５μｍ以下の素子を並列接続したマルチチ
ャンネル構造とすればよい。また活性層の厚さｔも５〜
２０μｍの間で任意に選んでよい。なお、深さ５〜２０
μｍの垂直側壁を有したトレンチは本発明の第１の実施
例と同様にＲＩＥ、あるいはＥＣＲイオンエッチングを
用いれば容易に形成できる。本発明の実施例で示した寸
法等は例示であり、本発明の趣旨に適合した範囲で選べ
ばよい。
したように、活性層の厚さｔに対し、電流に沿った１対
のトレンチ側壁絶縁膜の相互の距離Ｗを小さくしてある
ことが特徴である。このような構造とする事でＩＧＢＴ
の活性領域の有効体積を小さく抑えることができる。そ
のため、ＩＧＢＴのフォールタイムを短かくすることが
できる。本発明の第６の実施例においてはＷ＝１．５μ
ｍの場合で図示したが、Ｗ＝５μｍ以下にすればフォー
ルタイムは短かくできるので、その他の加工技術や、電
流容量とを考慮してＷ＝５μｍ以下の所望の値に選べば
よい。また１０００Ａ以上といった大電流の素子では、
これらのＷ＝５μｍ以下の素子を並列接続したマルチチ
ャンネル構造とすればよい。また活性層の厚さｔも５〜
２０μｍの間で任意に選んでよい。なお、深さ５〜２０
μｍの垂直側壁を有したトレンチは本発明の第１の実施
例と同様にＲＩＥ、あるいはＥＣＲイオンエッチングを
用いれば容易に形成できる。本発明の実施例で示した寸
法等は例示であり、本発明の趣旨に適合した範囲で選べ
ばよい。
【００２８】なお、本発明の第６の実施例のｐベース領
域４４を省略し、図７（ａ）のゲート酸化膜４６の形成
されている側壁部分をｐ+ 拡散窓としてｐ+ ゲート領域
をトレンチ側壁から薄く拡散すれば、たとえば中央部に
ｎ型半導体層２が残る程度に両側から０．５μｍ程度拡
散すれば、静電誘導型サイリスタ（ＳＩサイリスタ）を
構成でき、この場合も極めて高速なターンオフが可能と
なる。
域４４を省略し、図７（ａ）のゲート酸化膜４６の形成
されている側壁部分をｐ+ 拡散窓としてｐ+ ゲート領域
をトレンチ側壁から薄く拡散すれば、たとえば中央部に
ｎ型半導体層２が残る程度に両側から０．５μｍ程度拡
散すれば、静電誘導型サイリスタ（ＳＩサイリスタ）を
構成でき、この場合も極めて高速なターンオフが可能と
なる。
【００２９】
【発明の効果】本発明によれば、ライフタイムコントロ
ールをしなくても高速なダイオードやＩＧＢＴ等の半導
体装置を実現できる。
ールをしなくても高速なダイオードやＩＧＢＴ等の半導
体装置を実現できる。
【００３０】本発明によれば極めて容易にダイオード構
造が製造できるので、製造工程中にプロセス誘起欠陥の
発生等もなく、高速かつ高耐圧な半導体装置が実現でき
る。
造が製造できるので、製造工程中にプロセス誘起欠陥の
発生等もなく、高速かつ高耐圧な半導体装置が実現でき
る。
【００３１】したがってこのダイオード構造を基礎とし
たＩＧＢＴやＳＩサイリスタ等の種々の半導体装置の高
速スイッチングが可能となる。
たＩＧＢＴやＳＩサイリスタ等の種々の半導体装置の高
速スイッチングが可能となる。
【００３２】本発明によれば、カソード拡散層、アノー
ド拡散層を深く形成し、かつ平面のパターンを微細化す
ることができるので、実効的なチャネル面積が増大し、
チップ面積当りのオン抵抗ＲONが低減し、しかもターン
オフタイムτOFF が短くなる。したがってＲON−τOFF
トレードオフカーブがより小さな値側にシフトし、高
速，低損失のスイッチングが可能となる。
ド拡散層を深く形成し、かつ平面のパターンを微細化す
ることができるので、実効的なチャネル面積が増大し、
チップ面積当りのオン抵抗ＲONが低減し、しかもターン
オフタイムτOFF が短くなる。したがってＲON−τOFF
トレードオフカーブがより小さな値側にシフトし、高
速，低損失のスイッチングが可能となる。
【図１】本発明の第１の実施例に係るｐ+ ｎｎ+ ダイオ
ードの鳥かん図。
ードの鳥かん図。
【図２】図１の三面図で（ａ）は上面図、（ｂ）は
（ａ）のＡ−Ａ方向から見た断面図、（ｃ）は（ａ）の
Ｂ−Ｂ方向から見た断面図。
（ａ）のＡ−Ａ方向から見た断面図、（ｃ）は（ａ）の
Ｂ−Ｂ方向から見た断面図。
【図３】本発明の第２の実施例に係るｐ+ ｎｎ+ ダイオ
ードの（ａ）断面図、および（ｂ）上面図である。
ードの（ａ）断面図、および（ｂ）上面図である。
【図４】本発明の第３の実施例に係るｐ+ ｎｎ+ ダイオ
ードの（ａ）断面図、および（ｂ）上面図である。
ードの（ａ）断面図、および（ｂ）上面図である。
【図５】本発明の第４の実施例に係るｐ+ ｎ- ｎ+ ダイ
オードの上面図。
オードの上面図。
【図６】本発明の第５の実施例に係るＩＧＢＴの（ａ）
上面図、および（ｂ）断面図である。
上面図、および（ｂ）断面図である。
【図７】本発明の第６の実施例に係るＩＧＢＴの（ａ）
上面図、および（ｂ）断面図である。
上面図、および（ｂ）断面図である。
【図８】薄型活性層基板（ＳＯＩ基板）を用いたときの
従来のダイオードの断面図。
従来のダイオードの断面図。
【図９】ＳＤＢ方式のＳＯＩ基板を用いた場合の従来の
ＤＩ技術によるダイオードの断面図。
ＤＩ技術によるダイオードの断面図。
【図１０】ＥＰＩＣ方式の基板を用いた場合の従来のダ
イオードの断面図。
イオードの断面図。
【図１１】ダイオードのターンオフ時の逆回復波形。
【図１２】ＳＯＩ層の厚さとフォールタイムとの関係を
示す図。
示す図。
１ トレンチ側壁絶縁層 ２ ｎ型半導体層（ドリフト層） ３ ｐ+ アノード拡散層 ４ ｎ+ カソード拡散層 ５ 底面絶縁膜 ６ 表面絶縁層 ７ 金属カソード電極 ８ 金属アノード電極 ２５ ｎ+ 層 ４２ ｎ+ エミッタ領域 ４３ ｐ+ コレクタ領域 ４４ ｐベース層 ４５ ゲート電極 ４６ ゲート絶縁膜 ４７ エミッタ電極 ４８ コレクタ電極 ５１ ｐ- エピタキシャル層 ５５ 基板 ５８，５９ 素子間分離溝穴埋め物（ＮＤＰＯＳ）
Claims (9)
- 【請求項１】 半導体基板上に形成された底面絶縁膜
と、該底面絶縁膜上に、実質的に垂直な側壁部を有して
形成された、第１導電型の半導体層と、該半導体層の側
壁部に形成された素子間分離絶縁膜と、該半導体層中に
形成された第１導電型の第１の主電極領域、および第２
導電型の第２の主電極領域から少なくとも構成されたダ
イオード構造を具備し、 該第１および第２の主電極領域との間に形成される電流
経路領域の該素子分離絶縁膜に挟まれた部分の幅Ｗが５
μｍ以下であることを特徴とする半導体装置。 - 【請求項２】 前記半導体層の厚みｔが５μｍ以上であ
ることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記第１および第２の主電極領域の少な
くとも一方は、前記半導体層の表面から、前記底面絶縁
膜に達するまで形成されていることを特徴とする請求項
２記載の半導体装置。 - 【請求項４】 前記幅Ｗは第１の主電極領域の近傍の幅
ＷK と第２の主電極領域近傍の幅ＷA とからなり、ＷA
もしくはＷK の一方のみを５μｍ以下としたことを特徴
とする請求項１記載の半導体装置。 - 【請求項５】 前記第１の主電極領域と前記半導体層と
の界面部分に形成された第２導電型のベース領域と、該
ベース領域の側面に位置する前記素子間分離絶縁膜の一
部をゲート絶縁膜として用い、該ゲート絶縁膜を介して
該ベース領域に電圧を印加するゲート手段をさらに具備
することを特徴とする請求項１記載の半導体装置。 - 【請求項６】 次の工程を少なく共含む誘電体分離型半
導体装置の製造方法。 （イ）半導体基板上に底面縁膜を形成し、該底面絶縁膜
の上に第１導電型の半導体層を形成する第１の工程、 （ロ）該半導体層の表面から、該半導体層の表面に対し
て実質的に垂直な側壁を有する第１の素子間分離用溝を
該底面絶縁膜に達するまで形成する第２の工程、 （ハ）該第１の素子間分離用溝から第１導電型もしくは
第２導電型のいずれか一方の不純物を該半導体層に拡散
し、第１の主電極領域を形成する第３の工程、 （ニ）該第１の素子間分離用溝に連続して、第２の素子
間分離溝を形成し、該第１および第２の素子間分離溝で
該半導体層を囲う第４の工程 （ホ）該第１および第２の素子間分離用溝の側壁部に素
子間分離絶縁膜を形成し、さらにその後該第１および第
２の素子間分離溝を素子間分離穴埋め物で埋め込む第５
の工程、 （ヘ）該半導体層の表面から所定の部分のみに第３の工
程に用いた不純物とは反対導電型の不純物を拡散し、第
２の主電極領域を形成する第６の工程、 - 【請求項７】 次の工程を少なく共含む誘電体分離型半
導体装置の製造方法。 （イ）半導体基板上に底面絶縁膜を形成し、該底面絶縁
膜の上に第１導電型の半導体層を形成する第１の工程、 （ロ）該半導体層の表面から、該半導体層の表面に対し
て実質的に垂直な側壁を有する第１の素子間分離用溝を
該底面絶縁膜に達するまで形成し、該第１の素子間分離
用溝を介して該半導体層に第１導電型もしくは第２導電
型の不純物を拡散し、第１の主電極領域を形成し、その
後該第１の素子間分離用溝の表面に素子間分離絶縁膜を
形成する第２の工程。 （ハ）該半導体層の表面から、該半導体層の表面に対し
て実質的に垂直な側壁を有し、該底面絶縁膜に達する第
２の素子間分離用溝を、該第１の素子間分離用溝とは離
間して形成し、該第２の素子間分離用溝を介して該半導
体層に第２の工程に用いた不純物とは反対導電型の不純
物を拡散し、第２の主電極領域を形成する第３の工程。 （ニ）該第１および第２の素子間分離用溝に連続して第
３および第４の素子間分離用溝を形成し、該第１〜第４
の素子間分離用溝で該半導体層を囲う第４の工程。 （ホ）該第１〜第４の素子間分離用溝の表面に素子間分
離絶縁膜を形成し、さらにその後該第１〜第４の素子間
分離用溝を素子間分離穴埋め物で埋め込む第５の工程、 - 【請求項８】 次の工程を少なく共含む誘電体分離型半
導体装置の製造方法。 （イ）半導体基板上に底面絶縁膜を形成し、該底面絶縁
膜の上に第１導電型の半導体層を形成する第１の工程、 （ロ）該半導体層の表面から、該半導体層の表面に対し
て実質的に垂直な側壁を有する素子間分離用溝を形成す
る第２の工程、 （ハ）該素子間分離用溝の側壁部に素子間分離絶縁膜を
形成する第３の工程、 （ニ）該素子間分離絶縁膜の所定の部分に拡散窓を開孔
し、第１もしくは第２導電型のいずれかの不純物を該拡
散窓を介して該半導体層に拡散し、第１の主電極領域を
形成する第４の工程、 （ホ）該拡散窓の上に新たな素子間分離絶縁膜を形成
し、さらにその後前記素子間分離用溝を素子間分離穴埋
め物で埋め込む第５の工程、 （へ）該半導体層の表面から所定の部分のみに第４の工
程とは反対導電型の不純物を拡散し、第２の主電極領域
を形成する第６の工程、 - 【請求項９】 次の工程を少なく共含む誘電体分離型半
導体装置の製造方法。 （イ）半導体基板上に底面絶縁膜を形成し、該底面絶縁
膜の上に第１導電型の半導体層を形成する第１の工程、 （ロ）該半導体層の表面から、該半導体層の表面に対し
て実質的に垂直な側壁を有する素子間分離用溝を形成す
る第２の工程、 （ハ）該素子間分離用溝の側壁部に素子間分離絶縁膜を
形成する第３の工程、 （ニ）該素子間分離絶縁膜の所定の部分に拡散窓を開孔
し、第１および第２導電型の不純物を該拡散窓を介して
該半導体層に拡散し、第１および第２の主電極領域を形
成する第４の工程、 （ホ）該拡散窓の上に新たな素子間分離絶縁膜を形成
し、さらにその後前記素子間分離用溝を素子間分離穴埋
め物で埋め込む第５の工程、
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07334495A JP3781452B2 (ja) | 1995-03-30 | 1995-03-30 | 誘電体分離半導体装置およびその製造方法 |
| US08/622,587 US5773868A (en) | 1995-03-30 | 1996-03-26 | Semiconductor device and method of manufacturing the same |
| EP96104979A EP0735594B1 (en) | 1995-03-30 | 1996-03-28 | Semiconductor device on insulator and method of manufacturing the same |
| DE69609368T DE69609368T2 (de) | 1995-03-30 | 1996-03-28 | Auf einem Isolator gebrauchte Halbleiteranordnungen und Herstellungsverfahren |
| KR1019960009095A KR100197768B1 (ko) | 1995-03-30 | 1996-03-29 | 유전체분리 반도체장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07334495A JP3781452B2 (ja) | 1995-03-30 | 1995-03-30 | 誘電体分離半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08274351A true JPH08274351A (ja) | 1996-10-18 |
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Family
ID=13515457
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07334495A Expired - Lifetime JP3781452B2 (ja) | 1995-03-30 | 1995-03-30 | 誘電体分離半導体装置およびその製造方法 |
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|---|---|
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| EP (1) | EP0735594B1 (ja) |
| JP (1) | JP3781452B2 (ja) |
| KR (1) | KR100197768B1 (ja) |
| DE (1) | DE69609368T2 (ja) |
Cited By (1)
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